CN108231603A - 一种芯片封装体的制备方法以及芯片封装体 - Google Patents
一种芯片封装体的制备方法以及芯片封装体 Download PDFInfo
- Publication number
- CN108231603A CN108231603A CN201711347936.1A CN201711347936A CN108231603A CN 108231603 A CN108231603 A CN 108231603A CN 201711347936 A CN201711347936 A CN 201711347936A CN 108231603 A CN108231603 A CN 108231603A
- Authority
- CN
- China
- Prior art keywords
- chip
- substrate
- supporter
- pressing body
- packing
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 238000002360 preparation method Methods 0.000 title claims abstract description 38
- 239000000758 substrate Substances 0.000 claims abstract description 186
- 238000003825 pressing Methods 0.000 claims abstract description 88
- 238000000034 method Methods 0.000 claims abstract description 54
- 239000000126 substance Substances 0.000 claims abstract description 36
- 238000005476 soldering Methods 0.000 claims abstract description 32
- 239000000463 material Substances 0.000 claims abstract description 30
- 229910000679 solder Inorganic materials 0.000 claims description 21
- 238000003466 welding Methods 0.000 claims description 13
- 230000001681 protective effect Effects 0.000 claims description 9
- 238000012545 processing Methods 0.000 claims description 7
- 238000005538 encapsulation Methods 0.000 claims description 5
- 230000017525 heat dissipation Effects 0.000 claims description 3
- 238000005452 bending Methods 0.000 claims description 2
- 239000012530 fluid Substances 0.000 claims description 2
- 239000011797 cavity material Substances 0.000 description 49
- 238000010586 diagram Methods 0.000 description 17
- 230000008569 process Effects 0.000 description 16
- 238000005520 cutting process Methods 0.000 description 10
- 239000012535 impurity Substances 0.000 description 9
- 239000007789 gas Substances 0.000 description 8
- 230000000694 effects Effects 0.000 description 6
- 238000012546 transfer Methods 0.000 description 6
- 238000004806 packaging method and process Methods 0.000 description 5
- 230000004224 protection Effects 0.000 description 5
- 238000002844 melting Methods 0.000 description 4
- 230000008018 melting Effects 0.000 description 4
- 238000011156 evaluation Methods 0.000 description 3
- 238000007731 hot pressing Methods 0.000 description 3
- 238000012856 packing Methods 0.000 description 3
- IJGRMHOSHXDMSA-UHFFFAOYSA-N Atomic nitrogen Chemical compound N#N IJGRMHOSHXDMSA-UHFFFAOYSA-N 0.000 description 2
- 230000006978 adaptation Effects 0.000 description 2
- 239000000084 colloidal system Substances 0.000 description 2
- 238000013461 design Methods 0.000 description 2
- 230000005611 electricity Effects 0.000 description 2
- 230000007613 environmental effect Effects 0.000 description 2
- 230000013011 mating Effects 0.000 description 2
- 238000004377 microelectronic Methods 0.000 description 2
- RSWGJHLUYNHPMX-UHFFFAOYSA-N Abietic-Saeure Natural products C12CCC(C(C)C)=CC2=CCC2C1(C)CCCC2(C)C(O)=O RSWGJHLUYNHPMX-UHFFFAOYSA-N 0.000 description 1
- 229910001074 Lay pewter Inorganic materials 0.000 description 1
- KHPCPRHQVVSZAH-HUOMCSJISA-N Rosin Natural products O(C/C=C/c1ccccc1)[C@H]1[C@H](O)[C@@H](O)[C@@H](O)[C@@H](CO)O1 KHPCPRHQVVSZAH-HUOMCSJISA-N 0.000 description 1
- 230000009471 action Effects 0.000 description 1
- 230000009286 beneficial effect Effects 0.000 description 1
- 238000006243 chemical reaction Methods 0.000 description 1
- 239000011248 coating agent Substances 0.000 description 1
- 238000000576 coating method Methods 0.000 description 1
- 238000004891 communication Methods 0.000 description 1
- 239000004020 conductor Substances 0.000 description 1
- 238000001816 cooling Methods 0.000 description 1
- 238000006073 displacement reaction Methods 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 239000003292 glue Substances 0.000 description 1
- 238000010438 heat treatment Methods 0.000 description 1
- 239000001307 helium Substances 0.000 description 1
- 229910052734 helium Inorganic materials 0.000 description 1
- SWQJXJOGLNCZEY-UHFFFAOYSA-N helium atom Chemical compound [He] SWQJXJOGLNCZEY-UHFFFAOYSA-N 0.000 description 1
- 238000010348 incorporation Methods 0.000 description 1
- 238000009776 industrial production Methods 0.000 description 1
- 230000007774 longterm Effects 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
- 239000000155 melt Substances 0.000 description 1
- 239000007769 metal material Substances 0.000 description 1
- 229910052757 nitrogen Inorganic materials 0.000 description 1
- 238000003672 processing method Methods 0.000 description 1
- 230000009467 reduction Effects 0.000 description 1
- 238000011160 research Methods 0.000 description 1
- 238000007711 solidification Methods 0.000 description 1
- 230000008023 solidification Effects 0.000 description 1
- 238000010257 thawing Methods 0.000 description 1
- KHPCPRHQVVSZAH-UHFFFAOYSA-N trans-cinnamyl beta-D-glucopyranoside Natural products OC1C(O)C(O)C(CO)OC1OCC=CC1=CC=CC=C1 KHPCPRHQVVSZAH-UHFFFAOYSA-N 0.000 description 1
- 230000007306 turnover Effects 0.000 description 1
- 239000010930 yellow gold Substances 0.000 description 1
- 229910001097 yellow gold Inorganic materials 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
- H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
- H01L21/561—Batch processing
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
- H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
- H01L21/563—Encapsulation of active face of flip-chip device, e.g. underfilling or underencapsulation of flip-chip, encapsulation preform on chip or mounting substrate
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
- H01L24/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
- H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
- H01L2224/161—Disposition
- H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
- H01L2224/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
- H01L2224/818—Bonding techniques
- H01L2224/81801—Soldering or alloying
- H01L2224/81815—Reflow soldering
Landscapes
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
- Wire Bonding (AREA)
Abstract
本发明涉及集成电路芯片封装技术领域,公开了一种芯片封装体的制备方法以及芯片封装体。该方法包括:将芯片设置于基板上;在芯片远离基板一侧设置一压合体,并且在基板设置有芯片一侧两端分别设置支撑体,压合体与基板以及基板两端的支撑体组合形成一容纳芯片的容置腔体,且压合体与支撑体粘合,在支撑体的拉力下对芯片形成压合力;对容置腔体中的芯片进行回流焊接;在进行回流焊接后的容置腔体中填充封装材料,得到芯片封装原体;对芯片封装原体进行切割以形成芯片封装体。通过上述方式,本发明能够提高芯片封装体制备工艺的效率。
Description
技术领域
本发明涉及集成电路芯片封装技术领域,特别是涉及一种芯片封装体的制备方法以及芯片封装体。
背景技术
本发明的发明人在长期的研究发明过程中发现,集成电路(Integrated Circuit,IC)是一种装配密度极高的微型电子器件,将数量庞大的晶体管、电阻、电容以及电感等原件及布线在一局限区域内互连形成整体,成为具备所需电路功能的微型电子器件,具有体积小、重量轻、引出线以及焊点少等优点,同时成本低廉,适用于大规模工业生产,在民用电子设备,如收音机、电视机、计算机等,以及军事、通讯以及遥控等方面得到广泛应用。
倒装芯片(Flip chip),又称倒装片,是在I/O pad上沉积焊料,之后将倒装芯片翻转加热利用熔融的焊料与电路板相结合,利用其优越的电学以及热学性能以达到提高芯片封装效率以及减小封装尺寸等技术效果,在集成电路中得到广泛应用,但目前的倒装芯片与电路板的互连工艺效率较低。
发明内容
有鉴于此,本发明主要解决的技术问题是提供一种芯片封装体的制备方法以及芯片封装体,能够提高芯片封装体制备工艺的效率。
为解决上述技术问题,本发明采用的一个技术方案是:提供一种芯片封装体的制备方法,该方法包括:
将芯片设置于基板上;在芯片远离基板一侧设置一压合体,并且在基板设置有芯片一侧两端分别设置支撑体,压合体与基板以及基板两端的支撑体组合形成一容纳芯片的容置腔体,且压合体与支撑体粘合,在支撑体的拉力下对芯片形成压合力;对容置腔体中的芯片进行回流焊接;在进行回流焊接后的容置腔体中填充封装材料,得到芯片封装原体;对芯片封装原体进行切割以形成芯片封装体。
为解决上述技术问题,本发明采用的又一个技术方案是:提供一种芯片封装体,该芯片封装体通过如上述实施例所阐述的芯片封装体的制备方法制得,该方法包括:
将芯片设置于基板上;在芯片远离基板一侧设置一压合体,并且在基板设置有芯片一侧两端分别设置支撑体,压合体与基板以及基板两端的支撑体组合形成一容纳芯片的容置腔体,且压合体与支撑体粘合,在支撑体的拉力下对芯片形成压合力;对容置腔体中的芯片进行回流焊接;在进行回流焊接后的容置腔体中填充封装材料,得到芯片封装原体;对芯片封装原体进行切割以形成芯片封装体。
本发明的有益效果是:本发明通过压合体以及支撑体配合,并通过支撑体的拉力对芯片形成压合力,以固定芯片在基板上的位置,并且通过压合体、支撑体以及基板形成的容置腔体容纳芯片,对容置腔体中的芯片进行回流焊接,以提高芯片与基板之间的互连效率,之后对容置腔体进行封装材料填充形成芯片封装原体,最后进行对芯片封装原体进行切割以形成芯片封装体,通过提高芯片与基板之间的互连效率,从而提高芯片封装体制备工艺的效率。
附图说明
图1是本发明芯片封装体制备方法第一实施例的流程示意图;
图2是本发明芯片封装体制备方法第二实施例的流程示意图;
图3是图2所示方法对应的基板一实施例的结构示意图;
图4是图2所示方法对应的基板与芯片连接形式一实施例的结构示意图;
图5是图2所示方法对应的支撑体与压合体一实施例的结构示意图;
图6是现有技术TCB热压工艺一实施例的结构示意图;
图7是现有技术芯片封装一实施例的结构示意图;
图8是图2所示方法对应的填充封装材料一实施例的结构示意图;
图9是图2所示方法对应的芯片封装原体一实施例的结构示意图;
图10是图2所示方法对应的芯片封装体一实施例的结构示意图;
图11是本发明芯片封装体制备方法第三实施例的流程示意图;
图12是图11所示方法对应的支撑体与压合体一实施例的结构示意图;
图13是本发明芯片封装体一实施例的结构示意图。
具体实施方式
下面将结合本发明实施例中的附图,对本发明实施例中的技术方案进行清楚、完整地描述。
请参阅图1,图1是本发明芯片封装体制备方法第一实施例的流程示意图。
S101:将芯片设置于基板上;
在本实施例中,基板为芯片的承载平台,由于芯片中设置有诸多精密零部件以及电路引脚,并且芯片制备成本昂贵,为保护芯片的结构完整度,将芯片设置于基板上,芯片通过基板与外部电路连接,在提供芯片足够的保护强度的同时,基板的可塑性要高于芯片,因此基板可与外部电路的连接结构相互适配设置,以实现芯片与不同外部电路结构的连接,增强芯片的适配性。
S102:在芯片远离基板一侧设置一压合体,并且在基板设置有芯片一侧两端分别设置支撑体,压合体与基板以及基板两端的支撑体组合形成一容纳芯片的容置腔体,且压合体与支撑体粘合,在支撑体的拉力下对芯片形成压合力;
在本实施例中,在芯片远离基板一侧设置一压合体,并且在基板设置有芯片一侧两端分别设置支撑体,压合体与基板以及基板两端的支撑体组合形成一容纳芯片的容置腔体,以在基板上形成容纳芯片的空间,同时由于容置腔体的存在,便于后续制程进行封装工艺,无需依赖外部结构体在基板上形成类似容置腔体的容置结构;同时,压合体与支撑体粘合设置,支撑体对压合体作用一拉力,以使压合体同样给予芯片以压合力,以固定芯片在基板上的相对位置不变。
S103:对容置腔体中的芯片进行回流焊接;
在本实施例中,通过基板上的支撑体与压合体的共同作用形成容纳芯片的容置腔体,同时通过压合体作用于芯片上的压合力固定芯片在基板上的相对位置,之后对芯片进行回流焊接,以进一步巩固芯片与基板之间的连接强度,从而进一步固定芯片在基板上的相对位置。
S104:在进行回流焊接后的容置腔体中填充封装材料,得到芯片封装原体;
在本实施例中,对容置腔体中的芯片进行回流焊接之后,在容置腔体中填充封装材料,得到芯片封装原体,以将芯片与外部环境隔离,以使芯片不受外部环境影响,避免外部环境损坏芯片内部的结构,致使芯片无法执行正常计算工作,以给予芯片足够的保护强度。
S105:对芯片封装原体进行切割以形成芯片封装体;
在本实施例中,由于芯片封装原体中包含有芯片封装体不需要的结构杂质,例如上文所述的支撑体等,仅为在芯片封装体的制备过程中配合压合体给予芯片以压合力,在完成芯片封装原体的制备后,支撑体则成为不需要的结构杂质,因此需要通过切割工艺,将支撑体等最终产品不需要的结构杂质切割去除,以得到最终的成型产品,即芯片封装体。
以上可以看出,本发明通过压合体以及支撑体配合,并通过支撑体的拉力对芯片形成压合力,以固定芯片在基板上的位置,并且通过压合体、支撑体以及基板形成的容置腔体容纳芯片,对容置腔体中的芯片进行回流焊接,以提高芯片与基板之间的互连效率,之后对容置腔体进行封装材料填充形成芯片封装原体,最后进行对芯片封装原体进行切割以形成芯片封装体,通过提高芯片与基板之间的互连效率,从而提高芯片封装体制备工艺的效率。
请参阅图2,图2是本发明芯片封装体制备方法第二实施例的流程示意图。
S201:准备多个芯片;
请参阅图3-4,在本实施例中,提供一基板301,基板301为芯片401的承载平台,本实施例所阐述的芯片封装体的制备方法不同于上述实施例所阐述的TCB热压工艺,对芯片401进行逐一热压实现与基板301的互连,而是能够同时对多个芯片401进行快速封装,以提高芯片封装体的制备工艺的效率,芯片401数量根据基板301以及芯片401的尺寸而定,旨在最大限度的利用基板301上可用于设置芯片401的空间,在此不做限定。
S202:在各芯片上设置第一凸点,并在基板上对应各芯片的第一凸点设置第一焊盘,通过第一凸点与第一焊盘配合连接,以实现将多个芯片设置于基板上;
在本实施例中,为实现芯片401与基板301之间的互连,各芯片401上设置有第一凸点402,基板301上则相应设置有对应第一凸点402的第一焊盘403,第一凸点402与第一焊盘403对应设置,以使芯片401与基板301可通过第一凸点402与第一焊盘403的配合连接,实现芯片401与基板301之间的互连,从而实现将多个芯片401设置于基板301上;第一凸点402与第一焊盘403的数量可以保持一致,并且由于基板301可以不是适配其上所装配芯片401,用于芯片封装体制备工艺中的基板301可以是通用型基板301,不是针对个别款芯片401专门设计,因此基板301上的第一焊盘403数量可以多于芯片401的第一凸点402数量,只要能够保证芯片401上的第一凸点402均有对应的第一焊盘403与之匹配连接即可,保证芯片401与基板301之间的足够的信息传输通道,第一凸点402的数量根据芯片401所需的与基板301之间的信息传输通道数量而定,旨在保证芯片401与基板301之间拥有足够的信息传输通道,保证芯片401的工作效率。
可选地,芯片401的第一凸点402与基板301上的第一焊盘403匹配连接后,可以进行预焊接处理,以预先固定芯片401在基板301上的相对位置,以便于进行后续芯片封装体制程,可在第一凸点402或第一焊盘403上涂布焊料,通过TCB热压工艺的TCB热压头短暂压合芯片401,可以是TCB热压头压合芯片401一1~2s时间即可,从而预先固定芯片401在基板301上的相对位置,当然,预焊接也可是采用焊笔熔融第一凸点402与第一焊盘403上的焊料,以进行预焊接处理,预先固定芯片401在基板301上的相对位置,本实施例所阐述的预焊接方法包括但不限于上文所述,能够通过简单且快速的焊接操作预先固定芯片401在基板301上相对位置的预焊接方法均可为本实施例所阐述的预焊接处理方法,在此不做限定。
S203:在芯片远离基板一侧设置一压合体,并且在基板设置有芯片一侧两端分别设置支撑体,压合体与基板以及基板两端的支撑体组合形成一容纳芯片的容置腔体,且压合体与支撑体粘合,在支撑体的拉力下对芯片形成压合力;
请参阅图5,在本实施例中,在芯片401远离基板301一侧设置一压合体501,并且在基板301设置有芯片401一侧两端分别设置支撑体502,压合体501与基板301以及基板301两端的支撑体502组合形成一容纳芯片401的容置腔体503,以在基板301上形成容纳芯片401的空间,同时由于容置腔体503的存在,便于后续制程进行封装工艺,无需依赖外部结构体在基板301上形成类似容置腔体503的容置结构;同时,压合体501与支撑体502粘合设置,支撑体502对压合体501作用一拉力,以使压合体501同样给予芯片401以压合力,以固定芯片401在基板301上的相对位置不变,同时在压合力的作用下,芯片401上的第一凸点402与基板301上的第一焊盘403之间的连接关系更加紧密牢靠,能够解决第一凸点402与第一焊盘403之间虚焊的问题,即第一凸点402与第一焊盘403之间未完全焊接形成整体。
可选地,支撑体502可以为粘性胶体,为扩大基板301上可用于设置芯片401的空间,支撑体502设置于基板301设置芯片401一侧的两端边缘位置,其可被压缩,且支撑体502的原始高度大于芯片401设置于基板301时的原始高度,通过芯片401远离基板301一侧设置压合体501,使压合体501给予支撑体502压力,使支撑体502被压缩,支撑体502的高度在压合体501的压力作用下下降,直至压合体501接触芯片401并同时给予芯片401以及支撑体502压力,即上文所述压合力。支撑体502其具有一定粘性,可以直接通过支撑体502自身的粘性将其粘附于基板301设置芯片401一侧的两端边缘位置,可以是在基板301上完成设置芯片401之后,亦或是在基板301上设置芯片401之前即完成支撑体502的粘附操作,在此不做限定。
可选地,支撑体502可以为刚性结构,其原始高度小于芯片401设置于基板301时的原始高度,在芯片401远离基板301一侧设置压合体501,使压合体501两端朝向支撑体502弹性弯曲且与支撑体502固定,中部接触芯片401并能在支撑体502牵引下给予芯片401压力。支撑体502可以通过点胶的方式设置于基板301设置芯片401一侧的两端边缘位置,在支撑体502接触基板301一面或者是基板301上设置支撑体502的位置涂布胶体,之后将支撑体502与基板301接触,通过胶体以使支撑板502与基板301黏连,实现支撑体502与基板301之间的固定连接,当然,支撑体502与基板301之间的固定连接方式包括但不限于上文所述,例如支撑体502与基板301之间通过螺栓等连接件连接固定,或者是支撑体502与基板301之间设置有卡固结构,通过二者的卡固结构相互配合,实现支撑体502与基板301之间的固定连接,同样可以是在基板301上完成设置芯片401之后,亦或是在基板301上设置芯片401之前即完成支撑体502的设置操作,在此不做限定。
S204:对容置腔体中的芯片进行回流焊接;
在本实施例中,通过基板301上的支撑体502与压合体501的共同作用形成容纳芯片401的容置腔体503,同时通过压合体501作用于芯片401上的压合力固定芯片401在基板301上的相对位置,之后对芯片401进行回流焊接,以进一步巩固芯片401与基板301之间的连接强度,从而进一步固定芯片401在基板301上的相对位置。
可选地,对容置腔体503中的芯片401进行回流焊接具体可以为第一凸点402与第一焊盘403中至少一方包括有焊料,将容置腔体503置于一保护气体氛围中,保护气体的温度为预设温度,通过保护气体融化第一凸点402或第一焊盘403上的焊料,以使第一凸点402与第一焊盘403固定连接,进一步固定各芯片401在基板301上的相对位置。
可选地,焊料可以为铜锌合金料、银铜合金料、锡铅合金料等,能够在温度为预设温度的保护气体氛围中融化的焊料,且便于第一凸点402或第一焊盘403蘸取的焊料均可为本实施例所阐述的焊料,在此不做限定。
可选地,保护气体可以为氦气、氮气等稀有气体,或者是空气等化学性质不活泼的混合气体,以避免由于高温致使保护气体与芯片401以及基板301中的部分产生化学反应,影响芯片封装体的制程。
可选地,预设温度根据焊料的种类以及回流焊接的工艺时长而定,预设温度需保证能够足以融化第一凸点402或第一焊盘403上的焊料,以实现第一凸点402与第一焊盘403通过焊料可靠连接,同时为了满足回流焊接的工艺时长要求,可以通过升高温度以加快焊料的融化进程,因此焊料的种类以及回流焊接的工艺时长决定预设温度的取值范围,在此不做限定。
在本实施例中,支撑体502可在回流焊接制程中固化,以固定压合体501与基板301之间的距离,实现压合体501对各芯片401施加压合力,压合力垂直于各芯片401与基板301的接触面并向靠近基板301方向延伸,以保证芯片401与基板301之间的相对位置不变,若压合力不垂直于各芯片401与基板301的接触面,会使芯片401与基板301之间产生不同程度的侧向相对位移,影响芯片401与基板301之间的连接强度以及影响芯片封装体的后续正常使用。
请参阅图6-7,本实施例所阐述的芯片封装体制备方法不同于传统TCB(Temperature Compressing Bond)热压工艺,使用TCB热压头601持续压合芯片602,TCB热压头601将热量通过芯片602传递至芯片602的凸点603或焊盘604上的焊料,并使其熔融,以实现凸点603与焊盘604之间的可靠连接,进而实现芯片602与基板605之间固定连接,TCB热压头601持续压合至芯片602与基板605完成互连,之后对芯片602采用MUF工艺进行塑封以得到芯片封装体701,如图7所示。传统TCB热压工艺通过TCB热压头601传递热量至凸点603以及焊盘604上的焊料,TCB热压头601在压合焊接过程中需要形成热温度曲线,以完成凸点603与焊盘604上焊料的熔融与凝固,将凸点603与焊盘604焊接成整体结构,这就说明TCB热压头601的温度变化过程需要占用一定制程时间,并且TCB热压工艺为对基板605上的芯片602逐一进行装配,因此传统TCB热压工艺制备方法效率较低。而本实施例所阐述的芯片封装体制备方法采用回流焊接可同时对多个芯片进行焊接装配,效率高于传统TCB热压工艺。
S205:在进行回流焊接后的容置腔体中填充封装材料,得到芯片封装原体;
请参阅图8,在本实施例中,对容置腔体503中的芯片401进行回流焊接之后,在容置腔体503中填充封装材料801,得到芯片401封装原体,以将芯片401与外部环境隔离,以使芯片401不受外部环境影响,避免外部环境损坏芯片401内部的结构,致使芯片401无法执行正常计算工作,以给予芯片401足够的保护强度。
S206:基板远离芯片一侧设置有第二焊盘,在芯片封装原体的第二焊盘上设置第二凸点;
请参阅图9,在本实施例中,在对进行回流焊接之后的容置腔体503中填充封装材料801得到芯片封装原体903后,为使基板301拥有与外部电路结构建立连接关系的能力,基板301远离芯片401一侧设置有第二焊盘901,在第二焊盘901上设置第二凸点902,即在芯片封装原体903的第二焊盘901上设置第二凸点902,第二凸点902的设置过程可以同样可以采用回流焊接的方法将第二凸点902与第二焊盘901焊接于一体,其过程如上文所述,当然,也可以通过焊笔熔融第二凸点902与第二焊盘901上的焊料,以使二者连接,本实施例所阐述的连接第二凸点902与第二焊盘901的方式包括但不限于上文所述,能够实现连接第二凸点902与第二焊盘901且保证足够连接强度的连接方式,均可为本实施例所阐述的连接第二凸点902与第二焊盘901的方式,在此不做限定。
S207:对芯片封装原体进行切割以形成芯片封装体;
请参阅图10,在本实施例中,由于芯片封装原体903中包含有芯片封装体1001不需要的结构杂质,例如上文所述的支撑体502等,仅为在芯片封装体1001的制备过程中配合压合体501给予芯片401以压合力,在完成芯片封装原体903的制备后,支撑体502则成为不需要的结构杂质,因此需要通过切割工艺,将支撑体502等最终产品不需要的结构杂质切割去除,以得到最终的成型产品,即芯片封装体1001,芯片封装体1001包括有封装结构1002,封装结构1002由封装材料801形成。
可选地,沿各芯片401的边缘对包括压合体501在内的结构进行切割,以形成对应芯片401数量的芯片封装体1001,被切割后的压合体501留在芯片封装体1001中不去除,压合体501可以采用金属材质,或者是其他导热性能良好的材料,作为芯片封装体1001的散热元件,以在芯片封装体1001正常工作时,将芯片401所产生的热量传导至外界,避免芯片封装体1001内部温度过高影响芯片401工作性能,本实施例压合体501采用高热导材质,在与基板301以及支撑体502形成容置腔体503实现芯片401的快速封装的同时,还可将其留置于芯片封装体1001中起到散热作用。当然,也可通过切割工艺将留置的压合体501切割去除,以进一步减小芯片封装体1001的体积,在此不做限定。
可选地,封装材料801可以包括塑胶材料,并且封装材料801充满容置腔体503与各芯片401之间的空隙,以避免容置腔体503内部存在空隙,封装材料801形成芯片封装体1001的封装结构1002,能够保证切割之后的芯片封装体1001封装结构1002的完整度,封装结构1002表面平整,避免存在毛边等瑕疵问题,影响芯片封装体1001的外观效果,以及由于容置腔体503内部为充盈封装材料801致使切割后得到的芯片封装体1001部分封装结构1002厚度低于其他位置的封装结构1002厚度,影响封装结构1002给予芯片封装体1001的保护强度。
请参阅图11,图11是本发明芯片封装体制备方法第三实施例的流程示意图。需要说明的是本实施例所阐述的芯片封装体的制备方法与上述实施例所阐述的芯片封装体的制备方法不同之处在于本实施例所阐述的压合体与支撑体为一体结构。
S1101:准备多个芯片;
本实施例所阐述的芯片封装体的制备方法不同于上述实施例所阐述的TCB热压工艺,对芯片进行逐一热压实现与基板的互连,而是能够同时对多个芯片进行快速封装,以提高芯片封装体的制备工艺的效率,芯片数量根据基板以及芯片的尺寸而定,旨在最大限度的利用基板上可用于设置芯片的空间,在此不做限定。
S1102:在各芯片上设置第一凸点,并在基板上对应各芯片的第一凸点设置第一焊盘,通过第一凸点与第一焊盘配合连接,以实现将多个芯片设置于基板上;
在本实施例中,为实现芯片与基板之间的互连,各芯片上设置有第一凸点,基板上则相应设置有对应第一凸点的第一焊盘,第一凸点与第一焊盘对应设置,以使芯片与基板可通过第一凸点与第一焊盘的配合连接,实现芯片与基板之间的互连,从而实现将多个芯片设置于基板上;第一凸点与第一焊盘的数量可以保持一致,并且由于基板可以不是适配其上所装配芯片,用于芯片封装体制备工艺中的基板可以是通用型基板,不是针对个别款芯片专门设计,因此基板上的第一焊盘数量可以多于芯片的第一凸点数量,只要能够保证芯片上的第一凸点均有对应的第一焊盘与之匹配连接即可,保证芯片与基板之间的足够的信息传输通道,第一凸点的数量根据芯片所需的与基板之间的信息传输通道数量而定,旨在保证芯片与基板之间拥有足够的信息传输通道,保证芯片的工作效率。
S1103:在芯片远离基板一侧设置一压合体,并且在基板设置有芯片一侧两端分别设置支撑体,压合体与基板以及基板两端的支撑体组合形成一容纳芯片的容置腔体,且压合体与支撑体粘合,在支撑体的拉力下对芯片形成压合力;
在本实施例中,在芯片远离基板一侧设置一压合体,并且在基板设置有芯片一侧两端分别设置支撑体,压合体与基板以及基板两端的支撑体组合形成一容纳芯片的容置腔体,以在基板上形成容纳芯片的空间,同时由于容置腔体的存在,便于后续制程进行封装工艺,无需依赖外部结构体在基板上形成类似容置腔体的容置结构;同时支撑体对压合体作用一拉力,以使压合体同样给予芯片以压合力,以固定芯片在基板上的相对位置不变。
可选地,支撑体1201与压合体1202为一体结构,支撑体1201在基板1203上的高度可以略小于压合体1202与基板1203之间的距离,将支撑体1201设置于基板1203上后,由于支撑体1201高度小于压合体1202与基板1203之间的距离,压合体1202以及基板1203会给予支撑体1201以拉伸力,力的作用是相互的,支撑体1201也会给予压合体1202与基板1203以同样的拉伸力,通过三者的过盈配合,实现支撑体1201对压合体1202作用拉力,以使压合体1202同样给予芯片1204以压合力,以固定芯片1204在基板1203上的相对位置不变,如图12所示。
S1104:对容置腔体中的芯片进行回流焊接;
在本实施例中,通过基板上的支撑体与压合体的共同作用形成容纳芯片的容置腔体,同时通过压合体作用于芯片上的压合力固定芯片在基板上的相对位置,之后对芯片进行回流焊接,以进一步巩固芯片与基板之间的连接强度,从而进一步固定芯片在基板上的相对位置。
S1105:在进行回流焊接后的容置腔体中填充封装材料,得到芯片封装原体;
在本实施例中,对容置腔体中的芯片进行回流焊接之后,在容置腔体中填充封装材料,得到芯片封装原体,以将芯片与外部环境隔离,以使芯片不受外部环境影响,避免外部环境损坏芯片内部的结构,致使芯片无法执行正常计算工作,以给予芯片足够的保护强度。
S1106:对芯片封装原体进行切割以形成芯片封装体;
在本实施例中,由于芯片封装原体中包含有芯片封装体不需要的结构杂质,例如上文所述的支撑体等,仅为在芯片封装体的制备过程中配合压合体给予芯片以压合力,在完成芯片封装原体的制备后,支撑体则成为不需要的结构杂质,因此需要通过切割工艺,将支撑体等最终产品不需要的结构杂质切割去除,以得到最终的成型产品,即芯片封装体,芯片封装体包括有封装结构,封装结构由封装材料形成。
综上所述,本发明通过压合体以及支撑体配合,并通过支撑体的拉力对芯片形成压合力,以固定芯片在基板上的位置,并且通过压合体、支撑体以及基板形成的容置腔体容纳芯片,对容置腔体中的芯片进行回流焊接,将第一凸点与第一焊盘上的焊料熔融,以实现第一凸点与第一焊盘的可靠连接,不同于TCB热压工艺,本发明可以对多个芯片同时进行回流焊接,提高芯片与基板之间的互连效率,之后对容置腔体进行封装材料填充形成芯片封装原体,并且在芯片封装原体的第二焊盘上焊接第二凸点,以使基板拥有与外部电路结构建立连接关系的能力,最后进行对芯片封装原体进行切割以形成芯片封装体,同时保留压合体作为芯片封装体的散热元件,通过提高芯片与基板之间的互连效率以及提供多个芯片同时进行与基板互连以及封装制程的容置空间,能够提高芯片封装体制备工艺的效率。
请参阅图13,图13是本发明芯片封装体一实施例的结构示意图。
在本实施例中,芯片封装体1300通过如上述实施例所阐述的芯片封装体制备方法制得,在此就不再赘述。其中,芯片封装体1300包括依次层叠设置的压合体1301、芯片1302以及基板1303,压合体1301用于在倒装芯片1302时持续给予芯片1302朝向基板1303的压合力。
以上所述仅为本发明的实施方式,并非因此限制本发明的专利范围,凡是利用本发明说明书及附图内容所作的等效结构或等效流程变换,或直接或间接运用在其他相关的技术领域,均同理包括在本发明的专利保护范围内。
Claims (10)
1.一种芯片封装体的制备方法,其特征在于,所述方法包括:
将芯片设置于基板上;
在所述芯片远离所述基板一侧设置一压合体,并且在所述基板设置有所述芯片一侧两端分别设置支撑体,所述压合体与所述基板以及所述基板两端的所述支撑体组合形成一容纳所述芯片的容置腔体,且所述压合体与所述支撑体粘合,在所述支撑体的拉力下对所述芯片形成压合力;
对所述容置腔体中的所述芯片进行回流焊接;
在进行回流焊接后的所述容置腔体中填充封装材料,得到芯片封装原体;
对所述芯片封装原体进行切割以形成芯片封装体。
2.根据权利要求1所述的方法,其特征在于,所述将芯片设置于基板上的步骤具体包括:
准备多个所述芯片;
在各所述芯片上设置第一凸点,并在所述基板上对应各所述芯片的所述第一凸点设置第一焊盘,通过所述第一凸点与所述第一焊盘配合连接,以实现将多个所述芯片设置于所述基板上。
3.根据权利要求2所述的方法,其特征在于,所述将芯片设置于基板上的步骤进一步包括:对各所述芯片进行预焊接处理,以固定各所述芯片在所述基板上的相对位置。
4.根据权利要求3所述的方法,其特征在于,所述对所述容置腔体中的所述芯片进行回流焊接的步骤具体包括:所述第一凸点与所述第一焊盘中至少一方包括有焊料,将所述容置腔体置于一保护气体氛围中,所述保护气体的温度为预设温度,通过所述保护气体融化所述第一凸点或所述第一焊盘上的焊料,以使所述第一凸点与所述第一焊盘固定连接,进一步固定各所述芯片在所述基板上的相对位置。
5.根据权利要求1~4任一项所述的方法,其特征在于,所述支撑体可被压缩,且原始高度大于所述芯片设置于所述基板时的原始高度,所述在所述芯片远离所述基板一侧设置一压合体包括:在所述芯片远离所述基板一侧设置所述压合体,使所述压合体给予所述支撑体压力,直至所述压合体接触所述芯片并能在所述支撑体牵引下给予所述芯片压力;
或所述支撑体为刚性结构,其原始高度小于所述芯片设置于所述基板时的原始高度,所述在所述芯片远离所述基板一侧设置一压合体包括:在所述芯片远离所述基板一侧设置所述压合体,使所述压合体两端朝向所述支撑体弹性弯曲且与所述支撑体固定,中部接触所述芯片并能在所述支撑体牵引下给予所述芯片压力。
6.根据权利要求5所述的方法,其特征在于,所述支撑体在所述回流焊接中固化,以实现所述压合体对各所述芯片施加所述压合力,所述压合力垂直于各所述芯片与所述基板的接触面并向靠近所述基板方向延伸。
7.根据权利要求1~4任一项所述的方法,其特征在于,所述支撑体与所述压合体为一体结构。
8.根据权利要求1~4任一项所述的方法,其特征在于,所述封装材料包括塑胶材料,并且所述封装材料充满所述容置腔体与各所述芯片之间的空隙。
9.根据权利要求1所述的方法,其特征在于,所述压合体是散热元件,所述对所述芯片封装原体进行切割以形成芯片封装体的步骤具体包括:沿各所述芯片的边缘对包括所述压合体在内的结构进行切割,以形成对应所述芯片数量的所述芯片封装体,被切割后的所述压合体留在所述芯片封装体中不去除。
10.一种芯片封装体,其特征在于,所述芯片封装体通过如权利要求1~9任一项所述的芯片封装体制备方法制得;
或是包括依次层叠设置的压合体、芯片以及基板,所述压合体用于在倒装所述芯片时持续给予所述芯片朝向所述基板的压合力。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
CN201711347936.1A CN108231603B (zh) | 2017-12-14 | 2017-12-14 | 一种芯片封装体的制备方法以及芯片封装体 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
CN201711347936.1A CN108231603B (zh) | 2017-12-14 | 2017-12-14 | 一种芯片封装体的制备方法以及芯片封装体 |
Publications (2)
Publication Number | Publication Date |
---|---|
CN108231603A true CN108231603A (zh) | 2018-06-29 |
CN108231603B CN108231603B (zh) | 2019-08-09 |
Family
ID=62651956
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
CN201711347936.1A Active CN108231603B (zh) | 2017-12-14 | 2017-12-14 | 一种芯片封装体的制备方法以及芯片封装体 |
Country Status (1)
Country | Link |
---|---|
CN (1) | CN108231603B (zh) |
Cited By (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN109065481A (zh) * | 2018-08-08 | 2018-12-21 | 常州信息职业技术学院 | 微电子器件封装焊接机 |
CN112652573A (zh) * | 2020-12-07 | 2021-04-13 | 海光信息技术股份有限公司 | 一种封装方法及芯片 |
CN112802766A (zh) * | 2021-01-04 | 2021-05-14 | 上海易卜半导体有限公司 | 半导体组件组装方法、半导体组件和电子设备 |
CN112992703A (zh) * | 2019-12-18 | 2021-06-18 | 恒诺微电子(嘉兴)有限公司 | 一种芯片焊接工艺 |
CN115101434A (zh) * | 2022-07-21 | 2022-09-23 | 江苏长电科技股份有限公司 | 封装结构制作方法和芯片防翘曲装置 |
Citations (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH11204575A (ja) * | 1998-01-16 | 1999-07-30 | Sony Corp | 回路基板、実装装置及び実装方法 |
US20060223229A1 (en) * | 2002-07-19 | 2006-10-05 | Asat Ltd. | Ball grid array package and process for manufacturing same |
CN101211802A (zh) * | 2006-12-25 | 2008-07-02 | 日本梅克特隆株式会社 | 非流动、下装填方式的倒装片安装方法 |
US8212353B1 (en) * | 2005-11-08 | 2012-07-03 | Altera Corporation | Structure and assembly procedure for low stress thin die flip chip packages designed for low-K Si and thin core substrate |
-
2017
- 2017-12-14 CN CN201711347936.1A patent/CN108231603B/zh active Active
Patent Citations (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH11204575A (ja) * | 1998-01-16 | 1999-07-30 | Sony Corp | 回路基板、実装装置及び実装方法 |
US20060223229A1 (en) * | 2002-07-19 | 2006-10-05 | Asat Ltd. | Ball grid array package and process for manufacturing same |
US8212353B1 (en) * | 2005-11-08 | 2012-07-03 | Altera Corporation | Structure and assembly procedure for low stress thin die flip chip packages designed for low-K Si and thin core substrate |
CN101211802A (zh) * | 2006-12-25 | 2008-07-02 | 日本梅克特隆株式会社 | 非流动、下装填方式的倒装片安装方法 |
Cited By (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN109065481A (zh) * | 2018-08-08 | 2018-12-21 | 常州信息职业技术学院 | 微电子器件封装焊接机 |
CN109065481B (zh) * | 2018-08-08 | 2020-10-23 | 常州信息职业技术学院 | 微电子器件封装焊接机 |
CN112992703A (zh) * | 2019-12-18 | 2021-06-18 | 恒诺微电子(嘉兴)有限公司 | 一种芯片焊接工艺 |
CN112652573A (zh) * | 2020-12-07 | 2021-04-13 | 海光信息技术股份有限公司 | 一种封装方法及芯片 |
CN112802766A (zh) * | 2021-01-04 | 2021-05-14 | 上海易卜半导体有限公司 | 半导体组件组装方法、半导体组件和电子设备 |
CN115101434A (zh) * | 2022-07-21 | 2022-09-23 | 江苏长电科技股份有限公司 | 封装结构制作方法和芯片防翘曲装置 |
Also Published As
Publication number | Publication date |
---|---|
CN108231603B (zh) | 2019-08-09 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
CN108231603B (zh) | 一种芯片封装体的制备方法以及芯片封装体 | |
TWI379367B (en) | Chip packaging method and structure thereof | |
CN101436556A (zh) | 半导体组件的制造方法 | |
CN108091582B (zh) | 一种高功率密度复杂组合体系微波组件的装配方法 | |
CN105236346A (zh) | Mems芯片封装结构及其制作方法 | |
CN100492622C (zh) | 反应焊接材料 | |
CN103915405A (zh) | 半导体器件和制造半导体器件的方法 | |
WO2012171320A1 (zh) | 一种新的接触式智能卡的封装方法 | |
JP2001110845A (ja) | フリップチップの実装構造 | |
CN203325892U (zh) | 一种晶圆颗粒 | |
CN203839371U (zh) | 一种dram双芯片堆叠封装结构 | |
CN110993517A (zh) | 一种芯片堆叠封装方法及封装结构 | |
CN204632803U (zh) | 一种csp led及基板 | |
CN205320293U (zh) | 一种新型微声学传感器集成电路封装结构 | |
CN100369533C (zh) | 电路板封装的焊线方法 | |
CN204497273U (zh) | 一种多项目芯片封装 | |
CN108155158A (zh) | 大容量存储器电路的3d封装结构 | |
CN204303804U (zh) | 可拆卸、可组装的半导体封装体堆叠结构 | |
CN204834605U (zh) | 带有热管系统的功率模块 | |
CN109585393A (zh) | 一种微电子器件一体化封装结构及封装方法 | |
CN113948427B (zh) | 用于半导体封装的一体化封装装置及封装方法 | |
CN104037096B (zh) | 封装装置和制造封装装置的方法 | |
CN212485304U (zh) | 半导体封装结构和电子设备 | |
CN203690290U (zh) | 无引线平面表贴式厚膜混合集成电路 | |
CN106532210A (zh) | 一种多通道微带环行器组件装配方法 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
PB01 | Publication | ||
PB01 | Publication | ||
SE01 | Entry into force of request for substantive examination | ||
SE01 | Entry into force of request for substantive examination | ||
GR01 | Patent grant | ||
GR01 | Patent grant |