CN108198762B - 一种双镀层键合铜丝的制备方法 - Google Patents
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Abstract
本发明提供了一种双镀层键合铜丝的制备方法,包括以下步骤:将铜芯依次进行粗拉丝、半精拉丝和精拉丝,得到铜丝;将所述铜丝进行退火,然后依次电镀钯层和金层,再次退火,得到双镀层键合铜丝。本发明通过将铜芯进行粗拉丝、半精拉丝和精拉丝预处理后退火,再电镀钯层和金层,然后再次退火,使制得的双镀层键合铜丝具有较好的抗拉强度,可以有效降低拉制过程中的断线率,提高生产效率。实验结果表明:该方法制备的双镀层键合铜丝的拉力强度为6.40~8.12gf。
Description
技术领域
本发明涉及微电子IC芯片封装领域,尤其涉及一种双镀层键合铜丝的制备方法。
背景技术
键合丝(Bonding Wire)是传统集成电路、半导体分立器件及LED光源器件封装产品的四大基础原材料之一,是芯片与支架间重要的焊接引线。半导体元器件的焊接80%以上采用引线键合连接,随着集成电路及半导体器件向高密度、高集成度和小型化发展,军工产品、智能手机、无人驾驶汽车、物联网等众多领域对半导体封装工艺、技术、产品质量的要求越来越高,键合丝品质优劣决定了微电子IC封装产品的性能。其中,铜丝的应用市场在整个键合丝市场的占比已超过20%。
由于铜丝极具亲氧性,导致纯铜丝的可靠性、使用寿命降低,现在大多数的做法是在铜丝表面镀上一层纯钯层对铜丝进行保护。
现有的技术中,专利CN 106086962A公开了一种镀钯镀金的双镀层键合铜丝的制造方法:将粗拉丝后的纯铜芯直接电镀一层3.0~3.5%的纯钯层,经过细拉丝、热退火工艺后钯层厚度为0.06~0.08μm,再电镀一层金0.01~0.03μm,制得镀钯镀金的双镀层键合铜丝。该工艺制备的双镀层键合铜丝的钯层在细拉丝过程中由于厚度减缓不均匀而出现钯层在铜芯表面的覆盖缺陷,对键合铜丝提高焊接性等方面起到的效果并不明显,且在拉丝过程中断线频繁,抗拉强度较差。
发明内容
有鉴于此,本发明的目的在于提供一种双镀层键合铜丝的制备方法,该方法制备的键合铜丝具有较好的抗拉强度。
本发明提供了一种双镀层键合铜丝的制备方法,包括以下步骤:
将铜芯依次进行粗拉丝、半精拉丝和精拉丝,得到铜丝;
将所述铜丝进行退火,然后依次电镀钯层和金层,再次退火,得到双镀层键合铜丝。
优选地,所述铜芯经过粗拉丝后的直径为450~550μm。
优选地,所述铜芯经过半精拉丝后的直径为100~150μm。
优选地,所述铜丝的直径为15~30μm。
优选地,所述铜芯包括99.991~99.996%的铜和0.004~0.009%的微量元素;所述微量元素包括银、铂、钙和锶。
优选地,所述退火的温度为470℃~490℃;所述退火的时间为40~60min。
优选地,所述双镀层键合铜丝中钯层的厚度为0.01~0.2μm;所述双镀层键合铜丝中金层的厚度为0.01~0.2μm。
优选地,所述再次退火的温度为470℃~490℃;所述再次退火的时间为40~60min。
优选地,所述双镀层键合铜丝由以下质量分数的组分组成:
铜95.0~97.5%、钯1.5~3.0%、金0.9~2.0%,其余为微量元素。
本发明提供了一种双镀层键合铜丝的制备方法,包括以下步骤:将铜芯依次进行粗拉丝、半精拉丝和精拉丝,得到铜丝;将所述铜丝进行退火,然后依次电镀钯层和金层,再次退火,得到双镀层键合铜丝。本发明通过将铜芯进行粗拉丝、半精拉丝和精拉丝预处理后退火,再电镀钯层和金层,然后再次退火,使制得的双镀层键合铜丝具有较好的抗拉强度,可以有效降低拉制过程中的断线率,提高生产效率。实验结果表明:该方法制备的双镀层键合铜丝的拉力强度为6.40~8.12gf。
附图说明
图1为本发明提供的制备方法制备的双镀层键合铜丝的结构示意图。
具体实施方式
本发明提供了一种双镀层键合铜丝的制备方法,包括以下步骤:
将铜芯依次进行粗拉丝、半精拉丝和精拉丝,得到铜丝;
将所述铜丝进行退火,然后依次电镀钯层和金层,再次退火,得到双镀层键合铜丝。
通过将铜芯进行粗拉丝、半精拉丝和精拉丝预处理后退火,再电镀钯层和金层,然后再次退火,使制得的双镀层键合铜丝具有较好的抗拉强度,可以有效降低拉制过程中的断线率,提高生产效率。
本发明将铜芯依次进行粗拉丝、半精拉丝和精拉丝,得到铜丝。在本发明中,所述铜芯的直径优选为2000~2500μm。在本发明的具体实施例中,所述铜芯的直径具体为2000μm或2500μm;所述铜芯优选包括99.991~99.996%的铜和0.004~0.009%的微量元素;所述微量元素优选包括银、铂、钙和锶。
在本发明中,所述铜芯经过粗拉丝后的直径为450~550μm。所述铜芯经过半精拉丝后的直径为100~150μm。
在本发明的具体实施例中,所述铜芯制备铜丝的拉丝梯度为2000μm的铜芯粗拉丝至500μm,再半精拉丝至100μm,最后精拉丝至20μm的铜丝。
在本发明中,所述铜芯经过精拉丝后得到的铜丝的直径优选为15~30μm。
在本发明中,所述退火的温度优选为470℃~490℃;在本发明实施例中,所述退火的温度具体为470℃。所述退火的时间优选为40~60min;在本发明实施例中,所述退火的时间具体为40min。
在本发明中,所述再次退火的温度优选为470℃~490℃;在本发明实施例中,所述再次退火的温度具体为470℃或480℃。所述再次退火的时间优选为40~60min;在本发明实施例中,所述再次退火的时间具体为40min或50min。
在本发明中,所述双镀层键合铜丝由以下质量分数的组分组成:
铜95.0~97.5%、钯1.5~3.0%、金0.9~2.0%,其余为微量元素。
图1为本发明提供的制备方法制备的双镀层键合铜丝的结构示意图;其中,1为铜丝,2为钯层,3为金层。
在本发明中,所述钯层覆盖所述铜丝;所述金层覆盖所述钯层。
在本发明中,所述铜丝的直径优选为15~30μm。所述双镀层键合铜丝中钯层的厚度优选为0.01~0.2μm,更优选为0.1~0.2μm;在本发明的具体实施例中,所述钯层的厚度为0.2μm、0.1μm、0.04μm、0.02μm或0.01μm。所述双镀层键合铜丝中金层的厚度优选为0.01~0.2μm,更优选为0.1~0.2μm;在本发明的具体实施例中,所述金层的厚度为0.2μm、0.1μm、0.04μm、0.02μm或0.01μm。在本发明中,镀钯层和金层的厚度更趋于合理化,在保证键合铜丝的焊接性、导电性以及防止铜氧化的同时,尽可能低的降低材料成本。
本发明提供了一种双镀层键合铜丝的制备方法,包括以下步骤:将铜芯依次进行粗拉丝、半精拉丝和精拉丝,得到铜丝;将所述铜丝进行退火,然后依次电镀钯层和金层,再次退火,得到双镀层键合铜丝。本发明通过将铜芯进行粗拉丝、半精拉丝和精拉丝预处理后退火,再电镀钯层和金层,然后再次退火,使制得的双镀层键合铜丝具有较好的抗拉强度,可以有效降低拉制过程中的断线率,提高生产效率。实验结果表明:该方法制备的双镀层键合铜丝的拉力强度为6.40~8.12gf。
为了进一步说明本发明,下面结合实施例对本发明提供的一种双镀层键合铜丝的制备方法进行详细地描述,但不能将它们理解为对本发明保护范围的限定。
实施例1
步骤(1)、铜丝原丝制备:将纯度大于99.99%、直径为2000μm的铜芯进行粗拉丝,得到直径为500μm的铜丝粗丝,通过半精拉丝将其拉制到直径为100μm,再经过一次精拉丝将其拉制到直径在20μm的键合铜丝。
步骤(2)、退火处理:将步骤(1)中制备的键合铜丝原丝在保护性气体氛围下,进行热处理退火,退火时间为40min,退火温度为470℃,冷却待用。
步骤(3)、电镀钯层:将热处理退火后的键合铜丝电镀钯,钯的纯度要求大于99.99%,电镀液为弱碱性。通过控制电镀时间30s、温度25℃以及电流的密度4~6A/dm2,所得钯层的厚度为0.01μm。
步骤(4)、电镀金层:在(3)中得到的镀钯铜丝表面上再电镀一层金,要求金的纯度大于99.99%,电镀液为弱碱性。通过控制电镀时间30s、温度25℃以及电流密度4~6A/dm2,金层的厚度为在0.01μm。
步骤(5)、二次退火处理:将(4)中得到的镀钯铜丝进行第二次退火处理,退火时间为40min,退火温度为470℃。
步骤(6)、清洗烘干:将上述工艺过程得到的镀钯金铜丝置于超纯水中,先用超声波清洗,再用去离子水进行表面清洗,烘干,完成镀钯金键合铜丝的制备,得到双镀层键合铜丝。
本发明对实施例1制备的双镀层键合铜丝进行拉力测试,取三个样品测试,测试记录取三次结果平均值,测试结果见表1,表1为本发明实施例1~5制备的双镀层铜键合丝的拉力测试结果:
表1 本发明实施例1~5制备的双镀层铜键合丝的拉力测试结果
实施例1 | 实施例2 | 实施例3 | 实施例4 | 实施例5 | |
拉力(gf) | 6.40 | 6.57 | 6.88 | 7.55 | 8.12 |
标准(gf) | >4.00 | >4.00 | >4.00 | >4.00 | >4.00 |
由表1可以看出:本发明实施例1~5制备的双镀层铜键合丝具有较好的抗拉强度,可以有效降低拉制过程中的断线率,提高生产效率,且均满足现行抗拉强度标准。
实施例2
步骤(1)、铜丝原丝制备:将纯度大于99.99%、直径为2500μm的铜芯进行粗拉丝,得到直径为500μm的铜丝粗丝,通过半精拉丝将其拉制到直径为100μm,再经过一次精拉丝将其拉制到直径在20μm的键合铜丝。
步骤(2)、退火处理:将步骤(1)中制备的键合铜丝原丝在保护性气体氛围下,进行热处理退火以消除铜丝在拉制过程中的残余应力。退火时间为40min,退火温度为470℃,冷却待用。
步骤(3)、电镀钯层:将热处理退火后的键合铜丝电镀钯,钯的纯度要求大于99.99%,电镀液为弱碱性。通过控制电镀时间40s、温度25℃以及电流的密度4~6A/dm2,所得钯层的厚度为0.02μm。
步骤(4)、电镀金层:在(3)中得到的镀钯铜丝表面上再电镀一层金,要求金的纯度大于99.99%,电镀液为弱碱性。通过控制电镀时间40s、温度25℃以及电流密度4~6A/dm2,金层的厚度为在0.02μm。
步骤(5)、二次退火处理:将(4)中得到的镀钯铜丝进行第二次退火处理,退火时间为40min,退火温度为470℃。
步骤(6)、清洗烘干:将上述工艺过程得到的镀钯金铜丝置于超纯水中,先用超声波清洗,再用去离子水进行表面清洗,烘干,完成镀钯金键合铜丝的制备,得到双镀层键合铜丝。
本发明对实施例2制备的双镀层键合铜丝进行拉力测试,取三个样品测试,测试记录取三次结果平均值,测试结果见表1。
实施例3
步骤(1)、铜丝原丝制备:将纯度大于99.99%、直径为2500μm的铜芯进行粗拉丝,得到直径为500μm的铜丝粗丝,通过半精拉丝将其拉制到直径为100μm,再经过一次精拉丝将其拉制到直径在20μm的键合铜丝。
步骤(2)、退火处理:将步骤(1)中制备的键合铜丝原丝在保护性气体氛围下,进行热处理退火以消除铜丝在拉制过程中的残余应力。退火时间为40min,退火温度为470℃,冷却待用。
步骤(3)、电镀钯层:将热处理退火后的键合铜丝电镀钯,钯的纯度要求大于99.99%,电镀液为弱碱性。通过控制电镀时间60s、温度25℃以及电流的密度4~6A/dm2,所得钯层的厚度为0.04μm。
步骤(4)、电镀金层:在(3)中得到的镀钯铜丝表面上再电镀一层金,要求金的纯度大于99.99%,电镀液为弱碱性。通过控制电镀时间40s、温度25℃以及电流密度4~6A/dm2,金层的厚度为在0.04μm。
步骤(5)、二次退火处理:将(4)中得到的镀钯铜丝进行第二次退火处理,退火时间为50min,退火温度为480℃。
步骤(6)、清洗烘干:将上述工艺过程得到的镀钯金铜丝置于超纯水中,先用超声波清洗,再用去离子水进行表面清洗,烘干,完成镀钯金键合铜丝的制备,得到双镀层键合铜丝。
本发明对实施例3制备的双镀层键合铜丝进行拉力测试,取三个样品测试,测试记录取三次结果平均值,测试结果见表1。
实施例4
步骤(1)、铜丝原丝制备:将纯度大于99.99%、直径为2500μm的铜芯进行粗拉丝,得到直径为500μm的铜丝粗丝,通过半精拉丝将其拉制到直径为100μm,再经过一次精拉丝将其拉制到直径在20μm的键合铜丝。
步骤(2)、退火处理:将步骤(1)中制备的键合铜丝原丝在保护性气体氛围下,进行热处理退火,退火时间为40min,退火温度为470℃,冷却待用。
步骤(3)、电镀钯层:将热处理退火后的键合铜丝电镀钯,钯的纯度要求大于99.99%,电镀液为弱碱性。通过控制电镀时间120s、温度25℃以及电流的密度4~6A/dm2,所得钯层的厚度为0.1μm。
步骤(4)电镀金层:在步骤(3)中得到的镀钯铜丝表面上再电镀一层金,要求金的纯度大于99.99%,电镀液为弱碱性。通过控制电镀时间120s、温度25℃以及电流密度4~6A/dm2,金层的厚度为在0.1μm。
步骤(5)二次退火处理:将步骤(4)中得到的镀钯铜丝进行第二次退火处理,退火时间为50min,退火温度为480℃。
步骤(6)清洗烘干:将上述工艺过程得到的镀钯金铜丝置于超纯水中,先用超声波清洗,再用去离子水进行表面清洗,烘干,完成镀钯金键合铜丝的制备,得到双镀层键合铜丝。
本发明对实施例4制备的双镀层键合铜丝进行拉力测试,取三个样品测试,测试记录取三次结果平均值,测试结果见表1。
实施例5
步骤(1)、铜丝原丝制备:将纯度大于99.99%、直径为2500μm的铜芯进行粗拉丝,得到直径为500μm的铜丝粗丝,通过半精拉丝将其拉制到直径为100μm,再经过一次精拉丝将其拉制到直径在20μm的键合铜丝。
步骤(2)、退火处理:将步骤(1)中制备的键合铜丝原丝在保护性气体氛围下,进行热处理退火,退火时间为40min,退火温度为470℃,冷却待用。
步骤(3)、电镀钯层:将热处理退火后的键合铜丝电镀钯,钯的纯度要求大于99.99%,电镀液为弱碱性。通过控制电镀时间180s、温度25℃以及电流的密度4~6A/dm2,所得钯层的厚度为0.2μm。
步骤(4)、电镀金层:在(3)中得到的镀钯铜丝表面上再电镀一层金,要求金的纯度大于99.99%,电镀液为弱碱性。通过控制电镀时间180s、温度25℃以及电流密度4~6A/dm2,金层的厚度为在0.2μm。
步骤(5)、二次退火处理:将(4)中得到的镀钯铜丝进行第二次退火处理,退火时间为50min,退火温度为480℃。
步骤(6)、清洗烘干:将上述工艺过程得到的镀钯金铜丝置于超纯水中,先用超声波清洗,再用去离子水进行表面清洗,烘干,完成镀钯金键合铜丝的制备,得到双镀层键合铜丝。
本发明对实施例5制备的双镀层键合铜丝进行拉力测试,取三个样品测试,测试记录取三次结果平均值,测试结果见表1。
由以上实施例可知,本发明提供了一种双镀层键合铜丝的制备方法,包括以下步骤:将铜芯依次进行粗拉丝、半精拉丝和精拉丝,得到铜丝;将所述铜丝进行退火,然后依次电镀钯层和金层,再次退火,得到双镀层键合铜丝。本发明通过将铜芯进行粗拉丝、半精拉丝和精拉丝预处理后退火,再电镀钯层和金层,然后再次退火,使制得的双镀层键合铜丝具有较好的抗拉强度,可以有效降低拉制过程中的断线率,提高生产效率。实验结果表明:该方法制备的双镀层键合铜丝的拉力强度为6.40~8.12gf。
以上所述仅是本发明的优选实施方式,应当指出,对于本技术领域的普通技术人员来说,在不脱离本发明原理的前提下,还可以做出若干改进和润饰,这些改进和润饰也应视为本发明的保护范围。
Claims (2)
1.一种双镀层键合铜丝的制备方法,包括以下步骤:
将铜芯依次进行粗拉丝、半精拉丝和精拉丝,得到铜丝;
将所述铜丝进行退火,然后依次电镀钯层和金层,再次退火,得到双镀层键合铜丝;
所述铜芯经过粗拉丝后的直径为450~550μm;
所述铜芯经过半精拉丝后的直径为100~150μm;
所述铜丝的直径为15~30μm;
所述铜芯包括99.991~99.996%的铜和0.004~0.009%的微量元素;所述微量元素包括银、铂、钙和锶;
所述退火的温度为470℃~490℃;所述退火的时间为40~60min;所述再次退火的温度为470℃~480℃;再次退火的时间为40~50min;
所述双镀层键合铜丝中钯层的厚度为0.1~0.2μm;所述双镀层键合铜丝中金层的厚度为0.1~0.2μm。
2.根据权利要求1所述的制备方法,其特征在于,所述双镀层键合铜丝由以下质量分数的组分组成:
铜95.0~97.5%、钯1.5~3.0%、金0.9~2.0%,其余为微量元素。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
CN201711482705.1A CN108198762B (zh) | 2017-12-29 | 2017-12-29 | 一种双镀层键合铜丝的制备方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
CN201711482705.1A CN108198762B (zh) | 2017-12-29 | 2017-12-29 | 一种双镀层键合铜丝的制备方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
CN108198762A CN108198762A (zh) | 2018-06-22 |
CN108198762B true CN108198762B (zh) | 2020-04-21 |
Family
ID=62586997
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
CN201711482705.1A Active CN108198762B (zh) | 2017-12-29 | 2017-12-29 | 一种双镀层键合铜丝的制备方法 |
Country Status (1)
Country | Link |
---|---|
CN (1) | CN108198762B (zh) |
Families Citing this family (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN110164776A (zh) * | 2019-06-12 | 2019-08-23 | 广东禾木科技有限公司 | 一种键合丝保护镀层的制作方法 |
CN113430610A (zh) * | 2021-07-01 | 2021-09-24 | 广东禾木科技有限公司 | 一种三镀层银合金键合丝的制备方法 |
CN113725188A (zh) * | 2021-11-04 | 2021-11-30 | 北京达博有色金属焊料有限责任公司 | 一种用于存储器芯片封装的键合丝及其制备方法 |
Citations (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN102280388A (zh) * | 2011-05-18 | 2011-12-14 | 王一平 | 基于单晶铜键合丝的制备方法 |
CN103219249A (zh) * | 2013-03-01 | 2013-07-24 | 溧阳市虹翔机械制造有限公司 | 一种镀钯镀金的双镀层键合铜丝的制造方法 |
CN104716118A (zh) * | 2015-03-02 | 2015-06-17 | 安徽华晶微电子材料科技有限公司 | 一种极微细镀钯铜键合丝及其制作方法 |
CN106086962A (zh) * | 2016-06-06 | 2016-11-09 | 上海铭沣半导体科技有限公司 | 一种封装用镀金钯键合铜线的生产工艺 |
Family Cites Families (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN104805484B (zh) * | 2015-05-08 | 2017-04-12 | 武汉钢铁(集团)公司 | 一种Cu‑Ni/Ni‑Ag双复合镀层极薄钢带的生产方法 |
-
2017
- 2017-12-29 CN CN201711482705.1A patent/CN108198762B/zh active Active
Patent Citations (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN102280388A (zh) * | 2011-05-18 | 2011-12-14 | 王一平 | 基于单晶铜键合丝的制备方法 |
CN103219249A (zh) * | 2013-03-01 | 2013-07-24 | 溧阳市虹翔机械制造有限公司 | 一种镀钯镀金的双镀层键合铜丝的制造方法 |
CN104716118A (zh) * | 2015-03-02 | 2015-06-17 | 安徽华晶微电子材料科技有限公司 | 一种极微细镀钯铜键合丝及其制作方法 |
CN106086962A (zh) * | 2016-06-06 | 2016-11-09 | 上海铭沣半导体科技有限公司 | 一种封装用镀金钯键合铜线的生产工艺 |
Also Published As
Publication number | Publication date |
---|---|
CN108198762A (zh) | 2018-06-22 |
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PB01 | Publication | ||
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GR01 | Patent grant | ||
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