CN108109925B - 半导体芯片的压焊模块制作方法 - Google Patents
半导体芯片的压焊模块制作方法 Download PDFInfo
- Publication number
- CN108109925B CN108109925B CN201711314644.8A CN201711314644A CN108109925B CN 108109925 B CN108109925 B CN 108109925B CN 201711314644 A CN201711314644 A CN 201711314644A CN 108109925 B CN108109925 B CN 108109925B
- Authority
- CN
- China
- Prior art keywords
- layer
- etching
- silicon dioxide
- pressure welding
- opening
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Active
Links
- 238000000034 method Methods 0.000 title claims abstract description 56
- 239000004065 semiconductor Substances 0.000 title claims abstract description 47
- 238000003466 welding Methods 0.000 title claims abstract description 37
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 29
- 238000002161 passivation Methods 0.000 claims abstract description 83
- 238000005530 etching Methods 0.000 claims abstract description 50
- 239000002131 composite material Substances 0.000 claims abstract description 46
- 229910052751 metal Inorganic materials 0.000 claims abstract description 40
- 239000002184 metal Substances 0.000 claims abstract description 40
- 239000000758 substrate Substances 0.000 claims abstract description 21
- 230000008719 thickening Effects 0.000 claims abstract description 18
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims description 78
- 235000012239 silicon dioxide Nutrition 0.000 claims description 39
- 239000000377 silicon dioxide Substances 0.000 claims description 39
- 229910052581 Si3N4 Inorganic materials 0.000 claims description 25
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 claims description 25
- 229920002120 photoresistant polymer Polymers 0.000 claims description 15
- 238000001312 dry etching Methods 0.000 claims description 11
- 239000007788 liquid Substances 0.000 claims description 10
- 238000004528 spin coating Methods 0.000 claims description 7
- 238000001259 photo etching Methods 0.000 claims description 6
- 238000005229 chemical vapour deposition Methods 0.000 claims description 3
- 239000011248 coating agent Substances 0.000 claims description 2
- 238000000576 coating method Methods 0.000 claims description 2
- 239000000463 material Substances 0.000 description 10
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 description 6
- 229910052782 aluminium Inorganic materials 0.000 description 6
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 6
- 238000004806 packaging method and process Methods 0.000 description 5
- 230000007797 corrosion Effects 0.000 description 3
- 238000005260 corrosion Methods 0.000 description 3
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 2
- 238000005275 alloying Methods 0.000 description 2
- 229910052802 copper Inorganic materials 0.000 description 2
- 239000010949 copper Substances 0.000 description 2
- PCHJSUWPFVWCPO-UHFFFAOYSA-N gold Chemical compound [Au] PCHJSUWPFVWCPO-UHFFFAOYSA-N 0.000 description 2
- 238000000206 photolithography Methods 0.000 description 2
- 229910052710 silicon Inorganic materials 0.000 description 2
- 239000010703 silicon Substances 0.000 description 2
- 230000007547 defect Effects 0.000 description 1
- 239000011521 glass Substances 0.000 description 1
- 238000004080 punching Methods 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/48—Manufacture or treatment of parts, e.g. containers, prior to assembly of the devices, using processes not provided for in a single one of the subgroups H01L21/06 - H01L21/326
- H01L21/4814—Conductive parts
- H01L21/4846—Leads on or in insulating or insulated substrates, e.g. metallisation
- H01L21/4853—Connection or disconnection of other leads to or from a metallisation, e.g. pins, wires, bumps
Landscapes
- Engineering & Computer Science (AREA)
- Ceramic Engineering (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
本发明提供了一种半导体芯片的压焊模块制作方法，包括：在半导体衬底表面形成压焊块；在所述半导体衬底表面形成复合钝化层，所述钝化层覆盖所述压焊块；对所述复合钝化层的多个钝化膜层依次进行刻蚀，以在所述复合钝化层与所述压焊块相对应的位置形成中间内凹的开口；通过所述中间内凹的开口在所述压焊块表面形成金属加厚层。
Description
【技术领域】
本发明涉及半导体芯片制造技术领域，特别地，涉及一种半导体芯片的压焊模块制作方法。
【背景技术】
近年来，金线封装逐渐上涨，封装厂开始不断向铜线封装转变。铜线封装有价格低廉、低电阻率、热导高等一系列优势。但铜线硬度较高，打线力度比金线和铝线要大得多，对压焊块的金属层厚度要求也相应增加。由于光刻对准以及刻蚀线宽的控制的限制，芯片制造厂很难简单一味加厚金属层厚度来满足客户打铜线的需求。
针对这种问题，目前主要采用多加一层压焊块反版方法，其可以使压焊块上的铝层局部加厚，可以满足打铜线的要求。具体为：在钝化层刻蚀完之后，再溅射一层金属层(通常选择铝)，涂胶曝光(压焊块反版)显影，然后就可以将压焊块区域以外的铝刻蚀掉，去胶，最后合金化(合金化目的是使得新溅射的铝和下层铝结合得更好)。这样就可以局部加厚压焊块处的金属层厚度。
这种做法虽然能将压焊块处得金属层加厚，但是还是有一些明显的缺陷：钝化层表面生长了金属层后，还需要对此金属层进行光刻与刻蚀，增加了成本和工艺复杂度。这与增加压焊块处金属层的初衷相矛盾。
有鉴于此，有必要提供一种半导体芯片的压焊模块制作方法，以解决现有技术存在的上述问题。
【发明内容】
本发明的其中一个目的在于为解决上述问题而提供一种半导体芯片的压焊模块制作方法。
本发明提供的半导体芯片的压焊模块制作方法，包括：在半导体衬底表面形成压焊块；在所述半导体衬底表面形成复合钝化层，所述钝化层覆盖所述压焊块；对所述复合钝化层的多个钝化膜层依次进行刻蚀，以在所述复合钝化层与所述压焊块相对应的位置形成中间内凹的开口；通过所述中间内凹的开口在所述压焊块表面形成金属加厚层。
作为在本发明提供的半导体芯片的压焊模块制作方法的一种改进，在一种优选实施例中，所述复合钝化层为包括多个钝化膜层的复合膜层结构，且所述多个钝化膜层至少部分具有不用的横向刻蚀特性。
作为在本发明提供的半导体芯片的压焊模块制作方法的一种改进，在一种优选实施例中，所述复合钝化层包括二氧化硅层、SOG层和氮化硅层，所述氮化硅层、所述SOG层和所述二氧化硅层从上至下依次形成在所述半导体衬底表面。
作为在本发明提供的半导体芯片的压焊模块制作方法的一种改进，在一种优选实施例中，在所述半导体衬底表面形成复合钝化层的步骤包括：通过化学气相沉积的方式在所述半导体衬底表面形成所述二氧化硅层；通过旋涂方式在所述二氧化硅层表面形成所述SOG层，并对所述SOG层进行固化处理；在所述SOG层表面生长出所述氮化硅层。
作为在本发明提供的半导体芯片的压焊模块制作方法的一种改进，在一种优选实施例中，对所述复合钝化层的多个钝化膜层依次进行刻蚀的步骤包括：在所述氮化硅层表面涂覆光刻胶，并对所述光刻胶进行光刻，以在所述光刻胶与所述压焊块相应的位置形成刻蚀开口。
作为在本发明提供的半导体芯片的压焊模块制作方法的一种改进，在一种优选实施例中，所述刻蚀开口的开口宽度小于所述压焊块的宽度。
作为在本发明提供的半导体芯片的压焊模块制作方法的一种改进，在一种优选实施例中，对所述复合钝化层的多个钝化膜层依次进行刻蚀的步骤还包括：采用各向异性的干法刻蚀方式对所述氮化硅层进行刻蚀；利用各向同性的干法刻蚀方式对所述SOG层进行刻蚀；采用各向异性的干法刻蚀方式对所述二氧化硅层进行刻蚀。
作为在本发明提供的半导体芯片的压焊模块制作方法的一种改进，在一种优选实施例中，所述SOG层在进行各向同性的干法刻蚀过程中被横向刻蚀从而相对于所述二氧化硅层和所述氮化硅层形成一个内凹部。
作为在本发明提供的半导体芯片的压焊模块制作方法的一种改进，在一种优选实施例中，通过所述中间内凹的开口在所述压焊块表面形成金属加厚层的步骤包括：将所述氮化硅层表面的光刻胶去除；通过所述中间内凹的开口在所述压焊块表面进行金属加厚层的生长，其中所述金属加厚层的生长过程中在所述压焊块的边缘位置自动断开。
作为在本发明提供的半导体芯片的压焊模块制作方法的一种改进，在一种优选实施例中，在对所述复合钝化层的多个钝化膜层依次进行刻蚀的过程中，所述复合钝化层中至少一个钝化膜层的横向腐蚀量大于其他钝化膜层的横向腐蚀量。
相较于现有技术，本发明提供的半导体芯片的压焊模块制作方法，其主要通过在生长复合钝化层的过程中，在二氧化硅层和氮化硅层中间增加一层SOG层，因为SOG的材质比较疏松，在所述复合钝化层的刻蚀过程中，可以使得所述SOG层的横向腐蚀量大于复合钝化层的其他膜层的横向腐蚀量，从而形成中间内凹的开口，因此在进行压焊块金属层加厚生长时，可以利用中间内凹的开口使得所述压焊块表面的金属层与其他区域的金属层自然断开，这就不需要做加厚金属层的光刻与刻蚀工艺，可以极大的降低制造成本和工艺复杂程度。
【附图说明】
为了更清楚地说明本发明实施例中的技术方案，下面将对实施例描述中所使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其它的附图，其中：
图1为本发明提供的半导体芯片的压焊模块制作方法一种实施例的流程示意图；
图2～图5为图1所示的半导体芯片的压焊模块制作方法各个工艺步骤的示意图。
【具体实施方式】
下面将对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅是本发明的一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其它实施例，都属于本发明保护的范围。
为解决现有技术存在的压焊块加厚的难题，提高工艺的可行性，降低工艺成本，本发明提供了一种半导体芯片的压焊模块制作方法，其主要通过在生长复合钝化层的过程中，在二氧化硅层和氮化硅层中间增加一层SOG(Spin On Glass，旋涂液态二氧化硅)层，因为SOG的材质比较疏松，在所述复合钝化层的刻蚀过程中，可以使得所述SOG层的横向腐蚀量大于复合钝化层的其他膜层的横向腐蚀量，从而形成中间层内凹的夹心结构，因此在进行压焊块金属层加厚生长时，可以利用夹心结构的中间层内凹的特点，使得所述压焊块表面的金属层与其他区域的金属层自然断开，这就不需要做加厚金属层的光刻与刻蚀工艺，可以极大的降低制造成本和工艺复杂程度。
请参阅图1，其为本发明提供的半导体芯片的压焊模块制作方法一种实施例的流程示意图。所述半导体芯片的压焊模块制作方法主要包括以下步骤：
步骤S1，在半导体衬底表面形成压焊块；
具体地，请参阅图2，首先提供一个半导体衬底，比如硅衬底，并基于芯片电路设计，在所述硅衬底进行芯片电路结构以及金属走线的制作。除了形成所述芯片电路结构以及金属走线以外，还在所述半导体衬底表面的预设区域形成压焊块，所述压焊块具体为金属块，比如铜块，其在半导体芯片中主要用于封装时进行打线，即在所述半导体芯片进行封装时制作金属连接线。
步骤S2，在所述半导体衬底表面形成复合钝化层，所述钝化层覆盖所述压焊块，且其包括多个具有不同横向刻蚀特性的钝化膜层；
请参阅图3，在具体实施例中，所述复合钝化层为包括多个钝化膜层的复合膜层结构，且所述多个钝化膜层可以至少部分具有不用的横向刻蚀特性，即是当针对某一钝化膜层在进行各向同性刻蚀时，所述钝化膜层的横向刻蚀量会大于其他钝化膜层。为便于描述，本实施例以所述复合钝化层具有三个钝化膜层为例进行描述，应当理解，在其他替代实施例中，所述钝化膜层的数量可以根据实际芯片设计需要而定，本申请对此不做特殊限制。
在本实施例中，如图3所示，所述复合钝化层的三个钝化膜层可以分别为二氧化硅层、SOG(旋涂液态二氧化硅)层和氮化硅层，其中所述二氧化硅层形成在所述半导体衬底表面并整体覆盖所述压焊块，所述SOG层形成在所述二氧化硅层表面，而所述氮化硅层形成在所述SOG表面。即，所述氮化硅层、所述SOG层和所述二氧化硅层从上至下依次形成在所述半导体衬底表面。
作为一种实施例，在步骤S2中，首先通过化学气相沉积的方式在所述半导体衬底表面形成所述二氧化硅层，所述二氧化硅层的厚度应当至少保证其可以覆盖所述压焊块。接着，以液态二氧化硅作为材料并通过旋涂方式在所述二氧化硅层表面形成所述SOG层，并对所述SOG层进行固化处理。一般来说，所述SOG层虽然与所述二氧化硅层一样都是二氧化硅材料，但由于其是通过旋涂方式制作而成的，因此其材质相对于所述二氧化硅层来说非常疏松，因此容易比所述二氧化硅层更容易被刻蚀掉。在所述SOG层形成之后，进一步在所述SOG层表面生长出所述氮化硅层。
步骤S3，对所述复合钝化层的多个钝化膜层依次进行刻蚀，来在所述复合钝化层与所述压焊块相对应的位置形成中间内凹的开口；
具体地，请参阅图4，在本实施例的步骤S3中，首先在所述氮化硅层表面涂覆光刻胶，并对所述光刻胶进行光刻，来在所述光刻胶与所述压焊块相应的位置形成刻蚀开口；在本实施例中，所述刻蚀开口的开口宽度小于所述压焊块的宽度。
在所述光刻胶的刻蚀开口形成之后，利用所述刻蚀开口依次对所述复合钝化层的多个钝化膜层进行刻蚀。
具体地，在步骤S3中，首先采用各向异性的干法刻蚀方式对所述氮化硅层进行刻蚀，从而在所述氮化硅层形成与所述刻蚀开口相对应的第一开口。接着，利用各向同性的干法刻蚀方式对所述SOG层进行刻蚀，由于所述SOG层的二氧化硅材质比较疏松，因此在进行各向同性刻蚀过程中容易出现横向刻蚀，因此通过上述各向同性刻蚀在所述SOG层形成的第二开口的开口宽度要大于所述刻蚀开口，也即是说，位于所述复合钝化层中间的所述SOG层相对于所述复合钝化层的其他钝化膜层来说具有一个内凹部，如图4所示。最后，采用各向异性的干法刻蚀方式对所述二氧化硅层进行刻蚀，从而在所述二氧化硅层形成与所述刻蚀开口相对应的第三开口。由此可见，通过本实施例的刻蚀方式可以在所述钝化膜层形成一个中间内凹的开口。
应当理解，以上实施例仅仅是以三个钝化材料膜层为例进行描述，在其他实施例中，当所述钝化层的钝化材料膜层数量还可以为其他任意值，本申请对此不做特殊限制，当所述钝化材料膜层数量为其他值的，可以参阅步骤S3的刻蚀方式，此处不再赘述。
步骤S4，通过所述中间内凹的开口在所述压焊块表面形成金属加厚层；
具体地，请参阅图5，在步骤S4中，在所述中间内凹的开口形成在所述复合钝化层之后，首先将所述氮化硅层表面的光刻胶去除；接着，通过所述中间内凹的开口在所述压焊块表面进行金属加厚层的生长。由于在所述金属加厚层生长之前，所述复合钝化层在所述压焊块所在的位置形成的开口具有中间内凹的结构，因此在所述金属加厚层的生长过程中会在所述压焊块的边缘位置自动断开，不需要通过刻蚀工艺来去除所述压焊块之外区域的金属加厚层。另外，由于所述金属加厚层是通过所述中间内凹的开口在所述压焊块表面形成的，因此所述金属加厚层形成之后便位于所述开口的内部，并与所述压焊块构成用于后续打线的压焊模块，如图5所示。
由此可见，本发明提供的半导体芯片的压焊模块制作方法，通过在生长复合钝化层的过程中，在二氧化硅层和氮化硅层中间增加一层SOG层，因为SOG的材质比较疏松，在所述复合钝化层的刻蚀过程中，可以使得所述SOG层的横向腐蚀量大于复合钝化层的其他膜层的横向腐蚀量，从而形成中间内凹的开口，因此在进行压焊块金属层加厚生长时，可以利用中间内凹的开口使得所述压焊块表面的金属层与其他区域的金属层自然断开，这就不需要做加厚金属层的光刻与刻蚀工艺，可以极大的降低制造成本和工艺复杂程度。
以上所述的仅是本发明的实施方式，在此应当指出，对于本领域的普通技术人员来说，在不脱离本发明创造构思的前提下，还可以做出改进，但这些均属于本发明的保护范围。
Claims (8)
1.一种半导体芯片的压焊模块制作方法，其特征在于，包括：
在半导体衬底表面形成压焊块；
在所述半导体衬底表面形成复合钝化层，所述钝化层覆盖所述压焊块；
对所述复合钝化层的多个钝化膜层依次进行刻蚀，以在所述复合钝化层与所述压焊块相对应的位置形成中间内凹的开口；
通过所述中间内凹的开口在所述压焊块表面形成金属加厚层；
所述复合钝化层包括二氧化硅层、旋涂液态二氧化硅层和氮化硅层，所述氮化硅层、所述旋涂液态二氧化硅层和所述二氧化硅层从上至下依次形成在所述半导体衬底表面；
在所述半导体衬底表面形成复合钝化层的步骤包括：
通过化学气相沉积的方式在所述半导体衬底表面形成所述二氧化硅层；
通过旋涂方式在所述二氧化硅层表面形成所述旋涂液态二氧化硅层，并对所述旋涂液态二氧化硅层进行固化处理；
在所述旋涂液态二氧化硅层表面生长出所述氮化硅层。
2.根据权利要求1所述的方法，其特征在于，所述复合钝化层为包括多个钝化膜层的复合膜层结构，且所述多个钝化膜层至少部分具有不同的横向刻蚀特性。
3.根据权利要求1所述的方法，其特征在于，对所述复合钝化层的多个钝化膜层依次进行刻蚀的步骤包括：
在所述氮化硅层表面涂覆光刻胶，并对所述光刻胶进行光刻，以在所述光刻胶与所述压焊块相应的位置形成刻蚀开口。
4.根据权利要求3所述的方法，其特征在于，所述刻蚀开口的开口宽度小于所述压焊块的宽度。
5.根据权利要求3所述的方法，其特征在于，对所述复合钝化层的多个钝化膜层依次进行刻蚀的步骤还包括：
采用各向异性的干法刻蚀方式对所述氮化硅层进行刻蚀；
利用各向同性的干法刻蚀方式对所述旋涂液态二氧化硅层进行刻蚀；
采用各向异性的干法刻蚀方式对所述二氧化硅层进行刻蚀。
6.根据权利要求5所述的方法，其特征在于，所述旋涂液态二氧化硅层在进行各向同性的干法刻蚀过程中被横向刻蚀从而相对于所述二氧化硅层和所述氮化硅层形成一个内凹部。
7.根据权利要求3所述的方法，其特征在于，通过所述中间内凹的开口在所述压焊块表面形成金属加厚层的步骤包括：
将所述氮化硅层表面的光刻胶去除；
通过所述中间内凹的开口在所述压焊块表面进行金属加厚层的生长，其中所述金属加厚层的生长过程中在所述压焊块的边缘位置自动断开。
8.根据权利要求1至7中任一项所述的方法，其特征在于，在对所述复合钝化层的多个钝化膜层依次进行刻蚀的过程中，所述复合钝化层中至少一个钝化膜层的横向腐蚀量大于其他钝化膜层的横向腐蚀量。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201711314644.8A CN108109925B (zh) | 2017-12-12 | 2017-12-12 | 半导体芯片的压焊模块制作方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201711314644.8A CN108109925B (zh) | 2017-12-12 | 2017-12-12 | 半导体芯片的压焊模块制作方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN108109925A CN108109925A (zh) | 2018-06-01 |
| CN108109925B true CN108109925B (zh) | 2020-08-14 |
Family
ID=62209575
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN201711314644.8A Active CN108109925B (zh) | 2017-12-12 | 2017-12-12 | 半导体芯片的压焊模块制作方法 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN108109925B (zh) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN108109925B (zh) * | 2017-12-12 | 2020-08-14 | 温州曼昔维服饰有限公司 | 半导体芯片的压焊模块制作方法 |
Citations (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN102237327A (zh) * | 2010-05-05 | 2011-11-09 | 北大方正集团有限公司 | 一种压焊块金属层加厚的芯片及其制造方法 |
| CN103050418A (zh) * | 2011-10-13 | 2013-04-17 | 北大方正集团有限公司 | 一种压焊块制作方法及压焊块 |
| CN103094134A (zh) * | 2011-10-31 | 2013-05-08 | 北大方正集团有限公司 | 一种增加芯片压焊块区域的金属层厚度的方法及芯片 |
| CN103177973A (zh) * | 2011-12-21 | 2013-06-26 | 北大方正集团有限公司 | 一种加厚压焊块的制作方法 |
| CN103187323A (zh) * | 2011-12-28 | 2013-07-03 | 北大方正集团有限公司 | 一种半导体芯片及其压焊块金属层增厚制作方法 |
| CN106298556A (zh) * | 2015-05-19 | 2017-01-04 | 北大方正集团有限公司 | 一种芯片压焊块的制造方法及芯片 |
| CN108109925A (zh) * | 2017-12-12 | 2018-06-01 | 深圳市晶特智造科技有限公司 | 半导体芯片的压焊模块制作方法 |
-
2017
- 2017-12-12 CN CN201711314644.8A patent/CN108109925B/zh active Active
Patent Citations (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN102237327A (zh) * | 2010-05-05 | 2011-11-09 | 北大方正集团有限公司 | 一种压焊块金属层加厚的芯片及其制造方法 |
| CN103050418A (zh) * | 2011-10-13 | 2013-04-17 | 北大方正集团有限公司 | 一种压焊块制作方法及压焊块 |
| CN103094134A (zh) * | 2011-10-31 | 2013-05-08 | 北大方正集团有限公司 | 一种增加芯片压焊块区域的金属层厚度的方法及芯片 |
| CN103177973A (zh) * | 2011-12-21 | 2013-06-26 | 北大方正集团有限公司 | 一种加厚压焊块的制作方法 |
| CN103187323A (zh) * | 2011-12-28 | 2013-07-03 | 北大方正集团有限公司 | 一种半导体芯片及其压焊块金属层增厚制作方法 |
| CN106298556A (zh) * | 2015-05-19 | 2017-01-04 | 北大方正集团有限公司 | 一种芯片压焊块的制造方法及芯片 |
| CN108109925A (zh) * | 2017-12-12 | 2018-06-01 | 深圳市晶特智造科技有限公司 | 半导体芯片的压焊模块制作方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| CN108109925A (zh) | 2018-06-01 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| CN102208409A (zh) | 集成电路结构 | |
| CN104900607A (zh) | 晶片封装体及其制造方法 | |
| CN104867865A (zh) | 一种晶圆三维集成引线工艺 | |
| CN108109925B (zh) | 半导体芯片的压焊模块制作方法 | |
| US20110180922A1 (en) | Semiconductor chip, seal-ring structure and manufacturing process thereof | |
| US7402510B2 (en) | Etchant and method for forming bumps | |
| CN103871914B (zh) | 制作层堆叠的方法 | |
| US20170271432A1 (en) | Inductor structure and manufacturing method thereof | |
| US7932613B2 (en) | Interconnect structure for a semiconductor device | |
| US7381636B2 (en) | Planar bond pad design and method of making the same | |
| CN108133922B (zh) | 半导体芯片的压焊组件制作方法 | |
| US9570384B2 (en) | Semiconductor device | |
| CN108133896B (zh) | 半导体芯片的金属连线制作方法 | |
| CN105264657B (zh) | 模塑封装以及其制造方法 | |
| CN109037089B (zh) | 重布线层的测试方法 | |
| US9159660B2 (en) | Semiconductor package structure and method for making the same | |
| CN102364674B (zh) | 接触孔刻蚀方法、集成电路制造方法以及集成电路 | |
| US20060240660A1 (en) | Semiconductor stucture and method of manufacturing the same | |
| US20060199306A1 (en) | Chip structure and manufacturing process thereof | |
| US8048802B2 (en) | Method for forming interlayer insulating film in semiconductor device | |
| US20220149245A1 (en) | Method for coating chips | |
| KR100883864B1 (ko) | 반도체 소자의 제조 방법 | |
| US7833896B2 (en) | Aluminum cap for reducing scratch and wire-bond bridging of bond pads | |
| KR100650762B1 (ko) | 패드 재배열 패키지 제조 방법 | |
| CN101471311A (zh) | 半导体芯片封装及其制造方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| PB01 | Publication | ||
| PB01 | Publication | ||
| SE01 | Entry into force of request for substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| TA01 | Transfer of patent application right | ||
| TA01 | Transfer of patent application right |
Effective date of registration: 20200715 Address after: 325000 Lucheng District Fudong Road Fort Apartment, Wenzhou City, Zhejiang Province, 10 1604 Rooms Applicant after: WENZHOU MANXIWEI CLOTHING Co.,Ltd. Address before: 518000 Guangdong city of Shenzhen province Baoan District Fuyong Street Peace community Junfeng Industrial Zone A3 building the first floor Applicant before: SHENZHEN JINGTE SMART MANUFACTURING TECHNOLOGY Co.,Ltd. |
|
| GR01 | Patent grant | ||
| GR01 | Patent grant | ||
| TR01 | Transfer of patent right | ||
| TR01 | Transfer of patent right |
Effective date of registration: 20210302 Address after: 7 pailou Xia, Lishun village, Chongfu Town, Tongxiang City, Jiaxing City, Zhejiang Province Patentee after: Jiaxing worui Technology Co.,Ltd. Address before: Room 1604, building 10, Shangbao apartment, Fudong Road, Lucheng District, Wenzhou City, Zhejiang Province Patentee before: WENZHOU MANXIWEI CLOTHING Co.,Ltd. |