CN108100986B - 一种共晶键合方法和半导体器件 - Google Patents

一种共晶键合方法和半导体器件 Download PDF

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Abstract

本申请提供一种共晶键合方法和半导体器件，该方法包括：在第一基片的表面形成第一键合材料图形；在第二基片的表面形成第二键合材料图形；在所述第一基片的表面和/或所述第二基片的表面形成围绕所述第一键合材料图形和/或所述第二键合材料图形的突起的环状部件，所述环状部件与所述第一键合材料图形和/或所述第二键合材料图形的外周之间形成容纳空间；将所述第一键合材料图形和所述第二键合材料图形对齐，并在预定压力和预定温度下按压所述第一基片和所述第二基片，以使所述第一基片和所述第二基片通过所述第一键合材料图形和所述第二键合材料图形发生共晶键合。根据本申请，能阻挡溢流物。

Description

一种共晶键合方法和半导体器件
技术领域
本申请涉及半导体制造技术领域，尤其涉及一种键合方法和半导体器件。
背景技术
微机电系统(Micro-Electronic-Mechanical-System，MEMS)封装技术是MEMS研究领域中的一个重要研究方向，一方面封装可使MEMS产品避免受到灰尘、潮气等对可动结构的影响，另一方面通过真空或气密封装还可改变MEMS产品内部阻尼情况，提高产品的性能。
晶圆级封装技术是实现MEMS产品高性能、低成本和批量化的主要解决途径，晶圆级封装可以采用晶圆级键和技术来实现，例如，在MEMS器件(Device)片上加装盖(Cap)片并对二者进行键合来完成封装，因此具有批量的优点，并且可降低封装成本。
在晶圆级键合技术中，共晶键合又是其中重要的一类。共晶键合不仅可以提供很好的密封性，而且可以进行引线互联，越来越多的应用于MEMS工艺中。
在预定温度和压力下，不同金属通过将表面接触，形成相对低温熔融状的合金，冷却后形成固体密封的方法叫做共晶键合。图1(a)是共晶键合前的基片结构示意图，图1(b)是共晶键合后的基片结构示意图。如图1(a)所示，在共晶键合前，在第一基片1a和第二基片2a的表面分别形成第一键合材料图形11a和第二键合材料图形21a。如图1(b)所示，在共晶键合完成后，一键合材料图形11a和第二键合材料图形21a之间形成了由第一键合材料和第二键合材料形成的共晶材料层3a，同时，由于压力和重力的作用，在共晶键合中，熔融状的液体合金常常从第一键合材料图形和第二键合材料图形所处的区域溢流到芯片各处，冷却后形成溢流物4a，该溢流物4a容易产生漏电等现象，从而影响芯片的可靠性。
应该注意，上面对技术背景的介绍只是为了方便对本申请的技术方案进行清楚、完整的说明，并方便本领域技术人员的理解而阐述的。不能仅仅因为这些方案在本申请的背景技术部分进行了阐述而认为上述技术方案为本领域技术人员所公知。
发明内容
本申请提供一种共晶键合方法和半导体器件，在该共晶键合方法中，在基片键合材料图形的外周形成环状部件，以阻挡共晶键合过程中形成的部分共晶材料的合金，防止其溢流到电路图形所处的区域，由此，减少器件的漏电现象并提高器件性能。
根据本申请实施例的一个方面，提供一种共晶键合方法，该方法包括：
在第一基片的表面形成第一键合材料图形；
在第二基片的表面形成第二键合材料图形；
在所述第一基片的表面和/或所述第二基片的表面形成围绕所述第一键合材料图形和/或所述第二键合材料图形的突起的环状部件，所述环状部件与所述第一键合材料图形和/或所述第二键合材料图形的外周之间形成容纳空间；以及
将所述第一键合材料图形和所述第二键合材料图形对齐，并在预定压力和预定温度下按压所述第一基片和所述第二基片，以使所述第一基片和所述第二基片通过所述第一键合材料图形和所述第二键合材料图形发生共晶键合；其中，从所述第一键合材料图形的区域和所述第二键合材料图形的区域溢流出的共晶键合物被容纳于所述容纳空间。
根据本申请实施例的一个方面，其中，所述第一基片表面具有第一电路图形，所述第一电路图形相对于所述第一键合材料图形，靠近所述第一基片的中心；和/或
所述第二基片表面具有第二电路图形，所述第二电路图形相对于所述第二键合材料图形，靠近所述第二基片的中心。
根据本申请实施例的一个方面，其中，所述环状部件的突起的高度小于所述第一键合材料图形和所述第二键合材料图形的厚度总和。
根据本申请实施例的一个方面，其中，所述环状部件的平行于所述第一基片的表面的截面的外周形状为圆形、多边形、或由直线段和/或曲线段组成的其他形状。
根据本申请实施例的一个方面，其中，所述第一基片的表面和/或所述第二基片的表面还形成有连接部，所述连接部位于所述环状部件与所述第一键合材料图形之间、和/或所述环状部件与所述第二键合材料图形之间。
根据本申请实施例的一个方面，其中，所述环状部件为绝缘材料。
根据本申请实施例的一个方面，提供一种半导体器件，其特征在于，该半导体器件包括：
第一基片，其表面形成有第一键合材料图形；
第二基片，其表面形成有第二键合材料图形；
环状部件，其形成于所述第一基片的表面和/或所述第二基片的表面，并围绕所述第一键合材料图形和/或所述第二键合材料图形，所述环状部件与所述第一键合材料图形和/或所述第二键合材料图形的外周之间形成容纳空间；以及
共晶材料层，其是由第一键合材料和第二键合材料组成的合金，其中，所述共晶材料层包括位于所述第一键合材料图形和第二键合材料图形之间的第一部分，和位于所述容纳空间中的第二部分。
根据本申请实施例的一个方面，其中，所述半导体器件还包括：
连接部，其形成于所述第一基片的表面和/或所述第二基片的表面，并且，所述连接部位于所述环状部件与所述第一键合材料图形之间、和/或所述环状部件与所述第二键合材料图形之间。
本申请的有益效果在于：在基片键合材料图形的外周形成环状部件，以阻挡共晶键合过程中形成的部分共晶材料的合金，防止其溢流到电路图形所处的区域，由此，减少器件的漏电现象并提高器件性能。
参照后文的说明和附图，详细公开了本申请的特定实施方式，指明了本申请的原理可以被采用的方式。应该理解，本申请的实施方式在范围上并不因而受到限制。在所附权利要求的精神和条款的范围内，本申请的实施方式包括许多改变、修改和等同。
针对一种实施方式描述和/或示出的特征可以以相同或类似的方式在一个或更多个其它实施方式中使用，与其它实施方式中的特征相组合，或替代其它实施方式中的特征。
应该强调，术语“包括/包含”在本文使用时指特征、整件、步骤或组件的存在，但并不排除一个或更多个其它特征、整件、步骤或组件的存在或附加。
附图说明
所包括的附图用来提供对本申请实施例的进一步的理解，其构成了说明书的一部分，用于例示本申请的实施方式，并与文字描述一起来阐释本申请的原理。显而易见地，下面描述中的附图仅仅是本申请的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动性的前提下，还可以根据这些附图获得其他的附图。在附图中：
图1(a)是现有技术中共晶键合前的基片结构示意图；
图1(b)是现有技术中共晶键合后的基片结构示意图；
图2是本申请实施例的共晶键合方法的工艺流程示意图。
图3(a)是本实施例中共晶键合前的基片结构示意图；
图3(b)是本实施例中第一基片的表面的仰视图；
图3(c)是本实施例中共晶键合后的基片结构示意图。
具体实施方式
参照附图，通过下面的说明书，本申请的前述以及其它特征将变得明显。在说明书和附图中，具体公开了本申请的特定实施方式，其表明了其中可以采用本申请的原则的部分实施方式，应了解的是，本申请不限于所描述的实施方式，相反，本申请包括落入所附权利要求的范围内的全部修改、变型以及等同物。
在本申请中，第一基片和第二基片的可以是半导体制造领域中常用的晶圆，例如硅晶圆、绝缘体上的硅(Silicon-On-Insulator，SOI)晶圆、锗硅晶圆、锗晶圆或氮化镓(Gallium Nitride，GaN)晶圆等；并且，该晶圆可以是没有进行过半导体工艺处理的晶圆，也可以是已经进行过处理的晶圆，例如进行过离子注入、蚀刻和/或扩散等工艺处理过的晶圆，本申请对此并不限制。
在本申请中，为了说明方便，将第二基片的设置有第二键合材料图形的面称为“上表面”，将第二基片的与该“上表面”相对的面称为“下表面”，由此，“上”方向是指从“上表面”指向“下表面”的方向，“下”方向与“上”方向相反；并且，将与该“上表面”平行的方向称为“横向”，将与该“上表面”垂直的方向称为纵向。在本申请中，“上”和“下”的设定是相对而言，仅是为了说明方便，并不代表第二基片在制造和使用时的方位。
实施例1
本申请实施例1提供一种共晶键合方法，用于使第一基片与第二基片键合为一体。
图2是本申请实施例中共晶键合方法的一个流程示意图，如图2所示，该共晶键合方法包括：
步骤101、在第一基片的表面形成第一键合材料图形；
步骤102、在第二基片的表面形成第二键合材料图形；
步骤103、在所述第一基片的表面和/或所述第二基片的表面形成围绕所述第一键合材料图形和/或所述第二键合材料图形的突起的环状部件，所述环状部件与所述第一键合材料图形和/或所述第二键合材料图形的外周之间形成容纳空间；以及
步骤104、将所述第一键合材料图形和所述第二键合材料图形对齐，并在预定压力和预定温度下按压所述第一基片和所述第二基片，以使所述第一基片和所述第二基片通过所述第一键合材料图形和所述第二键合材料图形发生共晶键合。
根据本实施例，在基片键合材料图形的外周形成有环状部件，该环状部件能够阻挡共晶键合过程中形成的部分共晶材料的合金，使溢流的合金被容纳于环状部件与键合材料图形之间的容纳空间，防止其溢流到电路图形所处的区域，由此，减少器件的漏电现象并提高器件性能。
在本申请的实施例中，可以仅在第一基片的表面或第二基片的表面形成环状部件。
在本申请的实施例中，可以在第一基片的表面和第二基片的表面分别形成环状部件，其中，各环状部件的位置可以相同，由此，在键合后的产品中，第一基片表面的环状部件和第二季片表面的环状部件共同构成一个环状部件；或者，各环状部件的位置可以不同，由此，在键合后的产品中，第一基片表面的环状部件和第二基片表面的环状部件共同构成多道环状部件，由此，对溢流的合金进行多重阻挡。
此外，在形成环状部件的基片的表面，可以形成一道环状部件，也可以形成2道以上的环状部件，由此，对溢流的合金进行多重阻挡。
在本实施例中，环状部件的突起的高度可以小于第一键合材料图形和第二键合材料图形的厚度总和，由此，确保在键合过程中，第一键合材料图形和第二键合材料图形能够相互接触上，以实现键合。
在本实施例中，环状部件的平行于所述第一基片的表面的截面的外周形状可以是由直线段和/或曲线段组成的任意形状，例如，可以是圆型、多边形、或由直线段和/或曲线段组成的其他形状。
在本实施例中，该第一基片的表面和/或该第二基片的表面还可以形成有连接部，该连接部位于该环状部件与该第一键合材料图形之间、和/或该环状部件与该第二键合材料图形之间，由此，通过连接部对溢流的合金进行进一步阻挡。在本实施例中，连接部可以与环状部件连接，由此，对容纳空间进行进一步的密封；或者，第一基片的表面的连接部可以与第二基片的表面的环状部的内周位置对应，由此在键合后的器件中，第一基片的表面的连接部能够与第二基片的表面的环状部接触，从而对容纳空间进行进一步的密封。
在本申请实施例中，该第一基片可以是形成有电路图形的器件片，该电路图形例如可以是微机电器件，其位置可以比第一键合材料图形更靠近第一基片的中心，并且该第二基片可以是盖片；但本实施例并不限于此，第二基片可以是形成有电路图形的器件片，其位置可以比第二键合材料图形更靠近第二基片的中心，并且该第一基片可以是盖片；或者，第一基片和第二基片上都可以形成有电路图形。
在本实施例中，环状部件和连接部可以都为绝缘材料，例如，该绝缘材料可以是氧化硅或氮化硅等。
在本实施例中，该第一键合材料和第二键合材料可以是共晶键合中常用的金属层，例如可以是铝、金或铜等，本实施例对此不作特别的限制。
在本实施例中，步骤101、102以及步骤104的具体实施方式可以参考现有技术。在步骤103中，可以采用本领域常用的光刻和刻蚀的方法来形成环状部件和连接部。
在本实施例中，共晶键合完成后，能够形成如下的半导体器件，该半导体器件包括：第一基片，其表面形成有第一键合材料图形；第二基片，其表面形成有第二键合材料图形；环状部件，其形成于所述第一基片的表面和/或所述第二基片的表面，并围绕所述第一键合材料图形和/或所述第二键合材料图形，所述环状部件与所述第一键合材料图形和/或所述第二键合材料图形的外周之间形成容纳空间；共晶材料层，其是由第一键合材料和第二键合材料组成的合金，其中，所述共晶材料层包括位于所述第一键合材料图形和第二键合材料图形之间的第一部分，和位于所述容纳空间中的第二部分。
此外，该半导体器件还可以具有连接部，其形成于所述第一基片的表面和/或所述第二基片的表面，并且，所述连接部位于所述环状部件与所述第一键合材料图形之间、和/或所述环状部件与所述第二键合材料图形之间。
根据本实施例，在基片键合材料图形的外周形成环状部件，以阻挡共晶键合过程中形成的部分共晶材料的合金，防止其溢流到电路图形所处的区域，由此，减少器件的漏电现象并提高器件性能。
下面结合具体实施方式来说明实施例的共晶键合方法。
图3(a)是共晶键合前的基片结构示意图，图3(b)是第一基片表面的仰视图，图3(c)是共晶键合后的示意图。
如图3(a)所示，在共晶键合前，在第一基片1和第二基片2的表面分别形成第一键合材料图形11和第二键合材料图形21，并且在第一键合材料图形11的外周形成环状部件111，在环状部件111与第一键合材料图形之间形成连接部112，连接部112与环状部件111的内周连接；在第二键合材料图形21的外周形成有连接部212，连接部212的外周位置与环状部件111的内周位置对应。
如图3(b)所示，在第一键合材料图形11的外周形成环状部件111，在环状部件111与第一键合材料图形之间形成连接部112，连接部112与环状部件111的内周连接，环状部件111的截面的外周例如是正方形。
如图3(c)所示，在共晶键合完成后，形成了共晶材料层3，该共晶材料层3具有位于第一键合材料图形和第二键合材料图形之间的第一部分31，和填充于容纳空间中的第二部分32，由此，形成的溢流物被阻挡，并且不会溢流到电路图形所处的区域。
以上结合具体的实施方式对本申请进行了描述，但本领域技术人员应该清楚，这些描述都是示例性的，并不是对本申请保护范围的限制。本领域技术人员可以根据本申请的精神和原理对本申请做出各种变型和修改，这些变型和修改也在本申请的范围内。

Claims (6)

1.一种共晶键合方法，其特征在于，该方法包括：
在第一基片的表面形成第一键合材料图形；
在第二基片的表面形成第二键合材料图形；
在所述第一基片的表面和/或所述第二基片的表面形成围绕所述第一键合材料图形和/或所述第二键合材料图形的突起的环状部件，所述环状部件与所述第一键合材料图形和/或所述第二键合材料图形的外周之间形成容纳空间；以及
将所述第一键合材料图形和所述第二键合材料图形对齐，并在预定压力和预定温度下按压所述第一基片和所述第二基片，以使所述第一基片和所述第二基片通过所述第一键合材料图形和所述第二键合材料图形发生共晶键合；
其中，从所述第一键合材料图形的区域和所述第二键合材料图形的区域溢流出的共晶键合物被容纳于所述容纳空间，
所述第一基片的表面和/或所述第二基片的表面还形成有连接部，所述连接部位于所述环状部件与所述第一键合材料图形之间、和/或所述环状部件与所述第二键合材料图形之间，
其中，所述第一基片的表面的所述连接部的外周面与所述第二基片表面的环状部件的内周面对应，所述第二基片的表面的所述连接部的外周面与所述第一基片表面的环状部件的内周面对应。
2.根据权利要求1所述的共晶键合方法，其特征在于，
所述第一基片表面具有第一电路图形，所述第一电路图形相对于所述第一键合材料图形，靠近所述第一基片的中心；和/或
所述第二基片表面具有第二电路图形，所述第二电路图形相对于所述第二键合材料图形，靠近所述第二基片的中心。
3.根据权利要求1所述的共晶键合方法，其特征在于，
所述环状部件的突起的高度小于所述第一键合材料图形和所述第二键合材料图形的厚度总和。
4.根据权利要求1所述的共晶键合方法，其特征在于，
所述环状部件的平行于所述第一基片的表面的截面的外周形状为圆形、多边形、或由直线段和/或曲线段组成的其他形状。
5.根据权利要求1所述的共晶键合方法，其特征在于，
所述环状部件为绝缘材料。
6.一种半导体器件，其特征在于，该半导体器件包括：
第一基片，其表面形成有第一键合材料图形；
第二基片，其表面形成有第二键合材料图形；
环状部件，其形成于所述第一基片的表面和/或所述第二基片的表面，并围绕所述第一键合材料图形和/或所述第二键合材料图形，所述环状部件与所述第一键合材料图形和/或所述第二键合材料图形的外周之间形成容纳空间；以及
共晶材料层，其是由第一键合材料和第二键合材料组成的合金，其中，所述共晶材料层包括位于所述第一键合材料图形和第二键合材料图形之间的第一部分，和位于所述容纳空间中的第二部分，
所述第一基片的表面和/或所述第二基片的表面还形成有连接部，所述连接部位于所述环状部件与所述第一键合材料图形之间、和/或所述环状部件与所述第二键合材料图形之间，
其中，所述第一基片的表面的所述连接部的外周面与所述第二基片表面的环状部件的内周面对应，所述第二基片的表面的所述连接部的外周面与所述第一基片表面的环状部件的内周面对应。
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Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN111348617A (zh) * 2018-12-24 2020-06-30 上海新微技术研发中心有限公司 一种基片的清洗方法和共晶键合方法
CN112117249B (zh) * 2020-09-22 2022-06-21 上海先方半导体有限公司 一种晶圆级键合结构及晶圆级键合方法

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8050011B2 (en) * 2001-01-30 2011-11-01 Stmicroelectronics S.R.L. Process for sealing and connecting parts of electromechanical, fluid and optical microsystems and device obtained thereby
CN103972159A (zh) * 2014-04-01 2014-08-06 苏州晶方半导体科技股份有限公司 三维封装结构及其形成方法
DE112012005288T5 (de) * 2011-12-15 2014-09-04 Omron Corporation Struktur einer Bindungsstelle und deren Bindungsverfahren sowie elektrisches Bauteil
CN104576410A (zh) * 2014-12-17 2015-04-29 江苏能华微电子科技发展有限公司 一种垂直结构功率半导体器件的衬底转移方法
CN105762088A (zh) * 2016-04-13 2016-07-13 中国科学院微电子研究所 一种阻止金属共晶键合合金外溢的方法及一种器件

Family Cites Families (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8749036B2 (en) * 2012-11-09 2014-06-10 Analog Devices, Inc. Microchip with blocking apparatus and method of fabricating microchip

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8050011B2 (en) * 2001-01-30 2011-11-01 Stmicroelectronics S.R.L. Process for sealing and connecting parts of electromechanical, fluid and optical microsystems and device obtained thereby
DE112012005288T5 (de) * 2011-12-15 2014-09-04 Omron Corporation Struktur einer Bindungsstelle und deren Bindungsverfahren sowie elektrisches Bauteil
CN103972159A (zh) * 2014-04-01 2014-08-06 苏州晶方半导体科技股份有限公司 三维封装结构及其形成方法
CN104576410A (zh) * 2014-12-17 2015-04-29 江苏能华微电子科技发展有限公司 一种垂直结构功率半导体器件的衬底转移方法
CN105762088A (zh) * 2016-04-13 2016-07-13 中国科学院微电子研究所 一种阻止金属共晶键合合金外溢的方法及一种器件

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