CN108063738A - 数字均衡器的收敛判决方法 - Google Patents

Abstract

本发明公开的一种数字均衡器的收敛判决方法，能有效判决均衡器状态，使用方便灵活。本发明通过下述技术方案予以实现：在FPGA或DSP中构建一个数字均衡器收敛状态判决模块，该收敛判决模块由相关峰计算模块与比较器串联组成，相关峰计算模块的两个输入信号分别为输入均衡器的均衡前信号、均衡器输出的均衡后信号；相关峰计算模块对上述均衡前后信号的相关性进行运算，具体做法是取均衡前后两信号的符号位对应进行同或，然后通过累加器将所有同或结果相加，获得相关数值。将得到两个信号的相关数值送入比较器，比较器根据得到的相关数值判决两信号是否相关，若上述均衡前后两信号完全相关，则判决数字均衡器收敛，则判决数字均衡器发散。

Description

数字均衡器的收敛判决方法

技术领域

本发明涉及一种已经广泛应用于通信、雷达、声纳等诸多数字通信系统领域的均衡器，是关于无线通信领域中，数字均衡器的收敛判决方法。更具体地说，本发明通过数字均衡前后信号的相关性判决均衡器是否收敛的方法。

技术背景

随着数字信号处理及集成电路技术的进步，数字通信向着高速、高可靠性的方向发展。由于通信系统中通信带宽有限，以及信道非理想特性、模拟器件特性影响，实际信道不可能满足信号传输的无失真条件，特别是高速宽带数据传输中，当符号速率达到百兆/秒时，非线特性影响更为明显，不同频率分量产生不同时延，引起码间干扰，影响接收端性能。通常信道特性是一个复杂的函数，它可能包括各种线性失真、非线性失真、交调失真、衰落等。同时由于信道的迟延特性和损耗特性随时间做随机变化，因此信道特性往往只能用随机过程来描述，例如在蜂窝式移动通信中，电磁波会因为碰撞到建筑物或者是其他物体而产生反射、散射、绕射，此外发射端和接收端还会受到周围环境的干扰，从而产生时变现象，其结果为信号能量会由不止一条路径到达接收天线，我们称之为多径传播。数字信号经过这样的信道传输以后，由于受到了信道的非理想特性的影响，在接收端就会产生码间干扰(ISI)，使系统误码率上升，严重情况下使系统无法继续正常工作。由于通信信道的传输特性并不是理想的，数字信号在传输过程中会产生码间串扰，从而增加通信的误码率。理论和实践证明，在接收系统中插入一种滤波器，可以校正和补偿系统特性，减少码间干扰的影响。这种起补偿作用的滤波器称为均衡器。均衡技术常用来消除码间串扰，自适应均衡技术可以跟踪时变信道，降低码间串扰和噪声对通信质量的不良影响。所以在通信系统的接收模块中加入均衡器，补偿码间串扰，提高接收性能。均衡器是否收敛与输出信号是否正确密切相关，当均衡器处于发散状态时，输出错误信号，导致接收的信号不正确。

在实际应用过程中，均衡器一直处于工作状态，在卫星信号到达之前，进入均衡器的信号都是无效数据，导致均衡器系数搜索方向呈现随机性，因此在卫星信号到达时刻，均衡器系数可能为任意值。在均衡器系数为任意值的初始状态下，可能会导致均衡器无法收敛，输出错误信号。因此需要对均衡器是否收敛进行判决。当均衡器处于发散状态时，需要进行复位操作，重置均衡器的初始系数，从而帮助均衡器进入正常工作状态，输出正确信号。

传统方法通过误差判决均衡是否收敛，然而由于数字均衡器受位宽限制，均衡器发散时的误差范围与低信噪比情况下的误差范围重叠，导致无法分辨。同时，均衡器可能处于假收敛状态，该状态下的均衡输出信号与收敛状态输出信号特性相似，无法通过误差判决。

发明内容

本发明的目的是针对上述现有技术的不足之处，提出一种方法简单、计算量小，使用方便灵活的数字均衡器的收敛判决方法，利用均衡前后数字信号的相关性进行判决，能有效判决均衡器状态。

为了达到上述目的，本发明提出的一种数字均衡器的收敛判决方法，具有如下技术特征：在FPGA或DSP中构建一个数字均衡器的收敛状态判决模块，该收敛判决模块由相关峰计算模块与比较器串联组成，相关峰计算模块的两个输入信号分别为输入均衡器的均衡前信号、均衡器输出的均衡后信号；相关峰计算模块对上述均衡前后信号的相关性进行运算，具体做法是取均衡前后两信号的符号位对应进行同或，然后通过累加器将所有同或结果相加，获得相关数值；累加器将得到两个信号的相关数值送入比较器，比较器根据得到的相关数值判决两信号是否相关，若上述均衡前后两信号完全相关，则判决数字均衡器收敛，否则判决数字均衡器发散。

本发明相比于现有技术具有如下有益效果：

方法简单、计算量小。本发明在FPGA或DSP中构建一个数字均衡器收敛状态判决模块，通过均衡前后信号的相关性，判决数字均衡器是否收敛；只需一个同或操作、一个累加器和比较器就可实现，实现结构极为简单，方法简单有效、计算量小、资源消耗极小，无论FPGA、DSP均易实现。采用相关峰计算模块对上述均衡前后信号的相关性进行相关运算，运算量极小。通过相关峰计算模块取均衡前后两信号的符号位对应进行同或，然后通过累加器将所有异或结果相加，得到两个信号的相关数值，比较器通过根据得到的相关数值判决两信号是否相关，若上述均衡前后两信号完全相关，则判决数字均衡器收敛；反之则判决数字均衡器发散。

工作稳定。本发明利用均衡前后数字信号的相关性进行判决，通过实时相关运算结果，判决均衡器的工作状态，突破了低信噪比情况下、假收敛状态下传统均衡器收敛判决方法不准确的技术难点，各种类型均衡器均可适用。由于与输入信号调制方式和均衡器实现结构方法无关，只与信号符号位有关，与信号幅度无关。区别于传统方法通过均衡器误差大小判决是否收敛的思路，避免了低信噪比情况下、假收敛情况下无法准确判决等一系列问题。

使用方便灵活。本发明数字均衡器利用FPGA或DSP实现收敛判决，应于各种数字均衡器的判决，使用方便灵活，对于各种信号、各种均衡器结构都适用，在卫星信号传输、遥感、高速无线信号处理方面有广泛的应用前景。特别适用于各种需要进行数字均衡器收敛判决场景。

附图说明

为了更清楚地理解本发明，现将通过本发明实施例，同时参照附图，来描述本发明，其中：

图1是本发明数字均衡器的收敛判决模块信号流向示意图。

图2是本发明数字均衡器的收敛判决模块结构原理图。

具体实施方式

参阅图1。根据本发明，在FPGA或DSP中构建一个数字均衡器的收敛状态判决模块。收敛判决模块输入信号有两个，分别是数字均衡器均衡前的信号和均衡后的信号，收敛判决模块输出信号指示均衡器是否收敛。收敛判决模块由相关峰计算模块与比较器串联组成，相关峰计算模块的两个输入信号分别为输入均衡器的均衡前信号、均衡器输出的均衡后信号；相关峰计算模块对上述均衡前后信号的相关性进行运算，具体做法是取均衡前后两信号的符号位对应进行同或，然后通过累加器将所有同或结果相加，获得相关数值，将得到两个信号的相关数值送入比较器，比较器根据得到的相关数值判决两信号是否相关，若上述均衡前后两信号完全相关，则判决数字均衡器收敛，则判决数字均衡器发散。

参阅图2。收敛判决模块主要由相关峰计算模块和比较器组成。相关峰计算模块两输入信号分别为输入均衡器的均衡前信号、均衡器输出的均衡后信号；相关峰计算模块的功能是对上述均衡前后信号的相关性进行运算，具体做法是取均衡前后两信号的符号位对应进行同或，然后通过累加器将所有同或结果相加，得到两个信号的相关数值，比较器根据得到的相关数值判决两信号是否相关，若上述均衡前后两信号完全相关，则判决数字均衡器收敛；反之则判决数字均衡器发散。累加器进行L次累加操作，输出累加结果K，比较器将累加结果K与判决门限K进行比较。当K大于时，则将均衡器判决为收敛，反之，则将均衡器判决为发散。

均衡前数字信号s由m位组成，表示为s_[m-1:0]，均衡后数字信号d由n位组成，表示为d_[n-1:0]。首先，相关峰计算模块取均衡前数字信号符号位s_m-1和均衡后数字信号符号位d_n-1。相关峰计算模块取均衡前数字信号符号位s_m-1和均衡后数字信号符号位d_n-1；p时刻的均衡前数字信号符号位s_m-1表示为s_m-1[p]，经过H个时钟延时后的均衡前数字信号符号位表示为s_m-1[p-H]，H为均衡器正常工作时的延时个数，p时刻均衡后数字信号符号位d_n-1表示为d_n-1[p]。

相关峰计算模块将s_m-1[p-H]与d_n-1[p]进行同或运算，即当s_m-1[p-H]＝d_n-1[p]时，输出1，当s_m-1[p-H]≠d_n-1[p]时，输出0。

相关峰计算模块将同或运算结果送入累加器，进行L次累加，计算在L对均衡前后数字信号中，对应相等个数K。输出累加结果K送入比较器，当K小于判决门限时，则均衡前后数字信号为不相关，此时均衡器发散；当K大于判决门限时，则均衡前后数字信号为相关，此时均衡器收敛，判决门限的选取与累加次数L有关，一般情况下可选取均衡前后信号的时延H固定，由延时模块将均衡前后信号，在时间上完全对齐。

Claims (9)

1.一种数字均衡器的收敛判决方法，具有如下技术特征：在FPGA或DSP中构建一个数字均衡器的收敛状态判决模块，该收敛判决模块由相关峰计算模块与比较器串联组成，相关峰计算模块的两个输入信号分别为输入均衡器的均衡前信号、均衡器输出的均衡后信号；相关峰计算模块对上述均衡前后信号的相关性进行运算，具体做法是取均衡前后两信号的符号位对应进行同或，然后通过累加器将所有同或结果相加，获得相关数值；累加器将得到两个信号的相关数值送入比较器，比较器根据得到的相关数值判决两信号是否相关，若上述均衡前后两信号完全相关，则判决数字均衡器收敛，否则判决数字均衡器发散。

2.如权利要求1所述的数字均衡器的收敛判决方法，其特征在于：相关峰计算模块将均衡器输入信号和输出信号取符号位，并对均衡器输入信号符号位进行延时处理，使之与均衡器输出信号符号位在时间上完全对齐，将延时后的均衡器输入信号符号和均衡器输出信号符号位进行同或运算，并通过累加器将同或运算结果累加。

3.如权利要求1述的数字均衡器的收敛判决方法，其特征在于：累加器进行L次累加操作，输出累加结果K，比较器将累加结果K与判决门限进行比较，K大于时，收敛判决模块则将均衡器判决为收敛，反之，则将均衡器判决为发散。

4.如权利要求1所述的数字均衡器的收敛判决方法，其特征在于：相关峰计算模块取均衡前数字信号符号位s_m-1和均衡后数字信号符号位d_n-1；p时刻的均衡前数字信号符号位s_m-1表示为s_m-1[p]，经过H个时钟延时后的均衡前数字信号符号位表示为s_m-1[p-H]，H为均衡器正常工作时的延时个数，p时刻均衡后数字信号符号位d_n-1表示为d_n-1[p]。

5.如权利要求4所述的数字均衡器的收敛判决方法，其特征在于：相关峰计算模块将s_m-1[p-H]与d_n-1[p]进行同或运算，即当s_m-1[p-H]＝d_n-1[p]时，输出1，当s_m-1[p-H]≠d_n-1[p]时，输出0。

6.如权利要求1所述的数字均衡器的收敛判决方法，其特征在于：相关峰计算模块将同或运算结果送入累加器，进行L次累加，计算在L对均衡前后数字信号中，对应相等个数K。

7.如权利要求1所述的数字均衡器的收敛判决方法，其特征在于：相关峰计算模块输出累加结果K送入比较器，当K小于判决门限时，则均衡前后数字信号为不相关，此时均衡器发散；当K大于判决门限时，则均衡前后数字信号为相关，此时均衡器收敛，判决门限的选取与累加次数L有关，选取

8.如权利要求1所述的数字均衡器的收敛判决方法，其特征在于：均衡前后信号的时延固定由延时模块将均衡前后信号，在时间上完全对齐。

9.收敛判决模块输入信号有两个，分别是数字均衡器均衡前的信号和均衡后的信号，收敛判决模块输出信号指示均衡器是否收敛。