CN108027402A - 识别工艺拐点的技术 - Google Patents

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Abstract

本发明提供用于识别工艺拐点的方法及设备。提供用于识别集成电路IC的工艺拐点的例示性方法。所述IC具有第一不对称环形振荡器ARO1，所述第一不对称环形振荡器包含具有低阈值电压LVT的上拉晶体管及具有常规阈值电压RVT的下拉晶体管；且具有第二不对称环形振荡器ARO2，所述第二不对称环形振荡器包含具有RVT的上拉晶体管及具有LVT的下拉晶体管。所述例示性方法包含：将致使所述集成电路在接近故障边缘的状态下操作的超低电源供应电压施加到所述ARO1及所述ARO2；测量所述ARO1的输出频率；测量所述ARO2的输出频率；计算所述ARO1的所述输出频率与所述ARO2的所述输出频率的计算比率；及比较所述计算比率与基准比率以识别所述工艺拐点。

Description

识别工艺拐点的技术
技术领域
本发明大体来说涉及电子学，且更具体来说(但非排他地)涉及识别集成电路芯片上的电路的工艺拐点的方法及设备。
背景技术
消费者需求具有持久电池寿命的电子装置。电池寿命可通过实施较低操作电压来增加。可通过减少集成电路的操作电压来减少集成电路的功率消耗。如果集成电路的操作电压减少到过低的值，则集成电路将发生故障。因此，集成电路的最小操作电压被限制于集成电路可起作用的值。在理想条件下，当制作集成电路的多个复本时，集成电路中的每一者将具有相同最小操作电压。然而，实际上，在制作多个集成电路时，由于每一相应集成电路的内部特征的天然发生的变化，每一电路与其它电路稍微不同。所述变化中的一些变化可包含区域中的掺杂剂浓度的变化、结构尺寸的变化(例如，宽度、长度、层厚度及其类似物)，及其类似物。因此，特定集成电路可起作用的特定集成电路的相应最小操作电压可不同于同一制作批次中的不同集成电路的最小操作电压。因此，特定制作批次的功能产率可针对不同最小操作电压而不同。
为使功能产率最佳化，确定工艺拐点。工艺拐点为集成电路可不起作用的最小所需操作值的极端范围。操作值可包含工艺(P)、电压(V)(例如，操作电压)及温度(T)，也以其首字母“PVT”而被知晓。工艺拐点的曲线可组合并用图形表示为几何形状。以在那个几何形状的界限内的操作值操作的任何集成电路应起作用。
使用两个字母指工艺拐点。第一字母指N沟道金属氧化物硅场效应晶体管(NMOS)拐点，且第二字母指P沟道金属氧化物硅场效应晶体管(PMOS)拐点(例如，(NP))。两个字母中的任一者可指典型拐点(T)、快拐点(F)或慢拐点(S)。因此，两个群组中存在五个拐点。第一群组具有对称拐点，其中NMOS晶体管及PMOS晶体管在操作值变化(例如，大体上变化到极值)时以类似方式动作。第一群组包含典型-典型拐点(TT)、快-快拐点(FF)及慢-慢拐点(SS)。第二群组具有不对称拐点，其中NMOS晶体管及PMOS晶体管在操作值变化时不以类似方式动作。第二群组包含快-慢(FS)拐点及慢-快(SF)拐点。举例来说，当在不对称拐点附近或在其处操作时，集成电路中的PMOS晶体管可比相同集成电路中的互补NMOS晶体管更快切换，此导致不平衡切换。在实例中，不平衡切换可将不正确数字逻辑值注入及传播到由集成电路执行的工艺中。此外，快晶体管具有比慢晶体管高的电流(作用中电流及泄漏电流)。通常，电流经设计用于对称工艺拐点(例如，SS或TT)处的最佳性能。因此在分裂拐点中，NMOS晶体管与PMOS晶体管之间的电流比率从最佳设计参数偏移且电路性能降级。此对例如触发器及存储器位元胞的“比率”电路尤其重要，其中设计的功能性取决于NMOS与PMOS之间的有限允许电流比率范围。
当集成电路(IC)以较小尺寸制作时，工艺变化对晶体管特性的影响变得更显著且个别晶体管(甚至在单个集成电路芯片中)的阈值电压在工艺拐点上变化显著。工艺拐点表示集成电路芯片内的IC的参数变化的极限。
通常，在跨越芯片的IC装置中存在折衷；其可为快速且泄漏的或缓慢且较不泄漏的。例如，可通过对晶体管施加体偏压以变更这些晶体管的阈值电压来调整这些特性。从适应性体偏压(ABB)可以个别IC为基础变更芯片上的IC的性能特性，且借此减少装置变化且增加芯片上的装置的可使用产率。
因此，此项技术中需要能够检测这些工艺拐点以便补偿集成电路芯片内的IC的变化的特性。
发明内容
本发明内容提供对本教示内容的一些方面的基本理解。本发明内容在细节上并非详尽的，且既不意欲识别所有关键特征也不意欲限制权利要求书的范围。
提供用于识别集成电路的工艺拐点的例示性方法及设备。在例示性方法中，集成电路具有第一不对称环形振荡器(ARO1)，其包含具有低阈值电压(LVT)的上拉晶体管及具有常规阈值电压(RVT)的下拉晶体管；及第二不对称环形振荡器(ARO2)，其包含具有RVT的上拉晶体管及具有LVT的下拉晶体管。例示性方法包含：将超低电源供应电压施加到ARO1及ARO2。所施加超低电源供应电压致使集成电路在接近故障边缘的状态下操作。方法还包含：测量ARO1的输出频率，测量ARO2的输出频率，计算ARO1的输出频率与ARO2的输出频率的比率，及比较计算比率与基准比率。基准比率为在典型-典型(TT)、慢-慢(SS)或快-快(FF)工艺拐点处ARO1的输出频率与ARO2的输出频率的比率。如果计算比率大于基准比率的第一倍数，或小于基准比率的第二倍数，则集成电路及芯片的(制造)工艺变化的值大体上处于不对称工艺拐点处。另外，可确定不对称的方向。如果计算比率大于常数“A”乘以基准比率，则不对称拐点为快-慢拐点(FS)(即，n型场效应晶体管(NFET)为快，p型场效应晶体管(PFET)为慢)。如果计算比率小于常数“B”乘以基准比率，则不对称拐点为慢-快拐点(SF)(即，n型场效应晶体管(NFET)为慢；p型场效应晶体管(PFET)为快)。如果计算比率不满足上述测试，则集成电路及芯片的(制造)工艺变化的值大体上处于对称工艺拐点处—在此状况下，可通过比较ARO1或ARO2输出频率与第一阈值频率(例如针对TT裸片所测量的基线频率)来可辨别工艺拐点处于SS抑或FF处。如果ARO1或ARO2输出频率小于第一阈值频率，则工艺更倾向于SS(例如，大体上处于SS工艺拐点且因此经识别为大体上处于SS工艺拐点处)。如果ARO1或ARO2输出频率大于第一阈值频率，则工艺更倾向于FF(例如，阈值大体上处于FF工艺拐点处且因此经识别为大体上处于FF工艺拐点处)。ARO1的输出频率除以ARO2的输出频率的比率为数字值，且基准比率为数字值。任选地，如果集成电路进一步包含对称环形振荡器(RO)，所述对称环形振荡器包含具有常规阈值电压(RVT)的上拉晶体管及具有RVT的下拉晶体管，则方法可包含：将超低电源供应电压施加到RO，测量RO的输出频率，及比较RO的输出频率的值与第二阈值频率(例如，针对TT裸片所测量的基线频率)。所施加超低电源供应电压致使集成电路在接近故障边缘的状态下操作。如果绝对RO输出频率小于第二阈值频率，则工艺更倾向于SS(例如，大体上处于SS工艺拐点处且因此经识别为大体上处于SS工艺拐点处)。如果绝对RO输出频率大于第二阈值频率，则工艺更倾向于FF(例如，大体上处于FF工艺拐点处且因此经识别为大体上处于FF工艺拐点处)。方法可任选地包含：在集成电路的衬底上形成ARO1及ARO2。方法可任选地包含：将集成电路集成到移动装置、音乐播放器、视频播放器、娱乐单元、导航装置、通信装置、平板计算机、计算机，其类似物，或其组合中。
在又一实例中，提供非暂时性计算机可读媒体，其包括存储于其上的处理器可执行指令，所述处理器可执行指令经配置以致使处理器起始上述方法的至少一部分。非暂时性计算机可读媒体可与例如以下各项的装置集成：移动装置、音乐播放器、视频播放器、娱乐单元、导航装置、通信装置、平板计算机、计算机，其类似物，或其组合。
在另一实例中，提供第一设备，其经配置以识别集成电路的工艺拐点。第一设备包含经集成为集成电路的一部分的第一不对称环形振荡器(ARO1)。ARO1包含具有低阈值电压(LVT)的上拉晶体管及具有常规阈值电压(RVT)的下拉晶体管。第一设备还包含经集成为集成电路的一部分的第二不对称环形振荡器(ARO2)。ARO2包含具有RVT的上拉晶体管及具有LVT的下拉晶体管。第一设备还包含用于将超低电源供应电压施加到ARO1及ARO2的装置，用于测量ARO1的输出频率的装置，用于测量ARO2的输出频率的装置，用于计算ARO1的输出频率与ARO2的输出频率的计算比率的装置，及用于比较计算比率与基准比率的装置。所施加超低电源供应电压致使集成电路在接近故障边缘的状态下操作。基准比率为在TT、SS或FF工艺拐点处ARO1的输出频率除以ARO2的输出频率的比率。如果计算比率大于基准比率的第一倍数，或小于基准比率的第二倍数，则集成电路及芯片的(制造)工艺变化的值大体上处于不对称工艺拐点处。如果计算比率不满足上述测试，则集成电路及芯片的(制造)工艺变化的值大体上处于对称工艺拐点处。另外，第一设备可包含用于确定不对称的方向的装置，其经配置以执行以下步骤。如果计算比率大于常数“A”乘以基准比率，则不对称拐点为FS(NFET为快，PFET为慢)。如果计算比率小于常数“B”乘以基准比率，则不对称拐点为SF(NFET为慢，PFET为快)。第一设备可包含经配置以执行以下步骤的用于确定对称工艺拐点相对于TT的方向的装置。比较ARO1或ARO2输出频率与第三阈值频率(例如针对TT裸片所测量的基线频率)。如果ARO1或ARO2输出频率小于第三阈值频率，则工艺更倾向于SS(例如，大体上处于SS工艺拐点处且因此经识别为大体上处于SS工艺拐点处)。如果ARO1或ARO2输出频率大于第三阈值频率，则工艺更倾向于FF(例如，大体上处于FF工艺拐点处且因此经识别为大体上处于FF工艺拐点处)。
第一设备还可包含与集成电路集成的对称环形振荡器(RO)，用于将超低电源供应电压施加到RO的装置，用于测量RO的输出频率的装置，及用于比较RO的输出频率的值与第四阈值频率(例如，针对TT裸片所测量的基线频率)、ARO1输出频率、ARO2输出频率，或那些频率中的任何数目个频率的装置。RO包含具有RVT的上拉晶体管及具有RVT的下拉晶体管，且所施加超低电源供应电压致使集成电路在接近故障边缘的状态下操作。在对称(仅RVT)RO的情况下，可通过比较RO输出频率与第四阈值频率来辨别工艺拐点是处于SS抑或FF处。如果RO输出频率小于针对TT裸片所测量的基线频率，则工艺更倾向于SS(例如，大体上处于SS工艺拐点处且因此经识别为大体上处于SS工艺拐点处)。如果RO输出频率大于针对TT裸片所测量的基线频率，则工艺更倾向于FF(例如，大体上处于FF工艺拐点处且因此经识别为大体上处于FF工艺拐点处)。第一设备的至少一部分可集成于半导体裸片中。此外，第一设备的至少一部分可包含装置，例如移动装置、基站、机顶盒、音乐播放器、视频播放器、娱乐装置、导航装置、通信装置、固定位置数据装置、计算机，及/或前述各项的组合，其中第一设备的部分为装置的组成部分。
在另一实例中，提供第二设备，其经配置以识别集成电路的工艺拐点。第二设备包含经集成为集成电路的一部分的第一不对称环形振荡器(ARO1)。ARO1包含具有低阈值电压(LVT)的上拉晶体管及具有常规阈值电压(RVT)的下拉晶体管。第二设备还包含经集成为集成电路的一部分的第二不对称环形振荡器(ARO2)。ARO2包含具有RVT的上拉晶体管及具有LVT的下拉晶体管。第二设备还包含处理器及存储器，所述存储器耦合到处理器且经配置以致使处理器进行以下操作：将超低电源供应电压施加到ARO1及ARO2，测量ARO1的输出频率，测量ARO2的输出频率，计算ARO1的输出频率与ARO2的输出频率的计算比率，及比较计算比率与基准比率。所施加超低电源供应电压致使集成电路在接近故障边缘的状态下操作。基准比率为在TT、SS或FF工艺拐点处ARO1的输出频率与ARO2的输出频率的比率。如果计算比率大于基准比率的第一倍数，或小于基准比率的第二倍数，则集成电路及芯片的(制造)工艺变化的值大体上处于不对称工艺拐点处。如果计算比率不满足上述测试，则集成电路及芯片的(制造)工艺变化的值大体上处于对称工艺拐点处。另外，存储器可经进一步配置以致使处理器借助以下步骤来确定不对称的方向。如果计算比率大于基准比率，则不对称拐点为FS(NFET为快，PFET为慢)。如果计算比率小于基准比率，则不对称拐点为SF(NFET为慢，PFET为快)。存储器也可经配置以致使处理器借助以下步骤来确定对称工艺拐点相对于TT的方向：比较ARO1或ARO2输出频率与第五阈值频率(例如针对TT裸片所测量的基线频率)。如果ARO1或ARO2输出频率小于第五阈值频率，则工艺更倾向于SS(例如，大体上处于SS工艺拐点处且因此经识别为大体上处于SS工艺拐点处)。如果ARO1或ARO2输出频率大于第五阈值频率，则工艺更倾向于FF(例如，大体上处于FF工艺拐点处且因此经识别为大体上处于FF工艺拐点处)。任选地，第二设备进一步包含与集成电路集成的对称环形振荡器(RO)。RO包含具有RVT的上拉晶体管及具有RVT的下拉晶体管。存储器经进一步配置以致使处理器进行以下操作：将超低电源供应电压施加到RO，测量RO的输出频率，及比较RO的输出频率的值与第六阈值频率(例如，针对TT裸片所测量的基线频率)，ARO1输出频率、ARO2输出频率，或那些频率中的任何数目个频率。所施加超低电源供应电压致使集成电路在接近故障边缘的状态下操作。在对称(仅RVT)RO的情况下，可通过比较RO输出频率与第六阈值频率来辨别工艺拐点是处于SS抑或FF处。如果RO输出频率小于针对TT裸片所测量的基线频率，则工艺更倾向于SS(例如，大体上处于SS工艺拐点处且因此经识别为大体上处于SS工艺拐点处)。如果RO输出频率大于针对TT裸片所测量的基线频率，则工艺更倾向于FF(例如，大体上处于FF工艺拐点处且因此经识别为大体上处于FF工艺拐点处)。
上述广泛地概述本教示内容的特征及技术优点中的一些以便可更佳地理解“具体实施方式”及图式。“具体实施方式”中还描述额外特征及优点。概念及所揭示的实例可用作修改或设计用于实施本教示内容的相同目的的其它装置的基础。此等效建构并不脱离如权利要求书中所阐明的教示内容的技术。从“具体实施方式”及附图更佳地理解表示本教示内容的特性的发明性特征以及其它目的及优点。图中的每一者经提供仅用于说明及描述的目的，且并非限制本教示内容。
附图说明
随附图式经呈现以描述本教示内容的实例，且并非限制性。
图1为描绘泄漏电流与有效电流之间的例示性争用的图形说明。
图2为描绘具有环形振荡器的例示性集成电路的示意图。
图3A到3B为描绘具有例示性第一不对称环形振荡器及第二不对称环形振荡器的例示性集成电路的图形说明。
图4A到4B为描绘识别集成电路的工艺拐点的例示性方法的流程图。
图5为描绘模拟执行图4A到4B的方法的例示性结果的图表。
根据通常实务，由图式描绘的特征可并非按比例绘制。因此，为清楚性起见，可任意扩展或减少所描绘特征的尺寸。根据通常实务，为清楚性起见，简化图式中的一些图式。因此，图式可并未描绘特定设备或方法的所有组件。此外，贯穿说明书及图，相同参考编号表示相同特征。
具体实施方式
本发明提供监视工艺拐点的方法及设备。在实例中，提供用于识别集成电路(IC)的工艺拐点的例示性方法。所述IC具有第一不对称环形振荡器(ARO1)，所述第一不对称环形振荡器包含具有低阈值电压(LVT)的上拉晶体管及具有常规阈值电压(RVT)的下拉晶体管；且具有第二不对称环形振荡器(ARO2)，所述第二不对称环形振荡器包含具有RVT的上拉晶体管及具有LVT的下拉晶体管。所述例示性方法包含：将致使所述集成电路在接近故障边缘的状态下操作的超低电源供应电压施加到所述ARO1及所述ARO2；测量所述ARO1的输出频率；测量所述ARO2的输出频率；计算所述ARO1的所述输出频率除以所述ARO2的所述输出频率的比率；及比较所述计算比率与基准比率以识别所述工艺拐点。基准比率可为在TT、SS或FF工艺拐点处ARO1的输出频率与ARO2的输出频率的比率。
在又一实例中，用于识别IC的工艺拐点的例示性方法降低施加到一对数字不对称环形振荡器(例如，ARO1及ARO2)的供应电压(例如，Vdd)，且识别致使所述对数字不对称环形振荡器的相应输出频率开始急速(例如，大体上以指数方式)增加的供应电压的值。所述对数字不对称环形振荡器的相应输出频率的急速增加指示所述对不对称环形振荡器包括刚刚切换或将要停止切换的晶体管。当供应电压的值致使所述对数字不对称环形振荡器的相应输出频率开始急速地增加时，IC处于工艺拐点处。
在本申请案的文字及图式中揭示实例。可设计替代实例而不脱离本发明的范围。替代地，当前教示内容的习用元件可不详细描述，或可被省略，以避免模糊当前教示内容的方面。
以下例示性的缩略语、首字母缩写及术语列表经提供以辅助理解本发明，而并非经提供作为限制。
ARO—不对称环形振荡器
ARO1—第一不对称环形振荡器
ARO2—第二不对称环形振荡器
F—快
Faro1—ARO1的输出频率
Faro2—ARO2的输出频率
Fro—RO的输出频率
FF—快-快工艺拐点(NMOS为快，PMOS为快)
FS—快-慢工艺拐点(NMOS为快，PMOS为慢)
IC—集成电路
Ieff—有效电流
Ileak—泄漏电流
LVT—低阈值电压
NMOS—N沟道金属氧化物硅场效应晶体管
PMOS—P沟道金属氧化物硅场效应晶体管
PMU—功率管理单元
RO—环形振荡器
RVT—常规阈值电压
S—慢
SF—慢-快工艺拐点(NMOS为慢，PMOS为快)
SS—慢-慢工艺拐点(NMOS为慢，PMOS为慢)
T—典型
Tfall_aro1—ARO1的输出的下降时间
Tfall_aro2—ARO2的输出的下降时间
Trise_aro1—ARO1的输出的上升时间
Trise_aro2—ARO2的输出的上升时间
TT—典型-典型工艺拐点(NMOS为典型，PMOS为典型)
VDD—电源供应电压
如本文中所使用，术语“例示性”意指“用作实例、例项或说明”。描述为“例示性”的任何实例未必解释为比其它实例较佳或有利。同样地，术语“实例”不需要所有实例包含所论述的特征、优点或操作模式。术语“在一项实例中”、“实例”、“在一个特征中”及/或“特征”在此说明书中的使用未必指相同特征及/或实例。此外，特定特征及/或结构可与一或多个其它特征及/或结构组合。此外，特此描述的设备的至少一部分可经配置以执行特此所描述的方法的至少一部分。
应注意，术语“连接”、“耦合”及其任何变化形式意指元件之间的任何连接或耦合(直接或间接)，且可囊括在两个元件之间存在中间元件，所述两个元件经由所述中间元件“连接”或“耦合”在一起。元件之间的耦合及连接可为物理、逻辑或其组合。元件可(例如)通过使用一或多个导线、缆线、印刷电连接、电磁能及其类似物来“连接”或“耦合”在一起。电磁能可视可行情况具有处于射频、微波频率、可见光学频率、不可见光学频率及其类似物的波长。这些为数个非限制性且非详尽性实例。
使用例如“第一”、“第二”等等的名称的提及并不限制那些元件的数量或次序。确切来说，这些名称用作区分两个或多于两个元件或元件的例项的便利方法。因此，对第一元件及第二元件的提及并不意味着仅可使用两个元件，或第一元件一定必然地在第二元件之前。此外，除非另有所述，否则一组元件可包括一或多个元件。另外，在说明或权利要求书中所使用的“以下各项中的至少一者：A、B或C”或“A、B或C中的一或多者”或“由A、B及C组成的群组中的至少一者”的形式的术语可被解释为“A或B或C或这些元件中的任何组合”。举例来说，此术语可包含A，或B，或C，或(A及B)，或(A及C)，或(B及C)，或(A及B及C)或2A，或2B，或2C等等。
本文中所使用的术语为仅出于描述特定实例的目的且并不意欲为限制性。如本文中所使用，除非上下文另有明确指示，否则单数形式“一”及“所述”也包含复数形式。此外，术语“包括”及“包含”规定特征、整数、步骤、块、操作、元件、组件及其类似物的存在，但未必排除另外特征、整数、步骤、块、操作、元件、组件及其类似物的存在或添加。
在至少一项实例中，所提供设备可为电子装置的部分，及/或耦合到电子装置，电子装置例如但不限于移动装置、导航装置(例如，全球定位系统接收器)、无线装置、相机、音频播放器、摄录影机及游戏主机中的至少一者。
术语“移动装置”可描述且不限于以下各项中的至少一者：移动电话、移动通信装置、传呼机、个人数字助理、个人信息管理器、个人数据助理、移动手持式计算机、便携式计算机、平板计算机、无线装置、无线调制解调器、通常由人携载且具有通信能力(例如，无线、蜂窝、红外线、短程无线电等)的其它类型的便携式电子装置，及/或能够接收用于确定定位的无线通信信号的任何其它设备。此外，术语“用户装备”(UE)、“移动终端机”、“用户装置”、“移动装置”及“无线装置”可互换。
图1描绘不对称工艺拐点(例如，FS(例如，快N，慢P)及SF(例如，慢N，快P))可如何对集成电路的最小操作电压具有有害效应。图1描绘第一电路100及第二电路150中的此效应。所述效应由于泄漏电流(Ileak)105、155、160与有效电流(Ieff)110、165、170之间的加剧争用而发生。因此，期望检测与工艺拐点(包含不对称工艺拐点、对称工艺拐点或其组合)相关联的集成电路的最小操作电压值。
图2描绘例示性集成电路200，所述例示性集成电路具有具奇数数目个反向级的环形振荡器(RO)205。图2还描绘功率管理单元(PMU)210及核心215。RO 205包含多个单元220、250、245...。单元220包含串联耦合于PMU输出电压(VDD)235与接地240之间且经配置为反向器的PMOSFET 225及NMOSFET 230。单元220的迭代经串联耦合以形成RO 205，其中将最后单元245的输出(OUT)反馈到第一单元250的输入以形成环。在操作期间，每一单元输出相应高或低值，其中所述值交替地传播穿过RO 205中的单元的每一迭代。因此，RO 205产生大体上为方波的波形。当所传播值达到最后单元245的输出时，所传播值往回循环到第一单元250的输入，且因此围绕所述环循环。还将最后单元245的输出255馈送到功率管理单元210。最后单元的输出255为RO 205的输出且具有RO输出频率(Fro)。此外，通过改变PMOSFET 225的相应阈值电压、NMOSFET 230的相应阈值电压或两者，不对称环形振荡器(ARO)可制作为RO 205。
在其它实例中，作为使用PMOSFET 225及NMOSFET 230的替代方案，RO 205在单元220中包含至少一个逻辑门(例如，NAND、NOR、其类似物或其组合)。
功率管理单元(PMU)210可接收RO 205的输出，且可控制施加到RO 205及核心215两者的PMU输出电压(VDD)235。在实例中，PMU可在裸片上或芯片外。核心215可为处理器核心。可调整VDD 235使得VDD 235高于核心215可起作用的最小电压。对VDD 235的调整可包含使用查找表来使RO 205的输出与VDD 235相关。在实例中，PMU 210可使RO 205的输出与核心215可起作用的最小电压、核心215可起作用的电压范围、其类似物或其可行组合相关。可将查找表存储在非易失性存储器中。在实例中，PMU 210可执行本文中所描述的方法的至少一部分，且因此PMU 210可为用于执行本文中所描述的方法的至少一部分的装置。
在实例中，控制电路(例如，控制器、处理器、其类似物或其组合)可从RO 205接收输出，确定至少一个工艺拐点，及请求PMU 210调整PMU输出电压(VDD)235。在实例中，控制电路的至少一部分可为PMU 210的组成部分。在实例中，控制电路的至少一部分并非PMU210的组成部分。在实例中，控制电路可为用于测量RO 205的输出频率的装置，用于比较RO205的输出频率的值与阈值的装置，及其类似物。
图3A描绘例示性集成电路300，所述例示性集成电路具有例示性第一不对称环形振荡器(ARO1)305、例示性第二不对称环形振荡器(ARO2)310、功率管理单元(PMU)315及核心320。在实例中，PMU 315可执行本文中所描述的方法的至少一部分，且因此PMU 315可为用于执行本文中所描述的方法的至少一部分的装置(例如，PMU 315可为用于测量的装置，用于计算的装置，用于比较的装置等)。在实例中，集成电路200及集成电路300为相同装置。在实例中，PMU 210及PMU 315为相同装置。在实例中，核心215及核心320为相同装置。
ARO1 305包含类似于单元325的多个单元。单元325包含在PMU输出电压(VDD)340与接地345之间串联耦合的LVT PMOSFET 330及RVT NMOSFET 335。PMOSFET 330的LVT可经由以下步骤实现：1.)部署(e)LVT装置，2.)对晶体管加前向体偏压，或3.)两者。单元325的迭代经串联耦合以形成ARO1 305，其中将最后单元355(其为单元325的迭代)的输出350(OUT1)反馈到第一单元360(其为单元325的迭代)的输入以形成环。在操作期间，每一单元输出相应高或低值，其中所述值交替地传播穿过ARO1 305中的单元325的每一迭代。因此，ARO1 305产生可大体上为方波的波形。当所传播值到达最后单元355的OUT1 350时，所传播值往回循环到第一单元360的输入且因此围绕ARO1 305的环循环。还将最后单元355的OUT1350馈送到功率管理单元315。最后单元355的OUT1 350为ARO1 305的输出且具有ARO1输出频率(Fro1)。
当将超低电源供应电压(例如，VDD 340)施加到ARO1 305时，RVT NMOSFET 335装置以次阈值状态操作，因此由于RVT NMOSFET 335装置的次阈值操作所致的ARO1 305的级中的延迟以指数方式增加。此外，当将超低电源供应电压施加到ARO1 305时，ARO1 305中的LVT PMOSFET 330装置以超阈值状态或接近阈值状态操作，因此由于LVT PMOSFET 330装置以超阈值状态或接近阈值状态操作所致的ARO1 305的级中的延迟仅线性增加。因此，ARO1305经配置以在FS不对称工艺拐点处具有比SF不对称工艺拐点处高的频率，且因此ARO1305经配置以指示SF不对称工艺拐点。在非限制性实例中，ARO1 305的OUT1 350提供输出信号，其中tfall_aro1>>trise_aro1(例如，当与VDD＝1.0VDC进行比较时，在VDD＝0.3VDC下大～20X)。
在实例中，超阈值状态为致使电流在晶体管中流动(即，晶体管“接通”)的供应电压的第一范围，其中超阈值状态并非接近阈值状态的部分。在实例中，接近阈值状态为致使电流在晶体管中流动(即，晶体管“接通”)的供应电压的第二范围，其中接近阈值状态并非超阈值状态的部分，且接近阈值状态包含Vt(阈值电压)。
ARO2 310包含多个单元365。单元365包含在PMU输出电压(VDD)340与接地345之间串联耦合的RVT PMOSFET 370及LVT NMOSFET 375。NMOSFET 375的LVT可经由以下步骤实现：1.)部署(e)LVT装置，2.)对晶体管加前向体偏压，或3.)两者。单元365的迭代经串联耦合以形成ARO2 310，其中将最后单元385(其为单元365的迭代)的输出380(OUT2)反馈到第一单元390(其为单元365的迭代)的输入以形成环。在操作期间，每一单元输出相应高或低值，其中所述值交替地传播穿过ARO2 310中的单元365的每一迭代。因此，ARO2 310产生可大体上为方波的波形。当所传播值到达最后单元385的OUT2 380时，所传播值往回循环到第一单元390的输入且因此围绕ARO2 310的环循环。还将最后单元385的OUT2 380馈送到功率管理单元315。最后单元385的OUT2 380为ARO2 310的输出且具有ARO2输出频率(Fro2)。
当将超低电源供应电压(例如，VDD 340)施加到ARO2 310时，RVT PMOS FET 370以次阈值状态操作，因此由于RVT PMOS FET 370装置的次阈值操作所致的ARO2 310的级中的延迟以指数方式增加，例如，比标称Vdd大20倍将指示已达到次阈值区，且Vdd的任何进一步减少将使电路以指数方式减慢或致使其操作受损害或被停止。此外，当将超低电源供应电压施加到ARO2 310时，ARO2 310中的LVT NMOSFET 375装置以超阈值状态或接近阈值状态操作，因此由于LVT NMOSFET 375装置以超阈值状态或接近阈值状态操作所致的ARO2 310的级中的延迟仅线性增加。因此，ARO2 310经配置以在SF不对称工艺拐点处具有比FS不对称工艺拐点处高的频率，且因此ARO2 310经配置以指示FS不对称工艺拐点。在非限制性实例中，ARO2 310的OUT2 380提供输出信号，其中trise_aro2>>tfall_aro2(例如，当与VDD＝1.0VDC进行比较时，在VDD＝0.3VDC下大～20X)。
因此，将超低电源供应电压施加到ARO1 305及ARO2 310从输出350(OUT1)及输出380(OUT2)产生不对称输出。图3B描绘在25C的温度下在例示性过程中将不同供应电压(例如，VDD 235)施加到十五级RO的例示性模拟结果。如从图表可看到，随着VDD减少(例如，从1.0VDC到0.2VDC)，前向体偏压被施加到的LVT装置的组合的输出频率对RVT装置的输出频率的比率增加(例如，从1.6x到27x)。
在实例中，控制电路(例如，控制器、处理器，其类似物或其组合)可从ARO1 305及ARO2 310接收相应输出，确定至少一个工艺拐点，及请求PMU 315调整PMU输出电压(VDD)340。在实例中，控制电路的至少一部分可为PMU 210的组成部分。在实例中，控制电路的至少一部分并非PMU 210的组成部分。在实例中，控制电路可为用于将超低电源供应电压施加到ARO1 305及ARO2 315的装置，用于测量ARO1 305的输出频率的装置，用于测量ARO2 310的输出频率的装置，用于计算ARO1 305的输出频率与ARO2 310的输出频率的计算比率的装置，用于比较计算比率与基准比率的装置，用于比较ARO1 305的输出频率与阈值的装置，用于比较ARO2 310的输出频率与阈值的装置，及其类似物。
图4A到4B描绘识别集成电路400的工艺拐点的例示性方法。知道识别工艺拐点的值可识别实施接近阈值及次阈值计算的集成电路的最小操作电压的极限。识别集成电路400的工艺拐点的方法可由特此描述的设备(例如集成电路200的至少一部分、集成电路300的至少一部分或其组合)执行。识别集成电路400的工艺拐点的方法所用于的集成电路具有：1.)第一不对称环形振荡器(ARO1)，其包含具有低阈值电压(LVT)的上拉晶体管及具有常规阈值电压(RVT)的下拉晶体管；及2.)第二不对称环形振荡器(ARO2)，所述第二不对称环形振荡器包含具有RVT的上拉晶体管及具有LVT的下拉晶体管。
在块405中，将超低电源供应电压(例如，VDD)施加到ARO1及ARO2。所施加超低电源供应电压致使集成电路在接近故障边缘的状态下操作。当将超低电源供应电压施加到ARO1及ARO2时，ARO1及ARO2中的RVT装置以次阈值状态操作，因此由于RVT装置的次阈值操作所致的ARO1及ARO2的级中的延迟以指数方式增加。此外，当将超低电源供应电压施加到ARO1及ARO2时，ARO1及ARO2中的LVT装置以超阈值状态或接近阈值状态操作，因此由于LVT装置以超阈值状态或接近阈值状态操作所致的ARO1及ARO2的级中的延迟仅线性增加。因此，针对ARO1，tfall_aro1>>trise_aro1(例如，在0.3V VDD下大～20X)。此外，针对ARO2，trise_aro2>>tfall_aro2(例如，在0.3V VDD下大～20X)。
在块410中，测量ARO1的输出频率。
在块415中，测量ARO2的输出频率。
在块420中，计算ARO1的输出频率与ARO2的输出频率的计算比率。由于fARO1/fARO2大体上近似trise_aro2/tfall_aro1，因此计算比率可用作p/n装置不匹配的大体上精确指示符。
在块425中，比较计算比率与基准比率。基准比率为在对称工艺拐点(TT、SS或FF)处ARO1的输出频率与ARO2的输出频率的比率。FS及SF拐角相对于在TT、SS及FF拐角处发生的比率具有不成比例的异常(高或低)比率。如果计算比率大于基准比率的第一倍数(例如，1.5x)，或小于基准比率的第二倍数(例如，0.75x)，则集成电路及芯片的(制造)工艺变化的值大体上处于不对称工艺拐点(SF或FS)处。如果计算比率不大于基准比率的第一倍数(例如，1.5x)，或不小于基准比率的第二倍数(例如，0.75x)，则集成电路及芯片的(制造)工艺变化的值大体上处于对称工艺拐点(例如，SS、TT、FF)处。计算比率为数字值且基准比率为数字值。计算比率、基准比率的第一倍数及基准比率的第二倍数各自随不同工艺技术且随不同操作条件(电压、温度等)变化。这些比率不仅指示硅是否在绝对FS/SF拐角，而且其还可用于量化工艺的偏度(skewness)。在大量生产及硅后特征化的情况下，基准比率的第一倍数及基准比率的第二倍数的固定阈值(例如，1.5、1.25、0.75、0.5，其类似物)可经确定且用于“分级”所制作芯片。
块430到440为任选的，且可在集成电路进一步包含对称环形振荡器(RO)时执行，所述对称环形振荡器包含具有RVT的上拉晶体管及具有RVT的下拉晶体管。
在任选块430中，将超低电源供应电压供应到RO。所施加超低电源供应电压致使集成电路在接近故障边缘的状态下操作。
在任选块435中，测量RO的输出频率。
在任选块440中，比较RO的输出频率的值与阈值(例如针对TT裸片所测量的基线频率)，或比较ARO1输出频率、ARO2输出频率或两者与例如用相同ARO针对TT裸片所测量的基线频率的阈值。如果RO、ARO1或ARO2输出频率小于阈值(其可为用相同RO或ARO电路所测量的针对TT裸片的基线频率)，则工艺更倾向于SS(例如，大体上处于SS工艺拐点处且因此经识别为大体上处于SS工艺拐点处)。如果RO或输出频率大于阈值，则工艺更倾向于FF(例如，大体上处于FF工艺拐点处且因此经识别为大体上处于FF工艺拐点处)。确定RO是否在工艺拐点处操作也可包含使用查找表来使RO的输出与在查找表中所记录的经表征数据相关。可将查找表存储在非易失性存储器中。
前述块并非实例的限制。视可行情况，块可经组合及/或次序可经重新配置。
图5描绘块405到440的模拟执行的例示性模拟结果500。
此外，所属领域的技术人员将了解，本文中所揭示的实例中所描述的例示性逻辑块、模块、电路及步骤可视可行情况实施为电子硬件或硬件与软件两者的组合。
结合本文中所揭示的实例所描述的方法、序列及/或算法的至少一部分可直接体现于硬件、由处理器(例如，特此描述的处理器)执行的软件、与硬件的组合中。在实例中，处理器包含多个离散硬件组件。软件模块可驻存于存储媒体(例如，存储器装置)中，例如随机存取存储器(RAM)、快闪存储器、只读存储器(ROM)、可擦除可编程只读存储器(EPROM)、电可擦除可编程只读存储器(EEPROM)、寄存器、硬盘、可抽换磁盘、紧凑光盘只读存储器(CD-ROM)、订户身份模块(SIM)卡、通用订户身份模块(USIM)卡，及/或任何其它形式的存储媒体。例示性存储媒体(例如，存储器装置)可耦合到处理器使得所述处理器可从所述存储媒体读取信息且/或将信息写入到所述存储媒体。在实例中，所述存储媒体可与处理器成整体。
此外，特此提供的实例就由(例如)计算设备的元件执行的动作序列加以描述。本文中所描述的各种动作可通过特定电路(例如，专用集成电路(ASIC))、通过由一或多个处理器执行的程式指令或由两者的组合来执行。另外，本文中所描述的动作序列可认为完全在任何形式的计算机可读存储媒体内，所述计算机可读存储媒体其中存储有对应的计算机指令集，对应的计算机指令集在执行时将致使相关联处理器(例如专用处理器)执行本文中所描述的功能的一部分。因此，实例可呈若干个不同形式，已预期其全部在本发明的范围内。另外，对于本文中所描述的实例中的每一者，任何这些实例的对应电路可在本文中描述为(例如)“经配置以”执行所描述动作的“逻辑”。
所揭示的装置及方法可经设计且可经配置成计算机可执行文件，所述计算机可执行文件呈图形数据库系统II(GDSII)兼容格式、开放图形系统互换标准(OASIS)兼容格式及/或GERBER(例如，RS-274D、RS-274X等)兼容格式，其可被存储在非暂时性(即，非瞬时)计算机可读媒体上。可将所述文件提供至制作处置者，所述制作处置者借助光刻装置基于文件制作集成装置。可使用例如以下各项的沉积技术来执行材料的沉积以形成本文中所描述的结构的至少一部分：物理气相沉积(PVD，例如溅镀)、等离子增强化学气相沉积(PECVD)、热化学气相沉积(热CVD)及/或旋涂及其类似物。可使用例如等离子蚀刻的蚀刻技术来执行材料的蚀刻以形成本文中所描述的结构的至少一部分。在实例中，集成装置位于半导体芯片上。可将半导体芯片切割成半导体裸片并将其封装成半导体芯片。半导体芯片可用于本文中所描述的装置(例如，移动装置、存取装置，及/或其类似物)中。
特此提供的至少一项实例可包含存储处理器可执行指令的非暂时性(即，非瞬时)机器可读媒体及/或非暂时性(即，非瞬时)计算机可读媒体，所述处理器可执行指令经配置以致使处理器(例如，专用处理器)将所述处理器及任何其它协作装置转换成经配置以执行特此描述的功能及/或特此描述的方法的至少一部分的机器(例如，专用处理器)。执行特此描述的功能的至少一部分可包含起始特此描述的功能的至少一部分。在实例中，所存储指令的执行可将处理器及任何其它协作装置转换成特此描述的设备的至少一部分。非暂时性(即，非瞬时)机器可读媒体明确排除暂时性传播信号。此外，本发明的至少一个实施例可包含体现本文中所描述的方法的至少一部分的计算机可读媒体。因此，用于执行本文中所描述的功能的任何装置被包含在本发明的至少一项实施例中。非暂时性(即，非瞬时)机器可读媒体明确排除暂时性传播信号。
本申请案中所叙述或描绘的任何内容不意欲将任何组件、步骤、块、特征、目标、益处、优点或等效物贡献于公众，而不论所述组件、步骤、块、特征、目标、益处、优点或等效物是否在权利要求书中予以叙述。
虽然本发明描述实例，但可对本文中所揭示的实例作出改变及修改而不脱离随附权利要求书所定义的范围。本发明不意欲仅仅限制于具体揭示的实例。

Claims (25)

1.一种用于识别集成电路的工艺拐点的方法，所述集成电路具有：第一不对称环形振荡器ARO1，其包含具有低阈值电压LVT的上拉晶体管及具有常规阈值电压RVT的下拉晶体管；及第二不对称环形振荡器ARO2，其包含具有RVT的上拉晶体管及具有LVT的下拉晶体管，所述方法包括：
将超低电源供应电压施加到所述ARO1及所述ARO2，其中所述所施加超低电源供应电压致使所述集成电路在接近故障边缘的状态下操作；
测量所述ARO1的输出频率；
测量所述ARO2的输出频率；
计算所述ARO1的所述输出频率与所述ARO2的所述输出频率的计算比率；及
比较所述计算比率与基准比率，其中所述基准比率为在典型-典型TT工艺拐点、慢-慢SS工艺拐点，或快-快FF工艺拐点处所述ARO1的所述输出频率与所述ARO2的所述输出频率的比率，且其中如果所述计算比率大于所述基准比率的第一倍数或小于所述基准比率的第二倍数，则所述集成电路的制造工艺变化的值大体上处于不对称工艺拐点处。
2.根据权利要求1所述的方法，其中所述ARO1的所述输出频率与所述ARO2的所述输出频率的所述比率为数字值，且所述基准比率为数字值。
3.根据权利要求1所述的方法，其进一步包括以下步骤中的至少一者：
比较所述ARO1的所述输出频率与阈值，其中如果所述ARO1的所述输出频率小于所述阈值，则所述集成电路的所述制造工艺变化的所述值更倾向于所述SS工艺拐点，且如果所述ARO1的所述输出频率大于所述阈值，则所述集成电路的所述制造工艺变化的所述值更倾向于所述FF工艺拐点；及
比较所述ARO2的所述输出频率与所述阈值，其中如果所述ARO2的所述输出频率小于所述阈值，则所述集成电路的所述制造工艺变化的所述值更倾向于所述SS工艺拐点，且如果所述ARO2的所述输出频率大于所述阈值，则所述集成电路的所述制造工艺变化的所述值更倾向于所述FF工艺拐点。
4.根据权利要求1所述的方法，其中所述集成电路进一步包含对称环形振荡器RO，所述对称环形振荡器包含具有RVT的上拉晶体管及具有RVT的下拉晶体管，所述方法进一步包括：
将所述超低电源供应电压施加到所述RO，其中所述所施加超低电源供应电压致使所述集成电路在接近故障边缘的状态下操作；
测量所述RO的输出频率；及
比较所述RO的所述输出频率的值与阈值；
其中如果所述值等于或低于所述阈值，则所述集成电路的所述制造工艺变化的所述值更倾向于所述SS工艺拐点，且如果所述ARO的所述输出频率大于所述阈值，则所述集成电路的所述制造工艺变化的所述值更倾向于所述FF工艺拐点。
5.根据权利要求4所述的方法，其中所述阈值为数字值。
6.根据权利要求1所述的方法，其进一步包括：在所述集成电路的衬底上形成所述ARO1及所述ARO2。
7.根据权利要求1所述的方法，其进一步包括：将所述集成电路集成到移动装置、音乐播放器、视频播放器、娱乐单元、导航装置、通信装置、平板计算机、计算机，或其组合中。
8.一种经配置以识别集成电路的工艺拐点的设备，其包括：
第一不对称环形振荡器ARO1，其经集成为所述集成电路的一部分，其中所述ARO1包含具有低阈值电压LVT的上拉晶体管及具有常规阈值电压RVT的下拉晶体管；
第二不对称环形振荡器ARO2，其经集成为所述集成电路的一部分，其中所述ARO2包含具有RVT的上拉晶体管及具有LVT的下拉晶体管；
用于将超低电源供应电压施加到所述ARO1及所述ARO2的装置，其中所述所施加超低电源供应电压致使所述集成电路在接近故障边缘的状态下操作；
用于测量所述ARO1的输出频率的装置；
用于测量所述ARO2的输出频率的装置；
用于计算所述ARO1的所述输出频率与所述ARO2的所述输出频率的计算比率的装置；及
用于比较所述计算比率与基准比率的装置，其中所述基准比率为在典型-典型TT工艺拐点、慢-慢SS工艺拐点，或快-快FF工艺拐点处所述ARO1的所述输出频率与所述ARO2的所述输出频率的比率，且其中如果所述计算比率大于所述基准比率的第一倍数或小于所述基准比率的第二倍数，则所述集成电路的制造工艺变化的值大体上处于不对称工艺拐点处。
9.根据权利要求8所述的设备，其中所述ARO1的所述输出频率与所述ARO2的所述输出频率的所述比率为数字值，且所述基准比率为数字值。
10.根据权利要求8所述的设备，其进一步包括以下步骤中的至少一者：
用于比较所述ARO1的所述输出频率与阈值的装置，其中如果所述ARO1的所述输出频率小于所述阈值，则所述集成电路的所述制造工艺变化的所述值更倾向于所述SS工艺拐点，且如果所述ARO1的所述输出频率大于所述阈值，则所述集成电路的所述制造工艺变化的所述值更倾向于所述FF工艺拐点；及
用于比较所述ARO2的所述输出频率与所述阈值的装置，其中如果所述ARO2的所述输出频率小于所述阈值，则所述集成电路的所述制造工艺变化的所述值更倾向于所述SS工艺拐点，且如果所述ARO2的所述输出频率大于所述阈值，则所述集成电路的所述制造工艺变化的所述值更倾向于所述FF工艺拐点。
11.根据权利要求8所述的设备，其进一步包括：
对称环形振荡器RO，其与所述集成电路集成，其中所述RO包含具有RVT的上拉晶体管及具有RVT的下拉晶体管；
用于将所述超低电源供应电压施加到所述RO的装置，其中所述所施加超低电源供应电压致使所述集成电路在接近故障边缘的状态下操作；
用于测量所述RO的输出频率的装置；及
用于比较所述RO的所述输出频率的值与阈值的装置，
其中如果所述值等于或低于所述阈值，则所述集成电路的所述制造工艺变化的所述值更倾向于所述SS工艺拐点，且如果所述ARO的所述输出频率大于所述阈值，则所述集成电路的所述制造工艺变化的所述值更倾向于所述FF工艺拐点。
12.根据权利要求8所述的设备，其中所述阈值为数字值。
13.根据权利要求8所述的设备，其进一步包括：移动装置、音乐播放器、视频播放器、娱乐单元、导航装置、通信装置、平板计算机、计算机，或其组合，所述集成电路为其组成部分。
14.一种经配置以识别集成电路的工艺拐点的设备，其包括：
第一不对称环形振荡器ARO1，其经集成为所述集成电路的一部分，其中所述ARO1包含具有低阈值电压LVT的上拉晶体管及具有常规阈值电压RVT的下拉晶体管；
第二不对称环形振荡器ARO2，其经集成为所述集成电路的一部分，其中所述ARO2包含具有RVT的上拉晶体管及具有LVT的下拉晶体管；
处理器；及
存储器，其耦合到所述处理器且经配置以致使所述处理器进行以下操作：
将超低电源供应电压施加到所述ARO1及所述ARO2，其中所述所施加超低电源供应电压致使所述集成电路在接近故障边缘的状态下操作；
测量所述ARO1的输出频率；
测量所述ARO2的输出频率；
计算所述ARO1的所述输出频率与所述ARO2的所述输出频率的计算比率；及
比较所述计算比率与基准比率，其中所述基准比率为在典型-典型TT工艺拐点、慢-慢SS工艺拐点，或快-快FF工艺拐点处所述ARO1的所述输出频率与所述ARO2的所述输出频率的比率，且其中如果所述计算比率大于所述基准比率的第一倍数或小于所述基准比率的第二倍数，则所述集成电路的制造工艺变化的值大体上处于不对称工艺拐点处。
15.根据权利要求14所述的设备，其中所述ARO1的所述输出频率与所述ARO2的所述输出频率的所述比率为数字值，且所述基准比率为数字值。
16.根据权利要求14所述的设备，其中所述存储器经进一步配置以致使所述处理器进行以下操作中的至少一者：
比较所述ARO1的所述输出频率与阈值，其中如果所述ARO1的所述输出频率小于所述阈值，则所述集成电路的所述制造工艺变化的所述值更倾向于所述SS工艺拐点，且如果所述ARO1的所述输出频率大于所述阈值，则所述集成电路的所述制造工艺变化的所述值更倾向于所述FF工艺拐点；及
比较所述ARO2的所述输出频率与所述阈值，其中如果所述ARO2的所述输出频率小于所述阈值，则所述集成电路的所述制造工艺变化的所述值更倾向于所述SS工艺拐点，且如果所述ARO2的所述输出频率大于所述阈值，则所述集成电路的所述制造工艺变化的所述值更倾向于所述FF工艺拐点。
17.根据权利要求14所述的设备，其进一步包括与所述集成电路集成的对称环形振荡器RO，其中所述RO包含具有RVT的上拉晶体管及具有RVT的下拉晶体管，其中所述存储器经进一步配置以致使所述处理器进行以下操作：
将所述超低电源供应电压施加到所述RO，其中所述所施加超低电源供应电压致使所述集成电路在接近故障边缘的状态下操作；
测量所述RO的输出频率；及
比较所述RO的所述输出频率的值与所述阈值，
其中如果所述值等于或低于所述阈值，则所述集成电路的所述制造工艺变化的所述值更倾向于所述SS工艺拐点，且如果所述ARO的所述输出频率大于所述阈值，则所述集成电路的所述制造工艺变化的所述值更倾向于所述FF工艺拐点。
18.根据权利要求14所述的设备，其中所述阈值为数字值。
19.根据权利要求14所述的设备，其进一步包括：移动装置、音乐播放器、视频播放器、娱乐单元、导航装置、通信装置、平板计算机、计算机，或其组合，所述处理器为其组成部分。
20.一种非暂时性计算机可读媒体，其包括：
处理器可执行指令，其存储在所述非暂时性计算机可读媒体上，经配置以致使处理器识别集成电路的工艺拐点，所述集成电路具有：第一不对称环形振荡器ARO1，所述第一不对称环形振荡器包含具有低阈值电压LVT的上拉晶体管及具有常规阈值电压RVT的下拉晶体管；及第二不对称环形振荡器ARO2，所述第二不对称环形振荡器包含具有RVT的上拉晶体管及具有LVT的下拉晶体管，其中所述处理器可执行指令经配置以致使所述处理器进行以下操作：
起始将超低电源供应电压施加到所述ARO1及所述ARO2，其中所述所施加超低电源供应电压致使所述集成电路在接近故障边缘的状态下操作；
起始测量所述ARO1的输出频率；
起始测量所述ARO2的输出频率；
起始计算所述ARO1的所述输出频率与所述ARO2的所述输出频率的计算比率；及
起始比较所述计算比率与基准比率，其中所述基准比率为在典型-典型TT工艺拐点、慢-慢SS工艺拐点，或快-快FF工艺拐点处所述ARO1的所述输出频率与所述ARO2的所述输出频率的比率，且其中如果所述计算比率大于所述基准比率的第一倍数或小于所述基准比率的第二倍数，则所述集成电路的制造工艺变化的所述值大体上处于不对称工艺拐点处。
21.根据权利要求20所述的非暂时性计算机可读媒体，其中所述ARO1的所述输出频率与所述ARO2的所述输出频率的所述比率为数字值，且所述基准比率为数字值。
22.根据权利要求20所述的设备，其中所述处理器可执行指令进一步包含用以致使所述处理器进行以下操作中的至少一者的指令：
起始比较所述ARO1的所述输出频率与阈值，其中如果所述ARO1的所述输出频率小于所述阈值，则所述集成电路的所述制造工艺变化的所述值更倾向于所述SS工艺拐点，且如果所述ARO1的所述输出频率大于所述阈值，则所述集成电路的所述制造工艺变化的所述值更倾向于所述FF工艺拐点；及
起始比较所述ARO2的所述输出频率与所述阈值，其中如果所述ARO2的所述输出频率小于所述阈值，则所述集成电路的所述制造工艺变化的所述值更倾向于所述SS工艺拐点，且如果所述ARO2的所述输出频率大于所述阈值，则所述集成电路的所述制造工艺变化的所述值更倾向于所述FF工艺拐点。
23.根据权利要求20所述的非暂时性计算机可读媒体，其中所述集成电路进一步包含对称环形振荡器RO，所述对称环形振荡器包含具有RVT的上拉晶体管及具有RVT的下拉晶体管，且所述处理器可执行指令进一步包含致使所述处理器进行以下操作的指令：
起始将所述超低电源供应电压施加到所述RO，其中所述所施加超低电源供应电压致使所述集成电路在接近故障边缘的状态下操作；
起始测量所述RO的输出频率；及
起始比较所述RO的所述输出频率的值与阈值，
其中如果所述值等于或低于所述阈值，则所述集成电路的所述制造工艺变化的所述值更倾向于所述SS工艺拐点，且如果所述ARO的所述输出频率大于所述阈值，则所述集成电路的所述制造工艺变化的所述值更倾向于所述FF工艺拐点。
24.根据权利要求20所述的非暂时性计算机可读媒体，其中所述阈值为数字值。
25.根据权利要求20所述的非暂时性计算机可读媒体，其进一步包括移动装置、音乐播放器、视频播放器、娱乐单元、导航装置、通信装置、平板计算机、计算机，或其组合，所述计算机可读媒体与其集成。
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Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN114414999A (zh) * 2022-02-28 2022-04-29 北京智芯微电子科技有限公司 一种芯片工艺角检测电路、方法和芯片
CN114639610A (zh) * 2020-12-15 2022-06-17 长鑫存储技术有限公司 工艺角检测电路与工艺角检测方法
JP7420906B1 (ja) 2022-11-16 2024-01-23 創意電子股▲ふん▼有限公司 チップ特性測定方法、テスト装置及び非一時的コンピュータ可読媒体

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10394982B2 (en) 2014-02-26 2019-08-27 International Business Machines Corporation Partial parameters and projection thereof included within statistical timing analysis

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6850075B1 (en) * 2000-12-22 2005-02-01 Cypress Semiconductor Corp. SRAM self-timed write stress test mode
US20120051395A1 (en) * 2010-09-01 2012-03-01 Chen shi-wen Fully-on-chip temperature, process, and voltage sensor system
CN104101827A (zh) * 2014-06-25 2014-10-15 东南大学 一种基于自定时振荡环的工艺角检测电路
US9112484B1 (en) * 2012-12-20 2015-08-18 Mie Fujitsu Semiconductor Limited Integrated circuit process and bias monitors and related methods

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5486786A (en) 1994-08-09 1996-01-23 Lsi Logic Corporation Process monitor for CMOS integrated circuits
US5631596A (en) 1994-08-09 1997-05-20 Lsi Logic Corporation Process monitor for CMOS integrated circuits
US6894528B2 (en) * 2002-09-17 2005-05-17 Sun Microsystems, Inc. Process monitor based keeper scheme for dynamic circuits
US7330080B1 (en) 2004-11-04 2008-02-12 Transmeta Corporation Ring based impedance control of an output driver
US7627839B1 (en) 2005-11-14 2009-12-01 National Semiconductor Corporation Process corner indicator and estimation circuit
US20090027131A1 (en) * 2007-07-25 2009-01-29 Shingo Suzuki Ring oscillators for cmos transistor beta ratio monitoring
US8674774B2 (en) 2009-09-07 2014-03-18 Nec Corporation Aging diagnostic device, aging diagnostic method
JP5529555B2 (ja) 2010-01-20 2014-06-25 ルネサスエレクトロニクス株式会社 半導体集積回路、動作電圧制御方法
US8441310B2 (en) * 2010-12-07 2013-05-14 Broadcom Corporation Power control based on dual loop with multiple process detection circuits
US8954764B2 (en) 2012-03-05 2015-02-10 Csr Technology Inc. Method and apparatus for dynamic power management
US8801281B1 (en) 2012-05-24 2014-08-12 Pixelworks, Inc. On-chip temperature detection using an oscillator
US8976574B2 (en) * 2013-03-13 2015-03-10 Qualcomm Incorporated Process corner sensor for bit-cells
KR102298158B1 (ko) * 2014-08-25 2021-09-03 삼성전자주식회사 반도체 장치와 이를 포함하는 위상 동기 회로

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6850075B1 (en) * 2000-12-22 2005-02-01 Cypress Semiconductor Corp. SRAM self-timed write stress test mode
US20120051395A1 (en) * 2010-09-01 2012-03-01 Chen shi-wen Fully-on-chip temperature, process, and voltage sensor system
US9112484B1 (en) * 2012-12-20 2015-08-18 Mie Fujitsu Semiconductor Limited Integrated circuit process and bias monitors and related methods
CN104101827A (zh) * 2014-06-25 2014-10-15 东南大学 一种基于自定时振荡环的工艺角检测电路

Cited By (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN114639610A (zh) * 2020-12-15 2022-06-17 长鑫存储技术有限公司 工艺角检测电路与工艺角检测方法
WO2022127097A1 (zh) * 2020-12-15 2022-06-23 长鑫存储技术有限公司 工艺角检测电路与工艺角检测方法
US11573263B2 (en) 2020-12-15 2023-02-07 Changxin Memory Technologies, Inc. Process corner detection circuit and process corner detection method
CN114639610B (zh) * 2020-12-15 2024-06-07 长鑫存储技术有限公司 工艺角检测电路与工艺角检测方法
CN114414999A (zh) * 2022-02-28 2022-04-29 北京智芯微电子科技有限公司 一种芯片工艺角检测电路、方法和芯片
WO2023159924A1 (zh) * 2022-02-28 2023-08-31 北京智芯微电子科技有限公司 一种芯片工艺角检测电路、方法和芯片
JP7420906B1 (ja) 2022-11-16 2024-01-23 創意電子股▲ふん▼有限公司 チップ特性測定方法、テスト装置及び非一時的コンピュータ可読媒体

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