CN107993949A - 三维存储器位线电容的测试方法 - Google Patents

三维存储器位线电容的测试方法 Download PDF

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宋王琴
张顺勇
汤光敏
卢勤
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    • H10B41/20—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • H—ELECTRICITY
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Abstract

本发明公开了一种三维存储器位线电容的测试方法，属于半导体技术领域。所述方法包括：提供三维存储器样品；刻蚀三维存储器样品背面的衬底至剩余预设厚度的衬底；研磨预设厚度的衬底至呈现钨栓塞层；分析并确定目标位线在钨栓塞层中对应的钨栓塞；在确定的钨栓塞处测量目标位线的电容。本发明中的方法，通过从三维存储器的背面开始处理，即刻蚀背面的衬底并研磨至钨栓塞层，并对三维存储器的结构进行分析，从而在钨栓塞层找到目标位线对应的钨栓塞，进而使用纳米点针台在找到的钨栓塞处对目标位线的电容进行测量，其不仅确保了钨栓塞层不会受到损坏，而且实现了基于纳米点针台对三维存储器位线电容的测量。

Description

三维存储器位线电容的测试方法
技术领域
本发明涉及半导体技术领域，尤其涉及一种三维存储器位线电容的测试方法。
背景技术
闪存是一种非易变性的存储器，是电可擦除且可编程的只读存储器的一种特殊结构，其运作原理是通过改变晶体管或存储单元的临界电压来控制门极通道的开关以达到存储数据的目的，使存储在存储器中的数据不会因电源中断而消失。闪存以其便捷、存储密度高、可靠性好等优点成为非挥发性存储器研究的热点。从二十世纪八十年代第一个闪存产品问世以来，随着技术的发展和各类电子产品对存储的需求，闪存被广泛的应用于手机、笔记本、掌上电脑和U盘等移动和通讯设备中，并占据了非挥发性半导体存储器的大部分市场份额。
如今，经历了平面型闪存存储器的发展时期，已进入了三维闪存存储器的发展热潮。而在三维存储器的制程中，特别是芯片的设计研发阶段，对芯片的电性特性进行测试分析至关重要，其中，位线电容是一个非常重要的电性参数。而三维存储器由于其结构的复杂性，需要在特定金属层上使用纳米点针台进行测试，即将两根探针分别接在特定金属层中相邻的两根位线金属上。然而，如图1至图3所示，其中，图1为特定金属层所在位置的示意图，图2为特定金属层中位线金属的截面结构示意图，图3为特定金属层的俯视图；可见，特定金属层中位线金属的宽度设计一般小于30纳米，相邻的两根位线金属之间的空间(Space)间距小于20纳米，而纳米探针台的针尖尺寸一般在40纳米至60纳米之间，因此，由于纳米探针台针尖尺寸大于特定金属层中位线金属的线宽(位线金属的宽度与相邻两个位线金属之间的空间间距之和)，使得探针无法正常接触在特定金属层的单根位线金属上，从而无法测量出三维存储器位线与位线之间的电容；可见，由于三维存储器特定金属层的尺寸特点导致纳米点针台无法顺利的对其进行电容的测量。
发明内容
为解决现有技术的不足，本发明提供一种三维存储器位线电容的测试方法，包括：
提供三维存储器样品；
刻蚀所述三维存储器样品背面的衬底至剩余预设厚度的衬底；
研磨所述预设厚度的衬底至呈现钨栓塞层；
分析并确定目标位线在所述钨栓塞层中对应的钨栓塞；
在确定的钨栓塞处测量所述目标位线的电容。
可选地，使用等离子刻蚀机刻蚀所述三维存储器样品背面的衬底至剩余预设厚度的衬底。
可选地，所述预设厚度介于50纳米至200纳米之间。
可选地，采用化学机械研磨工艺研磨所述预设厚度的衬底至呈现钨栓塞层。
可选地，所述分析并确定目标位线在所述钨栓塞层中对应的钨栓塞之前，还包括：清洗呈现所述钨栓塞层的三维存储器样品，并使用加热台烘烤。
可选地，使用纳米点针台在确定的钨栓塞处测量所述目标位线的电容。
本发明的优点在于：
本发明中，通过从三维存储器的背面开始处理，即从背面刻蚀硅衬底并研磨至钨栓塞层，并对三维存储器的结构进行分析，从而在钨栓塞层找到目标位线对应的钨栓塞，进而使用纳米点针台在找到的钨栓塞处对目标位线的电容进行测量，其不仅确保了钨栓塞层不会受到损坏，而且实现了基于纳米点针台对三维存储器位线电容的测量。
附图说明
通过阅读下文优选实施方式的详细描述，各种其他的优点和益处对于本领域普通技术人员将变得清楚明了。附图仅用于示出优选实施方式的目的，而并不认为是对本发明的限制。而且在整个附图中，用相同的参考符号表示相同的部件。在附图中：
附图1为本发明提供的特定金属层所在位置的示意图；
附图2为本发明提供的位线金属截面结构示意图；
附图3为本发明提供的特定金属层的俯视图；
附图4为本发明提供的一种三维存储器位线电容的测试方法流程图；
附图5为本发明提供的钨栓塞层所在位置的示意图；
附图6为本发明提供的钨栓塞层的仰视图。
具体实施方式
下面将参照附图更详细地描述本公开的示例性实施方式。虽然附图中显示了本公开的示例性实施方式，然而应当理解，可以以各种形式实现本公开而不应被这里阐述的实施方式所限制。相反，提供这些实施方式是为了能够更透彻地理解本公开，并且能够将本公开的范围完整的传达给本领域的技术人员。
根据本发明的实施方式，提供一种三维存储器位线电容的测试方法，如图4所示，包括：
提供三维存储器样品；
刻蚀三维存储器样品背面的衬底至剩余预设厚度的衬底；
研磨预设厚度的衬底至呈现钨栓塞层；
分析并确定目标位线在钨栓塞层中对应的钨栓塞；
在确定的钨栓塞处测量目标位线的电容。
根据本发明的实施方式，三维存储器样品的芯片版图，如图2所示，包括：单元区(Cell Area)、译码区(Decoder Area)、页缓存区(Page Buffer Area)、外围&垫区(Periphery&Pad Area)。
根据本发明的实施方式，使用反应离子刻蚀机(Reactive Ion Etching Machine，简称RIE)刻蚀三维存储器样品背面的衬底至剩余预设厚度的衬底；其中，衬底具体为硅衬底。
需要说明地，本发明中，将没有进行结构上长的一面作为三维存储样品背面的衬底。
根据本发明的实施方式，预设厚度介于50纳米至200纳米之间。
本发明中，从三维存储器样品的背面开始处理，即刻蚀背面硅衬底至硅衬底的剩余厚度在50纳米至200纳米之间，以确保钨栓塞层不会受到损坏。
根据本发明的实施方式，采用化学机械研磨(Chemical Mechanical Polish，CMP)工艺研磨预设厚度的衬底至呈现钨栓塞层。
根据本发明的实施方式，分析并确定目标位线在钨栓塞层中对应的钨栓塞之前，还包括：清洗呈现钨栓塞层的三维存储器样品，并使用加热台烘烤。
本发明中，位线金属延伸到页缓存区中，即位线通过特定金属层中的金属与页缓存区中的钨栓塞层相连；其中，钨栓塞层的位置示意如图5所示，因而通过分析三维存储器样品的结构，能够找到目标位线对应的钨栓塞。而钨栓塞的直径在130纳米左右，有足够的空间将纳米探针台的两根探针分别接触在相邻的两个位线对应的钨栓塞上，其结构示意如图6所示，从而可以顺利的测量出三维存储器样品中目标位线之间电容。
根据本发明的实施方式，使用纳米点针台在确定的钨栓塞处测量目标位线的电容。
具体地，将纳米点针台的两根探针分别接触在确定的钨栓塞上，从而测量确定的钨栓塞对应的目标位线的电容。
本发明中，通过从三维存储器的背面开始处理，即刻蚀背面的硅衬底并研磨至钨栓塞层，并对三维存储器的结构进行分析，从而在钨栓塞层找到目标位线对应的钨栓塞，进而使用纳米点针台在找到的钨栓塞处对目标位线的电容进行测量，其不仅确保了钨栓塞层不会受到损坏，而且实现了基于纳米点针台对三维存储器位线电容的测量。
以上所述，仅为本发明较佳的具体实施方式，但本发明的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本发明揭露的技术范围内，可轻易想到的变化或替换，都应涵盖在本发明的保护范围之内。因此，本发明的保护范围应以所述权利要求的保护范围为准。

Claims (6)

1.一种三维存储器位线电容的测试方法，其特征在于，包括：
提供三维存储器样品；
刻蚀所述三维存储器样品背面的衬底至剩余预设厚度的衬底；
研磨所述预设厚度的衬底至呈现钨栓塞层；
分析并确定目标位线在所述钨栓塞层中对应的钨栓塞；
在确定的钨栓塞处测量所述目标位线的电容。
2.根据权利要求1所述的方法，其特征在于，使用等离子刻蚀机刻蚀所述三维存储器样品背面的衬底至剩余预设厚度的衬底。
3.根据权利要求1所述的方法，其特征在于，所述预设厚度介于50纳米至200纳米之间。
4.根据权利要求1所述的方法，其特征在于，采用化学机械研磨工艺研磨所述预设厚度的衬底至呈现钨栓塞层。
5.根据权利要求1所述的方法，其特征在于，所述分析并确定目标位线在所述钨栓塞层中对应的钨栓塞之前，还包括：清洗呈现所述钨栓塞层的三维存储器样品，并使用加热台烘烤。
6.根据权利要求1所述的方法，其特征在于，使用纳米点针台在确定的钨栓塞处测量所述目标位线的电容。
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