CN106206344A - 一种确定连通存储元件中的接触塞的缺陷的方法 - Google Patents

Abstract

本发明提供一种确定连通存储元件中的接触塞的缺陷的方法，包括：预处理存储元件，露出作为位线的受控金属层，包括失效的第一位线和第二位线；将存储元件按侧面朝上即第一位线处于第二位线上方的方式置于研磨台，实施研磨直至露出第一位线；沉积介电层，覆盖存储元件的顶面部分及其露出第一位线的侧面部分；在介电层中形成通孔，露出第一位线的部分侧面或者顶端电连接第一位线的多个接触塞中的任意一个的部分侧面；在通孔中形成金属接触；将存储元件按另一侧面朝上即第二位线处于第一位线上方的方式置于研磨台，实施研磨直至露出第二位线；去除第二位线；确定缺陷的位置。根据本发明，检测前的预处理过程更为简单，不会破坏所述缺陷。

Description

一种确定连通存储元件中的接触塞的缺陷的方法

技术领域

本发明涉及半导体制造工艺，具体而言涉及一种确定连通存储元件中的接触塞的缺陷的方法。

背景技术

诸如闪存、静态随机存取存储器、动态随机存取存储器、电可擦可编程只读存储器等的存储元件的重要组成部分是位线(BL)和字线(WL)，位线用于传输数据，字线用于控制存储元件的开启和关闭。

存储元件包含多个存储单元，如图1A所示，金属线100构成位线呈横向排列，每条金属线100与下方呈纵向排列的接触塞101电连接。随着器件特征尺寸的不断缩减，如图1B所示，接触塞101之前的间距也不断缩短，层间介电层103中的微细离子极易形成连通相邻的接触塞101的缺陷102，造成位线的电扰动或者漏电。因此，有效确定缺陷102的位置变得极为重要。然而，接触塞101的排布十分紧密且数量众多，每条金属线100的长度通常大于300微米，其下方电连接的接触塞101的数量超过300对，缺陷102则十分微小，长度小于100纳米，确定缺陷102的位置如同大海捞针，极其耗费人力和时间，并且不一定能够成功。

如图1B所示，由于接触塞101与下方的半导体衬底104电连接，二者均接地，如果采用极为有效地缺陷寻找方法VC(VoltageContrast，电势对比观测)，如图1C所示，所有的接触塞101均显示为亮点，包括缺陷102连通的两个相邻的接触塞101，因此，该方法并不适用。如果采用其它方法，准备检测样品的工作需要十分精确且相当繁琐，其原因在于：如图1B所示，如果缺陷102处于层间介电层103的上部接近顶端的位置，研磨器件将会破坏甚至去除缺陷102；如果缺陷102处于层间介电层103的中央位置，控制研磨的终点十分不易；如果缺陷102处于层间介电层103的下部接近底端的位置，需要不断重复研磨、观察、再研磨、再观察的过程，极为耗费时间，即使发现异常情况，也没有充分的证据可以证明其就是缺陷102。

因此，需要提出一种方法，以解决上述问题。

发明内容

针对现有技术的不足，本发明提供一种确定连通存储元件中的接触塞的缺陷的方法，包括：预处理所述存储元件，以露出作为位线的受控金属层，所述受控金属层包括失效的第一位线和第二位线；将所述存储元件按侧面朝上即所述第一位线处于所述第二位线上方的方式置于研磨台上，研磨所述存储元件直至露出所述第一位线；沉积介电层，以覆盖所述存储元件的顶面部分以及所述存储元件的露出所述第一位线的侧面部分；在介电层中形成通孔，以露出所述第一位线的部分侧面或者顶端电连接所述第一位线的多个接触塞中的任意一个的部分侧面；在所述通孔中形成金属接触；将所述存储元件按另一侧面朝上即所述第二位线处于所述第一位线上方的方式置于研磨台上，研磨所述存储元件直至露出所述第二位线；去除所述露出的第二位线；确定所述缺陷在所述存储元件中的位置。

在一个示例中，所述介电层的材料为二氧化硅。

在一个示例中，依次实施图案化和蚀刻工艺形成所述通孔。

在一个示例中，所述蚀刻使用的离子束的离子源包括镓、砷或铟。

在一个示例中，所述金属接触的构成材料包括钨、铂或铝。

在一个示例中，通过湿法腐蚀去除所述露出的第二位线。

在一个示例中，所述湿法腐蚀的腐蚀液为硝酸，所述湿法腐蚀的时间不超过2秒。

在一个示例中，采用VC检测方法确定所述缺陷在所述存储元件中的位置，所述VC检测方法的加速电压为1.0kV-2.0kV，发射电流为300pA-500pA。

在一个示例中，确定所述缺陷的存在位置后，通过透射电子显微镜的观察进行验证

根据本发明，对所述失效的存储元件实施的检测前的预处理过程更为简单，不会破坏其中存在的缺陷，耗费较少的人力和时间。

附图说明

本发明的下列附图在此作为本发明的一部分用于理解本发明。附图中示出了本发明的实施例及其描述，用来解释本发明的原理。

附图中：

图1A为存储元件中的位线和接触塞排布结构的顶视图；

图1B为沿图1A中的X-X方向得到的示意性剖面图；

图1C为采用VC对图1A示出的存储元件检测得到的检测结果示意图；

图2A-图2H为根据本发明示例性实施例的方法依次实施的步骤所分别获得的器件的示意性剖面图；

图3A为沿图2A中的X-X方向得到的示意性剖面图；

图3B为沿图2B中的X-X方向得到的示意性剖面图；

图3C为沿图2C中的X-X方向得到的示意性剖面图；

图3D为沿图2D中的X-X方向得到的示意性剖面图；

图3E为沿图2E中的X-X方向得到的示意性剖面图；

图3F为沿图2F中的X-X方向得到的示意性剖面图；

图3G为沿图2G中的X-X方向得到的示意性剖面图；

图4为采用VC对图2H示出的器件检测得到的检测结果示意图；

图5为根据本发明示例性实施例的方法依次实施的步骤的流程图。

具体实施方式

在下文的描述中，给出了大量具体的细节以便提供对本发明更为彻底的理解。然而，对于本领域技术人员而言显而易见的是，本发明可以无需一个或多个这些细节而得以实施。在其他的例子中，为了避免与本发明发生混淆，对于本领域公知的一些技术特征未进行描述。

为了彻底理解本发明，将在下列的描述中提出详细的步骤，以便阐释本发明提出的确定连通存储元件中的接触塞的缺陷的方法。显然，本发明的施行并不限定于半导体领域的技术人员所熟习的特殊细节。本发明的较佳实施例详细描述如下，然而除了这些详细描述外，本发明还可以具有其他实施方式。

应当理解的是，当在本说明书中使用术语“包含”和/或“包括”时，其指明存在所述特征、整体、步骤、操作、元件和/或组件，但不排除存在或附加一个或多个其他特征、整体、步骤、操作、元件、组件和/或它们的组合。

[示例性实施例]

参照图2A-图2H，其中示出了根据本发明示例性实施例的方法依次实施的步骤所分别获得的器件的示意性剖面图。

首先，如图2A所示，预处理失效的存储元件，以露出作为位线的受控金属层，包括失效的第一位线201和第二位线202。第一位线201和第二位线202发生失效的原因在于，如图3A所示，在顶端电连接第一位线201的第一接触塞204与顶端电连接第一位线202的第二接触塞205之间存在一缺陷203，其连通第一接触塞204与第二接触塞205，造成第一位线201和第二位线202的电扰动或者漏电。

接着，如图2B和图3B所示，将所述存储元件按侧面朝上即第一位线201处于第二位线202上方的方式置于研磨台上，研磨所述存储元件直至露出第一位线201。作为示例，采用常规的化学机械研磨工艺实施所述研磨。

接着，如图2C所示，沉积介电层206，以覆盖所述存储元件的顶面部分以及所述存储元件的露出第一位线201的侧面部分。作为示例，介电层206的材料可以为二氧化硅，二氧化硅与所述存储元件中的半导体衬底和作为位线的受控金属层之间具有良好的附着性且具有较小的应力。如图3C所示，后续实施VC检测时，介电层206可以隔离所述存储元件中的半导体衬底，避免第一位线201和第二位线202同时接地；后续实施腐蚀液去除第二位线202时，介电层206可以保护第一位线201不被腐蚀。

接着，如图2D和图3D所示，在介电层206中形成通孔207，以露出第一位线201的部分侧面或者顶端电连接第一位线201的多个接触塞中的任意一个的部分侧面。作为示例，可以实施常规的图案化和蚀刻工艺形成通孔207，所述蚀刻使用的离子束的离子源包括镓、砷、铟等。

接着，如图2E和图3E所示，在通孔207中形成金属接触208。作为示例，可以常规的沉积工艺形成金属接触208，其构成材料包括钨、铂、铝等不受后续去除第二位线202所使用的腐蚀液腐蚀的金属材料。

接着，如图2F和图3F所示，将所述存储元件按另一侧面朝上即第二位线202处于第一位线201上方的方式置于研磨台上，研磨所述存储元件直至露出第二位线202。作为示例，采用常规的化学机械研磨工艺实施所述研磨。

接着，如图2G和图3G所示，去除露出的第二位线202。作为示例，通过湿法腐蚀去除露出的第二位线202，所述湿法腐蚀的腐蚀液为硝酸，硝酸对第二位线202的构成材料的腐蚀速率远大于对顶端电连接第二位线202的接触孔的构成材料的腐蚀速率。由于第二位线202的厚度通常小于100纳米，防止第二位线202中的铜扩散的阻挡层的厚度通常小于10纳米，因此，所述湿法腐蚀的时间以不超过2秒为宜。

接着，如图2H所示，确定缺陷203在存储元件中的位置。作为示例，采用VC检测方法确定缺陷203在存储元件中的位置，如图4所示，由于缺陷203的存在，上下两个相邻的接触塞发生导通而接地，进而呈现亮点400，其余的任一上下两个相邻的接触塞之间不发生导通，进而呈现暗点401。所述VC检测方法的加速电压为1.0kV-2.0kV，发射电流为300pA-500pA。确定缺陷203的存在位置后，可以通过透射电子显微镜的观察进行验证。

至此，完成了根据本发明示例性实施例的方法实施的工艺步骤。根据本发明，对失效的存储元件实施的检测前的预处理过程更为简单，不会破坏其中存在的缺陷，耗费较少的人力和时间，与传统的检测方法相比，检测前的预处理以及检测过程的总耗时不超过一小时，缩短至少两个小时。

参照图5，其中示出了根据本发明示例性实施例的方法依次实施的步骤的流程图，用于简要示出制造工艺的流程。

在步骤501中，预处理失效的存储元件，以露出作为位线的受控金属层，包括失效的第一位线和第二位线；

在步骤502中，将存储元件按侧面朝上即第一位线处于第二位线上方的方式置于研磨台上，实施研磨直至露出第一位线；

在步骤503中，沉积介电层，以覆盖存储元件的顶面部分以及存储元件的露出第一位线的侧面部分；

在步骤504中，在介电层中形成通孔，以露出第一位线的部分侧面或者顶端电连接第一位线的多个接触塞中的任意一个的部分侧面；

在步骤505中，在通孔中形成金属接触；

在步骤506中，将存储元件按另一侧面朝上即第二位线处于第一位线上方的方式置于研磨台上，实施研磨直至露出第二位线；

在步骤507中，去除露出的第二位线；

在步骤508中，确定存储元件中的缺陷所处的位置。

本发明已经通过上述实施例进行了说明，但应当理解的是，上述实施例只是用于举例和说明的目的，而非意在将本发明限制于所描述的实施例范围内。此外本领域技术人员可以理解的是，本发明并不局限于上述实施例，根据本发明的教导还可以做出更多种的变型和修改，这些变型和修改均落在本发明所要求保护的范围以内。本发明的保护范围由附属的权利要求书及其等效范围所界定。

Claims (9)

1.一种确定连通存储元件中的接触塞的缺陷的方法，包括：

预处理所述存储元件，以露出作为位线的受控金属层，所述受控金属层包括失效的第一位线和第二位线；

将所述存储元件按侧面朝上即所述第一位线处于所述第二位线上方的方式置于研磨台上，研磨所述存储元件直至露出所述第一位线；

沉积介电层，以覆盖所述存储元件的顶面部分以及所述存储元件的露出所述第一位线的侧面部分；

在介电层中形成一通孔，以露出所述第一位线的部分侧面或者顶端电连接所述第一位线的多个接触塞中的任意一个的部分侧面；

在所述通孔中形成金属接触；

将所述存储元件按另一侧面朝上即所述第二位线处于所述第一位线上方的方式置于研磨台上，研磨所述存储元件直至露出所述第二位线；

去除所述露出的第二位线；

确定所述缺陷在所述存储元件中的位置。

2.根据权利要求1所述的方法，其特征在于，所述介电层的材料为二氧化硅。

3.根据权利要求1所述的方法，其特征在于，依次实施图案化和蚀刻工艺形成所述通孔。

4.根据权利要求3所述的方法，其特征在于，所述蚀刻使用的离子束的离子源包括镓、砷或铟。

5.根据权利要求1所述的方法，其特征在于，所述金属接触的构成材料包括钨、铂或铝。

6.根据权利要求1所述的方法，其特征在于，通过湿法腐蚀去除所述露出的第二位线。

7.根据权利要求6所述的方法，其特征在于，所述湿法腐蚀的腐蚀液为硝酸，所述湿法腐蚀的时间不超过2秒。

8.根据权利要求1所述的方法，其特征在于，采用VC检测方法确定所述缺陷在所述存储元件中的位置，所述VC检测方法的加速电压为1.0kV-2.0kV，发射电流为300pA-500pA。

9.根据权利要求1所述的方法，其特征在于，确定所述缺陷的存在位置后，通过透射电子显微镜的观察进行验证。