CN107924917A - 具有串联连接的增强模式栅极区域和耗尽模式栅极区域的异质结场效应晶体管器件 - Google Patents

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Abstract

大致而言，异质结场效应晶体管器件包括支撑沟道区域的第一压电层、在第一压电层上方的第二压电层以及源极和漏极。在第二压电层上方的电介质层将源极和漏极电分离，并具有多个区段，这些区段中的两个区段通过第一间隙分离。第一栅极具有第一尖端，第一尖端在第一间隙内，第一间隙具有小于约200nm的长度。在紧接在第二压电层下方的第一压电层中，在第一间隙正下方，电介质层中的应力产生至少约1×1011/cm2电荷的压电电荷。第一栅极控制沟道区域的常关断区段。具有至少500nm的长度的第二栅极控制沟道区域的常导通区段。

Description

具有串联连接的增强模式栅极区域和耗尽模式栅极区域的异 质结场效应晶体管器件
相关申请的交叉引用
本申请要求于2016年5月20日由Hiu Yung Wong、Nelson de Almeida Braga和Rimvydas Mickevicius提交的题为“MONOLITHICALLY INTEGRATED III-NITRIDE CASCODECIRCUIT FOR HIGH VOLTAGE APPLICATION”的美国临时申请No.62/339,262的优先权，其全部内容通过引用结合于此。
技术领域
本技术涉及具有串联连接的增强模式(常关断)区域和耗尽模式(常导通)区域的异质结场效应晶体管(HFET)。
背景技术
例如，可以使用HFET(包括高电子迁移率晶体管(HEMT)或金属绝缘体半导体HFET(MISHFET)或双沟道HFET/HEMT/MISHFET或双重沟道HFET/HEMT/MISHFET或薄体(SOI、finFET、三栅、环栅等)HFET/HEMT/MISHFET作为开关器件。这种器件通常由III-V族半导体形成，并且通过具有未掺杂的沟道区域而实现非常高的迁移率。在常规的HFET中，器件被描述为“常导通”；即，阈值电压(在此有时也被称为夹断电压)是零或负的，并且沟道在源极和栅极之间施加很小偏置或不施加偏置的情况下传导电流。对于功率电子应用，出于安全、能量转换和电路设计的原因，常关断器件是强烈优选的。例如，在发生故障导致浮置或接地的栅极端子的情况下，常导通器件将允许大量的功率在源极和漏极之间流动。
在功率应用中，已知将常关断器件布置成与常导通器件串联连接。传统的常关断器件可以由硅形成，而常导通器件通常由其他材料例如III-V族半导体形成。然而，将单一制造工艺中的不同材料组合起来可能是复杂且昂贵的。使用流水线制造工艺形成串联连接到常导通器件的常关断器件将是有利的。
发明内容
本文公开的技术涉及一种HFET器件，该HFET器件包括控制常关断沟道区域的栅极和控制常导通沟道区域的栅极。
这里描述了一种异质结场效应器件。HFET器件包括含异质结场效应晶体管器件的集成电路器件。异质结场效应晶体管器件包括支撑沟道层的第一压电层、在第一压电层上方的第二压电层、外源极和外漏极。HFET器件还包括电介质层，电介质层在第二压电层上方并且将外源极和外漏极在纵向上电分离，并且在纵向上具有多个区段，所述多个区段中的两个区段由第一间隙分离。HFET器件还包括第一栅极。第一栅极具有连接到第一栅极接触的第一尖端，第一尖端在第一间隙内，第一间隙具有小于约200nm的长度，其中在紧接在第二压电层下方的第一压电层中，在第一间隙正下方，电介质层中的应力产生至少约1×1011/cm2电荷的压电电荷。除了第一栅极之外，还存在设置在电介质层中的第二间隙内的第二栅极，第二间隙在纵向上分离多个区段中的区段，第二间隙具有至少为500nm的长度。第一栅极控制沟道层的常关断区段，并且第二栅极控制沟道区域的常导通区段。
在实施例中，第一压电层实质上是晶体的第一III-V族半导体，第二压电层实质上是具有比晶体的第一III-V族半导体宽的带隙的晶体的第二III-V族半导体。第一压电层和第二压电层可以基本上是单晶或多晶的。
在实施例中，HFET器件还包括中间源极和中间漏极、在外源极和中间漏极之间的第一栅极以及在中间源极和外漏极之间的第二栅极，并且其中中间源极与中间漏极电连接。
电介质层可以实质上是氮化硅。
在一些实施例中，第一栅极与第二栅极电连接，而在其他实施例中，第一栅极与第二栅极没有电连接。
在实施例中，第一栅极具有连接到第一栅极接触的第二尖端，第二尖端设置在电介质层中的第二间隙中，电介质层的多个区段中的一个区段设置在第一尖端和第二尖端之间，第二间隙具有小于约200nm的长度。
在此描述的HFET器件的实施例中，第一压电层和第二压电层在异质结处相接，并且在第一尖端和异质结之间的最短垂直距离与在第二栅极和异质结之间的最短垂直距离基本相同。
本文所述的集成电路器件包括HFET器件，异质结场效应晶体管器件包括支撑沟道区域的第一压电层、在第一压电层上方的第二压电层、外源极、中间漏极、电连接到中间漏极的中间源极以及外漏极。HFET器件另外包括电介质层，电介质层在第二压电层上方，并且电分离外源极和中间漏极，并具有多个区段，所述多个区段中的两个区段由第一间隙分离。该器件还包括：设置在外源极和中间漏极之间的第一栅极，第一栅极具有连接到第一栅极接触的第一尖端，第一尖端在第一间隙内，第一间隙具有小于约200nm的长度；以及设置在中间源极和外漏极之间的第二栅极。第二栅极设置在电介质层中的第二间隙中，第二间隙在纵向分离多个区段中的区段，第二间隙具有至少500nm的长度。第一栅极控制沟道区域的常关断区段，并且第二栅极控制沟道区域的常导通区段。
本文描述了包括HFET器件的另一集成电路器件，所述HFET器件包括支撑沟道区域的第一压电层、在第一压电层上方的第二压电层、源极和漏极。此外，HFET器件包括电介质层，电介质层在第二压电层上方以及在源极和漏极之间，并且电介质层具有多个区段，这些区段由多个间隙分离。第一栅极具有连接到第一栅极接触的第一尖端，第一尖端在第一间隙内，第一间隙具有小于约200nm的长度；并且第二栅极设置在第一栅极和漏极之间，并且还设置在多个间隙中的第二间隙中，第二间隙具有至少为500nm的长度。第一栅极控制沟道区域的常关断区段，并且第二栅极控制沟道区域的常导通区段。
本文描述了包括HFET器件的又一集成电路器件，所述HFET器件包括支撑沟道区域的第一压电层、在第一压电层上方的第二压电层、源极和漏极。所述HFET器件还包括电介质层，所述电介质层在所述第二压电层上方以及在所述源极和所述漏极之间，并且具有多个区段，所述区段由多个间隙分离。另外，第一栅极具有连接到第一栅极接触的第一尖端，第一尖端在第一间隙内，第一间隙具有小于约200nm的长度；并且第二栅极设置在第一栅极和漏极之间，并进一步设置在多个间隙中的第二间隙中，第二间隙具有至少为500nm的长度。第一栅极控制沟道区域的常关断区段，并且第二区域控制沟道区域的常导通区段。第一压电层和第二压电层在异质结处相接，并且在第一尖端和异质结之间的最短垂直距离与在第二栅极和异质结之间的最短垂直距离基本相同。
附图说明
图1示出了传统的HFET器件。
图2是示出在制造半导体器件期间电介质层中的固有压应力(施加在下面的层上的应力)的横截面图。
图3示出了根据美国专利申请No.15/098,164的常关断HFET。
图4是示出如本文所述的串联连接到常导通HFET的常关断HFET的电路图。
图5是包括串联连接到常导通HFET的常关断HFET的HFET器件的横截面图，每个HFET具有其自己的源极和漏极。
图6是示出如本文所述的HFET器件中的常关断器件的漏极电流与源极-栅极电压之间关系的图。
图7是紧凑型集成HFET器件的横截面图，该器件包括控制沟道的常关断区段的第一栅极和控制沟道的常导通区段的第二栅极。
图8是示出如本文所述的HFET器件中的常关断器件的漏极电流与源极-栅极电压之间关系的图。
图9a和图9b分别是异质结finFET器件的透视图和横截面图。
图10a、图10b和图10c是图9a和图9b的器件的横截面图，示出了如何将其修改成具有沟道的串联连接的常关断区段和常导通区段的HFET器件。
图11示出说明性数字集成电路设计流程的简化表示。
图12是可用于实施本文所述的任何方法和工艺的计算机系统的简化框图。
具体实施方式
图1示出了传统的HFET器件100。衬底102是晶体半导体衬底，例如硅、碳化硅、氮化镓或蓝宝石晶片。缓冲部104通常由晶体III-V族半导体材料(例如III族氮化物材料，例如GaN)形成。如将看到的，缓冲部104在合适的偏置电压下支撑沟道118。阻挡部106是具有比缓冲部104的材料更宽带隙的不同III-V族半导体材料，并且可以是例如AlxGa1-xN，其中x可以从例如约0.1至约1变化。阻挡部106和缓冲部104因此在异质结108处相接。缓冲部104和阻挡部106都是压电层，由具有压电特性的材料形成。栅极110典型地由金属例如NiAu双层或合金形成，其将与阻挡部106形成肖特基势垒。在一些器件中，薄的栅极电介质(未示出)可介于栅极110和阻挡部106之间。源极112和漏极114电耦合到阻挡部106，并且由与阻挡部106(例如TiN)形成欧姆接触的导电材料形成，诸如Ti/Al/Ni/Au的金属层或者一些其它合适的材料或者材料组合。在其他示例中，可以在源极112和漏极114的位置处去除阻挡部106，并且源极112和漏极114可以电耦合到缓冲部104。钝化层116通常是氮化硅，但也可以是一些其他电介质材料。通常从沉积在衬底102上的AlN(未示出)的种子层外延生长缓冲部104和阻挡部106。为了最大化沟道区域118中的电子迁移率，缓冲部104不被有意掺杂，从而避免与离子化掺杂剂原子碰撞，即杂质散射。
在阻挡部106和缓冲部104(在异质结108处)的界面处的极化电荷在沟道区域118处产生被称为二维电子气(2DEG)的高迁移率电子层。
当在漏极114和源极112之间施加电压差时，沟道118在源极112和栅极110之间没有电压差的情况下传导电流。该器件被描述为“常导通”器件，因为即使在栅极和源极之间施加有零或为负的偏压，晶体管也导通。在漏极和源极之间给定电位差，在发生故障导致浮置或接地的栅极端子的情况下，在沟道118中将有电流流动。为了安全和为了电路简化，对于大多数用途来说，常关断器件比常导通器件更优选。注意，图1和随后的图并非按比例绘制。
已知将常关断器件(例如硅基MOSFET)与由III-V族半导体形成的常导通HFET串联布置，但是不同材料的使用产生制造挑战。将由III-V族半导体形成的常导通HFET与使用相同材料制成的常关断器件配对将会更简单。使两个HFET之间的制造差异最小化将是最有利的。
Wong等人的题为“Tined Gate to Control Threshold Voltage in a DeviceFormed of Materials Having Piezoelectric Properties”的美国专利申请no.15/098,164(以下简称“'164申请”，在此通过参考引入)描述了通过使用应力工程而使得常关断的III-V族半导体HFET，该美国专利申请具有与本申请相同的发明人并由本申请的受让人拥有。
在'164申请中描述的实施例利用如下的事实：如图1的电介质层116的许多电介质层具有显著的固有压应力或拉应力。如图2所示，如果电介质层116具有固有压应力，则当其被图案化以形成开口120时，电介质层116将试图扩展(由箭头示出)，从而在阻挡部106和缓冲部104上施加压应力，包括施加到缓冲部104的沟道区域118和下方。如箭头的长度所示，所施加的应力随着深度而减小，即随着与钝化层116的距离而减小。箭头长度并非按比例绘制。由于通常用于缓冲部104(诸如GaN)的晶体的III-V族半导体的压电性质，所施加的应力/应变梯度在阻挡部106、沟道区域118和缓冲部104中产生负的压电电荷。在钝化层116的图案化边界正下方，应变梯度最大，压电电荷具有最大的量值。在缓冲部104中形成的应变(其将决定应变梯度)取决于开口120的宽度(对于功率器件典型地>0.5μm)并且应变通常太小而不能产生显著的负压电电荷。但是，对于功率器件，大的开口120(即，对应于大的栅极长度)对于防止在大的漏极偏置下的穿通电流是重要的。在图1的完成器件中，在沟道区域118中和下方的缓冲部104中的负压电电荷通常不足以改变夹断电压。
图3示出了'164申请的器件的实施例。HFET 100具有修改的栅极110，其包括(在该示例中)从主体122(用作栅极接触)突出的两个尖端124，尖端124设置在主体122和阻挡部106之间。对于窄的尖端124，钝化层116的两个图案化的边缘彼此充分靠近以致它们施加的应力累积，从而增加了应变和应变梯度且因此增加了负极化电荷(由符号“—”表示)，用于破坏下方的2DEG，并创建常关断器件。
图3的器件可以单独使用，但是在非常高的漏极电压下会受到漏极引起的势垒降低的影响，因此最适合用作低电压器件。在这里描述的实施例中，如图3所示的低电压常关断器件可以串联连接到如图1所示的常导通器件，以形成具有高击穿电压的、在高漏极偏置时具有正夹断电压的高电压器件(常关断器件)。
参考图4，如本文所述的HFET器件包括源极212、漏极214和串联连接到耗尽模式(常导通)HFET 250的增强模式(常关断)HFET200。如将看到的，常关断HFET 200是应力工程器件，包括具有一个、两个或更多个尖端的尖端栅极。在一些实施例中，HFET 200和250的栅极被电连接，而在其他实施例中，当HFET 250的栅极保持接地或者施加恒定的DC偏置时，将输入电压施加到HFET 200的栅极。
尽管在此描述的HFET器件有许多可接受的变型，但是将详细描述两个主要变型，每一个都提供不同的优点。在一个变型中，增强模式HFET 200和耗尽模式HFET 250被形成为分离的器件，每个都具有其自己的源极和漏极。分离的器件形成在同一芯片上。在另一变型中，增强模式HFET 200和耗尽模式HFET 250被集成到更紧凑的器件中，而没有中间源极和中间漏极。在任何一种变型中，制造都是直接的，其中两个器件都使用相同的工艺步骤形成。下面的描述将描述用于制造包括分离的或紧凑的HFET器件的集成电路器件的方法。
如将会看到的，在两个变型中，HFET晶体管器件包括支撑沟道区域的第一压电层、在第一压电层上方的第二压电层、外源极和外漏极。在第二压电层上方的电介质层将外源极和外漏极电分离，并具有多个区段，多个区段中的两个区段由第一间隙分离。存在第一栅极，该第一栅极具有连接到第一栅极接触的第一尖端，第一尖端在第一间隙内，第一间隙具有小于约200nm的长度。在紧接在第二压电层下方的第一压电层中，在第一间隙正下方，电介质层中的应力产生至少约1×1011/cm2电荷的压电电荷。第二栅极具有至少为500nm的长度。第一栅极控制沟道区域的常关断区段，并且第二栅极控制沟道区域的常导通区段。
分离的HFET
图5示出了分离的HFET器件150。其包括衬底102、缓冲部104和阻挡部106。在本示例中，缓冲部104可以是单晶GaN，并且阻挡部106可以是单晶AlxGa1-xN，其中0.1<x<1。可以使用其它材料，只要缓冲部104和阻挡部106都是具有压电特性的单晶III-V族半导体，并且阻挡部106的材料具有比缓冲部104的材料更宽的带隙。缓冲部104和阻挡部106在异质结108处相接。
在本示例和其他示例中，缓冲部104和阻挡部106的材料被描述为单晶。在其他实施例中，这些层中的一个或两者可以是多晶的。例如，在柱状多晶材料中，晶粒设置为垂直相邻的柱，多晶体具有相同的取向，并且材料可以表现出压电特性，因此适用于如本文所述的HFET器件。如本文所用，“晶体”材料可以是单晶或多晶。在此描述为“实质上”晶体的材料主要是单晶或多晶，但是如本领域技术人员将理解的，正常的工艺变化可能导致偶然的缺陷。
分离的HFET器件150包括常关断HFET 200和常导通HFET250，并且包括外源极212、中间漏极218、中间源极220和外漏极214。增强模式尖端栅极210在外源极212和中间漏极210之间。尖端栅极210具有至少一个从栅极接触222突出的尖端224；在所示的示例中栅极210具有两个尖端224，但在其它情况下可以具有单个尖端，或者可以具有三个尖端或更多。每个尖端224设置在间隙211内，该间隙211分离电介质216的各区段。电介质216在纵向上电分离源极212和漏极214；将理解到，其他元件也可以分离源极212和漏极214。电介质216在纵向上具有多个区段，这些区段通过一个或多个间隙(例如间隙211)分离。电介质216在间隙211的边缘处施加压应力，从而在紧接在阻挡部106下方、在异质结108的缓冲部104侧上产生施加在尖端224正下方的负电荷。当在外源极212和尖端栅极210之间不施加电压时，负电荷用于破坏沟道区域118中的2DEG。在实施例中，在与阻挡部106相邻的缓冲部104中，由电介质层施加的应力在沟道区域118中产生至少约为1x1011/cm2电荷的压电电荷。因此，栅极210控制沟道区域118的常关断区段。任何尖端224具有小于约200nm的长度，该长度是平行于在沟道区域118中的电流方向测量的。在此讨论中，当涉及电介质层216中的栅极、尖端或间隙时，术语“长度”和“纵向”描述了平行于沟道中的电流流动方向的尺度。
耗尽模式栅极310位于中间源极220和外漏极214之间。常导通HFET 250中的电介质216的区段可以存在或不存在，或者可以不是与常关断HFET 200中的电介质216相同的电介质或具有与常关断HFET 200中的电介质216相同的特性。在许多HFET中，电介质216被包括作为钝化层以减少或消除表面电荷。栅极310具有至少500nm的长度。栅极310控制沟道区域118的常导通区段。
用于源极、漏极、栅极、电介质等的材料可以如前面关于图1和图3中所示的器件所描述的那样。在其他实施例中，在尖端224与阻挡部106之间和/或在栅极310和阻挡部106之间，可以包括薄栅极电介质。
常关断HFET 200和常导通HFET 250形成在同一晶片上。它们可以分开一段距离，或者它们可以紧邻。中间漏极218和中间源极220可以通过连接227以任何合适的方式电连接。在一些实施例中，中间漏极218和中间源极220被集成到单个电极中。中间漏极218和中间源极220之间的较短距离减小了电阻。HFET 200和HFET 250的相应元件最有利地通过相同的工艺步骤形成；即在大多数实施例中，HFET200和HFET 250中的缓冲部104同时并通过相同的工艺形成；对于阻挡部106同样如此。相同的图案化和刻蚀步骤去除阻挡部106的部分，并且相同的沉积和图案化步骤形成外源极212、中间漏极218、中间源极220和外漏极214。单个沉积步骤形成HFET 200和250两者中的电介质层216，并且图案化步骤打开用于栅极210的尖端224和用于栅极210的间隙。栅极210和310在相同的沉积、图案化和刻蚀步骤中形成。
如上所述，在大多数实施例中，相应的元件，例如常关断HFET200和常导通HFET250的缓冲部104、沟道层118和阻挡部106，在相同的工艺步骤中由相同材料同时形成，并且实际上它们是相同的层，即使在每个器件中的层的各部分之间存在物理分离。因此，在常关断HFET 200和常导通HFET 250中的缓冲部104是支撑单个沟道层118的单个第一压电层。类似地，在常关断HFET 200和常导通HFET250中的阻挡部106是第一压电层上方的单个第二压电层。在这个讨论中，“层”不必是纵向连续的。
与将在下面描述的紧凑集成器件相比，包括分离的HFET的器件提供了若干优点。串扰被最小化。两个HFET可以分开地被优化，例如如果需要的话，可以使用不同的电介质，或者可以以某种方式处理一个HFET的电介质或另一个HFET的电介质，以影响由图案化的电介质施加到下方层的应力。与待描述的集成器件相比，分离HFET允许在电介质116的长度上具有更多的自由度，并且可以允许在电介质116中产生更多的应力，并且因此允许由栅极210控制的常关断沟道区域的更多的正夹断电压。
将会看到，电介质216将外源极212和中间漏极218电分离，并且具有多个区段，这些区段由诸如间隙211的间隙分离。栅极210设置在外源极212和中间漏极218之间。尖端224连接到栅极接触222。栅极310设置在中间源极220和外漏极214之间。
在一些实施例中，栅极210和310电连接，而在其他实施例中，当栅极310保持接地或者施加恒定的DC偏置时，将输入电压施加到栅极210。
图6示出了模拟器件(即如图5所示的HFET器件，两个HFET具有分开的源极和漏极)中的沟道的常关断区段的漏极电流与栅极-源极电压的关系。曲线A和B示出了当栅极210和310未被连接时，即，当输入电压被施加到栅极210并且栅极310被保持接地或者处于恒定的DC电压时，器件150的源极和栅极之间的给定电压(VGS)下的漏极电流(ID)。曲线C示出了当栅极210和310连接时器件150的VGS的ID。对于曲线A，漏极电压较低为0.01V，而对于曲线B和C，漏极电压较高为1000V。夹断电压被认为是漏极电流达到1E-5A/mm的电压，这是器件电子中的通用标准。
对于所有三条曲线，夹断电压均为正：在栅极未连接的低电压情况下(曲线A)，最大正值，为大约1.9V；在栅极未连接的高电压情况下(曲线B)，较小但仍为正，为1.2V。当在高电压连接栅极时(曲线C)，夹断电压(在漏极电流等于1E-5A/mm时)仍为正值，为约1.1V。
如将理解的，与待描述的集成器件相比，形成有分离的HFET的器件必然不太紧凑并且具有增加的接触电阻。
集成的HFET
图7示出了具有沟道的常导通区段和常关断区段的更紧凑的集成HFET器件350。如前所述，衬底102、缓冲部104和阻挡部106都是半导体层。在源极412和漏极414之间有两个栅极410和510。
增强模式栅极410具有一个或多个尖端424，每个尖端424连接到栅极接触422。在示出的示例中，具有一个尖端424，但也可以具有两个、三个或更多个，每个尖端布置在电介质416中的间隙411内。在具有多个尖端的实施例中，电介质416的区段布置在相邻尖端之间。其中布置了增强模式栅极410的尖端424的每个间隙411的长度被选择为使得：在尖端424正下方、在紧接在阻挡部106下方的沟道区域118中的缓冲部104上施加应力。应力将产生压电电荷，足以在源极412和增强模式栅极410之间不施加电压的情况下破坏2DEG。长度例如将小于约200nm。在实施例中，由电介质层施加的应力在沟道区域118中产生至少为约1×1011/cm2电荷的压电电荷。
耗尽模式栅极510在纵向上设置在增强模式栅极410和漏极414之间，并且具有至少500nm的长度。
栅极510设置在电介质416中的间隙中。在实施例中，在栅极510和异质结108之间的最短垂直距离与在栅极410的尖端424和异质结108之间的最短垂直距离实质上相同，其中“实质上相同”允许通常的工艺变化。栅极410控制沟道区域118的常关断区段，而栅极510控制沟道区域118的常导通区段。
栅极510与栅极410的最接近栅极510的尖端424之间的距离可以变化，例如在约0.5微米至约1毫米之间；典型的距离可以在约0.5微米和约10微米之间。
用于源极、漏极、栅极、电介质等的材料可以如前面关于图1和图3中所示的器件所描述的那样。在其它实施例中，可以包括在尖端424和阻挡部106之间以及在栅极510和阻挡部106之间的薄栅极电介质106。
为了描述的一致性，源极412和漏极414可以被称为外源极412和外漏极414。描述“外”适用于任何最外面的源极和漏极，无论是否存在中间源极或漏极。
图8示出了模拟器件中沟道的常关断区段的漏极电流与栅极电压之间的关系。当栅极410和510连接或以其他方式保持在相等的电压时，曲线A、B和C示出了器件350的ID与VGS的关系。对于曲线A，漏极电压为0.01V；对于曲线B，漏极电压为100V；对于曲线C，漏极电压较高为1000V。夹断电压在这里被认为是漏电流达到1E-5A/mm时的电压，这是器件电子中的通用标准。
通过将该曲线图与图6的曲线图进行比较可以看出，对于紧凑的集成器件，夹断电压一般比分离器件的夹断电压低。所有三条曲线的夹断电压(漏电流为1E-5A/mm时的电压)均为正。在0.1V的漏极电压(曲线A)下，夹断电压约为0.7V，为最大正值。在100V的漏极电压(曲线B)下，夹断电压约为0.04V，而在1000V的漏极电压(曲线C)下，夹断电压约为0.01V。
图7的集成器件350具有紧凑的布局和减小的串联电阻。与图5中所示的器件相比，集成装置350更容易受到串扰的影响。与可比较的分离器件相比，集成器件在沟道的常关断区域中可能具有更低的正夹断电压。
FinFET变型
已经提供了两种变型，但是本领域技术人员将想到其他变型。作为一个例子，将描述具有串联连接到常导通沟道区域的常关断沟道区域的HFET器件的finFET实施例。
图9a示出了finFET器件，其在IEEE Transaction on Electron Devices，Vol.60，No.10，2013年10月，第3012-3018页，Im等人的“High-Performance GaN-BasedNanochannel FinFETs With/Without AlGaN/GaN Heterostructure”中进行了更详细描述。FinFET 270形成在高电阻GaN/蓝宝石衬底268上。Ni/Au栅极260环绕包括GaN 266和AlGaN 264的外延生长的异质结构；器件的源极和漏极分别表示为264/266S和264/266D。器件还包括栅极氧化物262。如图9b所示，在B-B'处截取的横截面图，AlGaN阻挡部264和GaN缓冲部266之间的异质结在缓冲部266顶部的沟道区域中产生2DEG。
参照图10a和图10b，可以修改finFET 270以包括常关断和常导通沟道区域。在GaN层266和AlGaN层264的外延生长和图案化之后，可以在264/266异质结构上方沉积例如氮化硅的电介质层272(分别沿图9a的BB'和CC'截取的横截面图10a和图10b)。窄的尖端开口274和较宽的栅极开口275在电介质层272中被图案化。尖端开口274可以具有任何期望的宽度，例如在50nm和100nm之间，在大多数实施例中足够窄以适应具有200nm或更小的长度(平行于沟道中电流流动的方向)的尖端。仅示出了一个尖端开口274，但在替代实施例中，可以有两个、三个或更多个。较宽的栅极开口275可以具有足以容纳长度为500nm或更大的栅极的尺度。接下来，参考图10c(也是沿着C-C'的横截面)，沉积栅极氧化物262和Ni/Au栅极层260。栅极氧化物262和栅极260环绕异质结构264/266。栅极氧化物262被保形地沉积，并且其厚度被选择为使得不完全填充尖端开口274，当沉积栅极层260时保留用于形成尖端276的间隙；例如，其厚度可以在约5nm和20nm之间。电介质272中的间隙274在沟道区域中、在紧接在阻挡层264下方且在尖端276正下方的缓冲部266中施加足够的应力以破坏2DEG，使得尖端276控制沟道的常关断区域。间隙275更宽并且不会施加更多的应力，使得栅极277控制沟道的常导通区段。
应力工程
为了设计具有沟道区域的常关断区段和沟道区域的常导通区段的HFET器件，有几个因素需要考虑，以确保在尖端正下方在异质结108邻近的缓冲部104中产生期望的压电电荷(参见图3、图5和图7)。
不同的压电材料具有不同的压电响应。一些材料在压应力下具有负压电电荷，而另一些在压应力下具有正电荷。所施加的应力随着离电介质层的距离而减小，因此必须考虑阻挡部106和任何其他中间层的厚度。
作为电介质层，该讨论提到了氮化硅，其在许多常规沉积条件下具有固有压应力。例如，可以使用等离子体增强化学气相沉积来沉积这样的膜。温度可能在大约400摄氏度至600摄氏度之间，使用例如SiH4和NH3或N2作为前体。这里通过参考并入Journal of VacuumScience and Technology A，American Vacuum Society，2004，22(5)，第1962-1970页，Besland等人的“Interpretation of stress variation in silicon nitride filmsdeposited by electron cyclotron resonance plasma”中关于氮化硅沉积条件和所得应力的研究。可以改变沉积条件来定制应力的量，以及应力是压缩还是拉伸。在其它实施例中，可以使用具有高的固有压应力或拉应力的任何其他合适的材料来代替氮化硅，或者可以使用材料的组合或堆叠。本文描述的实施例的模拟已经假定从2GPa到-2GPa的固有应力。为了在沟道区域118中产生有用的压电电荷，在实施例中，由钝化层施加的压应力或拉应力将具有大于约100兆帕斯卡的绝对值，例如大于约200兆帕斯卡或约500兆帕斯卡。本领域技术人员还知道，已经沉积的电介质中的应力可以例如通过离子注入氩或一些其他合适的离子来修改。
电介质层的体积影响在图案化的边缘处施加的应力的量。必须仔细地选择电介质的厚度和电介质的纵向延伸以产生所需的电荷，电介质的厚度和电介质的纵向延伸通常由栅极到源极、栅极到漏极(在分离的器件中)和栅极到栅极的距离(在集成器件中)以及其中布置有尖端栅极的尖端的间隙的宽度所限定。
图11示出说明性数字集成电路设计流程的简化表示。在高层级而言，该过程从产品构思(模块600)开始并且在EDA(电子设计自动化)软件设计过程(模块610)中实现。当设计完成后，可以将其流片(tape out)(模块627)。在流片之后的某时间点，进行制造过程(模块650)以及封装和组装过程(模块660)，最终产生完成的集成电路芯片(结果670)。
EDA软件设计过程(模块610)本身由多个模块612-630组成，为了简单起见以线性方式示出。在实际的集成电路设计过程中，特定的设计可能必需通过模块返回，直到某些测试通过。同样，在任何实际的设计过程中，这些模块可能以不同的顺序和组合出现。因此，该描述是通过上下文和一般性解释的方式被提供，而不是作为用于特定集成电路的具体或推荐的设计流程。
现在将提供EDA软件设计过程(模块610)的组件模块的简要描述。
系统设计(模块612)：设计者描述他们想要实现的功能，他们可以执行假设计划来完善功能、检查成本等等。硬件-软件架构划分可以在这个阶段发生。Synopsys公司的可在该模块处使用的示例性EDA软件产品包括Model Architect、Saber、System Studio和产品。
逻辑设计和功能验证(模块614)：在此阶段，写入系统中模块的VHDL或Verilog代码，并检查设计的功能准确性。更具体地说，检查设计以确保它响应于特定的输入激励产生正确的输出。Synopsys公司的可在此模块处使用的示例性EDA软件产品包括VCS、VERA、Magellan、Formality、ESP和LEDA产品。
综合和测试设计(模块616)：这里，将VHDL/Verilog转换成网表。网表可以针对目标技术被优化。此外，进行测试的设计和实现以允许检查完成的芯片。Synopsys公司的可在此模块处使用的示例性EDA软件产品包括Physical Compiler、DFTCompiler、Power Compiler、FPGA Compiler、TetraMAX和产品。
网表验证(模块618)：在此模块处，检查网表是否符合时序约束以及是否与VHDL/Verilog源代码对应。Synopsys公司的可在此模块处使用的示例性EDA软件产品包括Formality、PrimeTime和VCS产品。
设计规划(模块620)：在此，针对时序和顶层布线来构建和分析芯片的整体平面布置图。Synopsys公司的可在该模块处使用的示例性EDA软件产品包括Astro和CustomDesigner产品。
物理实现(模块622)：在该模块处进行布置(电路元件的定位)和路由(电路元件的连接)，如可以选择库单元以执行指定的逻辑功能。Synopsys公司的可在该模块处使用的示例性EDA软件产品包括Astro、IC Compiler和Custom Designer产品。
分析和提取(模块624)：在该模块处，电路功能在晶体管级被验证，这又允许假设细化。在实施例中，晶体管将包括如本文所述的串联连接到常规宽栅极HFET的尖端化栅极HFET。Synopsys公司的可在该模块处使用的示例性EDA软件产品包括AstroRail、PrimeRail、PrimeTime和Star-RCXT产品。
物理验证(模块626)：在该模块处，执行各种检查功能以确保以下的正确性：制造、电气问题、光刻问题和电路系统。Synopsys公司的可在该模块处使用的示例性EDA软件产品包括Hercules产品。
流片(模块627)：该模块提供“流片”数据以用于(在适当时应用光刻增强之后)生产用于光刻使用的掩模，以用于生产完成的芯片。Synopsys公司的可在该模块处使用的示例性EDA软件产品包括IC Compiler和Custom Designer系列产品。
分辨率增强(模块628)：该模块涉及布局的几何操作以改进设计的可制造性。Synopsys公司的可在该模块处使用的示例性EDA软件产品包括Proteus、ProteusAF和PSMGen产品。
掩模数据准备(模块630)：该模块提供准备掩模的“流片”数据，用于生产用于光刻使用的掩模以生产完成的芯片。Synopsys公司的可在该模块处使用的示例性EDA软件产品包括CATS(R)系列产品。
集成电路制造流程包括相关流程，如下所示：
(1)开发用于制造集成电路的各个工艺模块。这可以用EDA工具建模，例如Synopsys公司的工具“Sentaurus Process”、“Sentaurus Topography”和“SentaurusLithography”。这里的输入信息包括被模拟器件的材料，工艺条件如温度、反应室气氛、注入能量等。输出信息是几何形状或掺杂分布或应力分布的变化。
(2)将各个工艺模块集成到整个工艺流程中。这可以用EDA工具建模，例如Synopsys公司的工具“Sentaurus Process”。这里的输入信息是以适当顺序的工艺模块的集合。输出是晶体管的几何形状、掺杂分布和应力分布以及晶体管之间的空间。
(3)分析用该工艺流程制造的晶体管的性能。这可以通过EDA工具完成，例如Synopsys公司的工具“Sentaurus Device”。这里的输入信息是模块(3)的输出和施加到晶体管端子的偏压。输出信息是每个偏置组合的电流和电容。在本发明的一个方面中，相关流程的步骤(1)-(3)可以用在器件建模模拟中以确定I/V曲线，例如图6和图8中的那些I/V曲线。
(4)必要时，修改工艺模块和工艺流程，以达到所需的晶体管性能。这可以通过使用诸如上述Synopsys公司工具的工具来迭代地完成。
一旦工艺流程准备好，就可以将其用于制造来自不同无制造厂公司的多个电路设计。EDA流程612-630将由这样的无制造厂公司使用。这里描述的相关流程可以在车间使用，以开发可用于制造来自其无制造厂客户的设计的工艺流程。工艺流程和掩模制备630的组合被用于制造任何特定的电路。
本领域技术人员将认识到，上述EDA流程在布局期间将需要最小的修改，例如，以产生用于制造根据本发明实施例的包括尖端化栅极和常规宽栅极的HFET器件的流程。
图12是计算机系统710的简化框图，该计算机系统710可以用来实现软件以设计和建模HFET器件，如这里所描述的，该HFET器件包括控制沟道的常关断区段的尖端化栅极和控制沟道的常导通区段的栅极。虽然图11将各个组件指示为执行指定的操作，但是应该理解，每个组件实际上导致计算机系统710以特定方式操作。
计算机系统710通常包括经由总线子系统712与多个外围设备通信的处理器子系统714。这些外围设备可以包括存储子系统724，存储子系统724包括存储器子系统726和文件存储子系统728、用户接口输入设备722、用户接口输出设备720以及网络接口子系统716。输入和输出设备允许用户与计算机系统710的交互。网络接口子系统716提供到外部网络的接口，包括到通信网络718的接口，并且经由通信网络718耦合到其他计算机系统中的相应接口设备。通信网络718可以包括许多互连的计算机系统和通信链路。这些通信链路可以是有线链路、光学链路、无线链路或用于信息通信的任何其他机制，但通常是基于IP的通信网络。尽管在一个实施例中，通信网络718是互联网，但是在其他实施例中，通信网络718可以是任何合适的计算机网络。
网络接口的物理硬件组件有时被称为网络接口卡(NIC)，但它们不是必需以卡的形式：例如它们可以是直接适配在主板上的集成电路(IC)和连接器的形式，或者以与计算机系统的其他组件一起制造在单个集成电路芯片上的宏单元的形式。
用户接口输入设备722可以包括：键盘；诸如鼠标、轨迹球、触摸板或图形输入板的点击设备；扫描仪；并入显示器中的触摸屏；诸如语音识别系统的音频输入设备；麦克风；和其他类型的输入设备。通常，术语“输入设备”的使用旨在包括将信息输入到计算机系统710或计算机网络718中的所有可能类型的设备和方式。
用户接口输出设备720可以包括显示子系统、打印机、传真机或诸如音频输出设备的非可视显示器。显示子系统可以包括阴极射线管(CRT)、诸如液晶显示器(LCD)的平板设备、投影设备或用于产生可视图像的一些其他机构。显示子系统也可以提供非视觉显示，例如经由音频输出设备。通常，使用术语“输出设备”旨在包括从计算机系统710向用户或向另一机器或计算机系统输出信息的所有可能类型的设备和方式。
存储子系统724存储提供本发明的某些实施例的功能的基本编程和数据构造。例如，实现本发明的某些实施例的功能的各种模块可以被存储在存储子系统724中。这些软件模块通常由处理器子系统714执行。这些软件模块以及与这里描述的实施例相关的任何其它软件可以以非瞬态方式存储在计算机可读介质上。
存储器子系统726通常包括多个存储器，其包括用于在程序执行期间存储指令和数据的主随机存取存储器(RAM)730以及存储固定指令的只读存储器(ROM)732。文件存储子系统728为程序和数据文件提供永久存储，并且可以包括硬盘驱动器、软盘驱动器以及相关联的可移动介质、CD ROM驱动器、光盘驱动器或可移动介质盒。实现本发明的某些实施例的功能的数据库和模块可能已经被提供在诸如一个或多个CD-ROM之类的计算机可读介质上，并且可以由文件存储子系统728存储。除其它之外，主机存储器726包含当由处理器子系统714执行时使计算机系统运行或执行如本文所述的功能的计算机指令。如本文中所使用的，被称为在“主机”或“计算机”中或在“主机”或“计算机”上运行的过程和软件响应于主机存储器子系统726中的计算机指令和数据而在处理器子系统714上执行，主机存储器子系统726包括用于这些指令和数据的任何其他本地或远程存储装置。
总线子系统712提供用于使计算机系统710的各种组件和子系统按预期彼此通信的机制。尽管总线子系统712被示意性地示出为单个总线，但是总线子系统的替代实施例可以使用多个总线。
计算机系统710本身可以是不同类型的，包括个人计算机、便携式计算机、工作站、计算机终端、网络计算机、电视机、大型机、服务器场或任何其他数据处理系统或用户设备。由于计算机和网络的性质不断变化，图12所示的计算机系统710的描述仅仅是为了说明本发明的优选实施例的具体示例。计算机系统710的许多其他配置可能具有比图12中描绘的计算机系统更多或更少的组件。
申请人在此独立地公开了本文所述的每个单独的特征以及两个或更多个特征的任何组合，使得能够基于说明书整体根据本领域技术人员的普通常识来执行这些特征或组合，而不管这些特征或特征的组合是否解决了本文所公开的任何问题，且不限制权利要求的范围。申请人指出，本发明的各个方面可以由任何这样的特征或特征的组合组成。
特别地而非限制性地，尽管在本文中单独地描述了本发明的许多方面，但是应该理解的是，可以将许多方面组合或者彼此一起使用。所有这些组合都包含在本文的范围内。
为了说明和描述的目的已经提供了本发明的优选实施例的前述描述。这并不意味着穷举或将本发明限制于所公开的确切形式。显然，对于本领域技术人员而言，许多修改和变化将是显而易见的。特别地而非限制地，关于任何一个实施例描述、建议或通过引用并入的任何和所有变化也将被认为是针对所有其他实施例教导的。为了最好地解释本发明的原理及其实际应用，选择并描述了在此描述的实施例，从而使本领域技术人员能够理解本发明的各种实施例以及适合于预期的特定用途的各种修改。

Claims (30)

1.一种集成电路器件，包括异质结场效应晶体管器件，所述异质结场效应晶体管器件包括：
第一压电层，支撑沟道层；
第二压电层，在所述第一压电层上方；
外源极；
外漏极；
电介质层，在所述第二压电层上方，在纵向上电分离所述外源极和所述外漏极，并且在纵向上具有多个区段，所述多个区段中的两个区段由第一间隙分离；
第一栅极，具有连接到第一栅极接触的第一尖端，所述第一尖端在所述第一间隙内，所述第一间隙具有小于约200nm的长度，其中在紧接在所述第二压电层下方的所述第一压电层中，在所述第一间隙正下方，所述电介质层中的应力产生至少约1×1011/cm2电荷的压电电荷；和
第二栅极，设置在所述电介质层中的第二间隙内，所述第二间隙在纵向上分离所述多个区段中的各区段，所述第二间隙具有至少500nm的长度，
其中所述第一栅极控制所述沟道层的常关断区段，并且所述第二栅极控制所述沟道区域的常导通区段。
2.根据权利要求1所述的集成电路器件，其中所述第一压电层实质上为晶体的第一III-V族半导体。
3.根据权利要求2所述的集成电路器件，其中所述第一压电层实质上是单晶的。
4.根据权利要求2所述的集成电路器件，其中所述第一压电层实质上是多晶的。
5.根据权利要求2所述的集成电路器件，其中所述第二压电层实质上为晶体的第二III-V族半导体，所述晶体的第二III-V族半导体具有比所述晶体的第一III-V族半导体更宽的带隙。
6.根据权利要求1所述的集成电路器件，还包括中间源极和中间漏极，所述第一栅极在所述外源极和所述中间漏极之间，以及所述第二栅极在所述中间源极和所述外漏极之间，并且其中所述中间源极与所述中间漏极电连接。
7.根据权利要求1所述的集成电路器件，其中所述电介质层实质上为氮化硅。
8.根据权利要求1所述的集成电路器件，其中所述第一栅极与所述第二栅极电连接。
9.根据权利要求1所述的集成电路器件，其中所述第一栅极与所述第二栅极没有电连接。
10.根据权利要求1所述的集成电路器件，所述第一栅极具有连接到所述第一栅极接触的第二尖端，所述第二尖端设置在所述电介质层中的第二间隙中，所述电介质层的所述多个区段中的一个区段被设置在所述第一尖端和所述第二尖端之间，第二间隙具有小于约200nm的长度。
11.根据权利要求1所述的集成电路器件，其中所述第一压电层和所述第二压电层在异质结处相接，并且在所述第一尖端和所述异质结之间的最短垂直距离与在所述第二栅极和所述异质结之间的最短垂直距离实质上相同。
12.一种集成电路器件，包括异质结场效应晶体管器件，所述异质结场效应晶体管器件包括：
第一压电层，支撑沟道区域；
第二压电层，在所述第一压电层上方；
外源极；
中间漏极；
中间源极，电连接到所述中间漏极；
外漏极；
电介质层，在所述第二压电层上方，将所述外源极和所述中间漏极电分离，并且具有多个区段，所述多个区段中的两个区段由第一间隙分离；
第一栅极，设置在所述外源极与所述中间漏极之间，所述第一栅极具有连接到第一栅极接触的第一尖端，所述第一尖端在所述第一间隙内，所述第一间隙具有小于约200nm的长度；和
第二栅极，设置在所述中间源极与所述外漏极之间，所述第二栅极设置在所述电介质层中的第二间隙中，所述第二间隙在纵向上分离所述多个区段中的各区段，所述第二间隙具有至少500nm的长度，
其中所述第一栅极控制所述沟道区域的常关断区段，并且所述第二栅极控制所述沟道区域的常导通区段。
13.根据权利要求12所述的集成电路器件，其中所述第一压电层实质上为晶体的第一III-V族半导体。
14.根据权利要求13所述的集成电路器件，其中所述第二压电层实质上为晶体的第二III-V族半导体，所述晶体的第二III-V族半导体具有比所述晶体的第一III-V族半导体更宽的带隙。
15.根据权利要求14所述的集成电路器件，其中所述第二压电层实质上是单晶的。
16.根据权利要求14所述的集成电路器件，其中所述第二压电层实质上是多晶的。
17.根据权利要求12所述的集成电路器件，其中所述第一栅极与所述第二栅极电连接。
18.根据权利要求12所述的集成电路器件，其中所述第一栅极与所述第二栅极没有电连接。
19.根据权利要求12所述的集成电路器件，所述第一栅极具有连接到所述第一栅极接触的第二尖端，所述第二尖端设置在所述电介质层中的第二间隙中，所述电介质层的所述多个区段中的一个区段设置在所述第一尖端和所述第二尖端之间，所述第二间隙具有小于约200nm的长度。
20.根据权利要求12所述的集成电路器件，其中所述第一压电层和所述第二压电层在异质结处相接，并且在所述第一尖端和所述异质结之间的最短垂直距离与在所述第二栅极和所述异质结之间的最短垂直距离实质上相同。
21.一种集成电路器件，包括异质结场效应晶体管器件，所述异质结场效应晶体管器件包括：
第一压电层，支撑沟道区域；
第二压电层，在所述第一压电层上方；
源极；
漏极；
电介质层，在所述第二压电层上方以及在所述源极和所述漏极之间，并且具有多个区段，所述区段由多个间隙分离；
第一栅极，具有连接到第一栅极接触的第一尖端，所述第一尖端在所述第一间隙内，所述第一间隙具有小于约200nm的长度；和
第二栅极，设置在所述第一栅极和所述漏极之间并且还设置在所述多个间隙中的第二间隙中，所述第二间隙具有至少500nm的长度，
其中所述第一栅极控制所述沟道区域的常关断区段，并且所述第二栅极控制所述沟道区域的常导通区段。
22.根据权利要求21所述的集成电路器件，其中所述第一压电层实质上为晶体的第一III-V族半导体。
23.根据权利要求22所述的集成电路器件，其中所述第一压电层实质上是单晶的。
24.根据权利要求22所述的集成电路器件，其中所述第一压电层实质上为多晶的。
25.根据权利要求22所述的集成电路器件，其中所述第二压电层实质上为晶体的第二III-V族半导体，所述晶体的第二III-V族半导体具有比所述晶体的第一III-V族半导体更宽的带隙。
26.根据权利要求21所述的集成电路器件，其中所述第一栅极与所述第二栅极电连接。
27.根据权利要求21所述的集成电路器件，其中所述第一栅极与所述第二栅极没有电连接。
28.根据权利要求21所述的集成电路器件，其中在紧接在所述第二压电层下方的所述第一压电层中，在所述第一间隙正下方，所述电介质层中的应力产生至少约1×1011/cm2电荷的压电电荷。
29.根据权利要求21所述的集成电路器件，所述第一栅极具有连接到所述第一栅极接触的第二尖端，所述第二尖端设置在所述电介质层中的第三间隙中，所述电介质层的所述多个区段中的一个区段设置在所述第一尖端和所述第二尖端之间，所述第二间隙具有小于约200nm的长度。
30.一种集成电路器件，包括异质结场效应晶体管器件，所述异质结场效应晶体管器件包括：
第一压电层，支撑沟道区域；
第二压电层，在所述第一压电层上方；
源极；
漏极；
电介质层，在所述第二压电层上方以及在所述源极和所述漏极之间，并且具有多个区段，所述区段由多个间隙分离；
第一栅极，具有连接到第一栅极接触的第一尖端，所述第一尖端在所述第一间隙内，所述第一间隙具有小于约200nm的长度；和
第二栅极，设置在所述第一栅极和所述漏极之间并且还设置在所述多个间隙中的第二间隙中，所述第二间隙具有至少500nm的长度，
其中所述第一栅极控制所述沟道区域的常关断区段，并且所述第二栅极控制所述沟道区域的常导通区段，以及
其中所述第一压电层和所述第二压电层在异质结处相接，并且在所述第一尖端和所述异质结之间的最短垂直距离与在所述第二栅极和所述异质结之间的最短垂直距离实质上相同。
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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10403625B2 (en) 2016-05-20 2019-09-03 Synopsys, Inc. Heterojunction field effect transistor device with serially connected enhancement mode and depletion mode gate regions
US10777638B1 (en) 2018-01-04 2020-09-15 Synopsys, Inc. Constricted junctionless FinFET/nanowire/nanosheet device having cascode portion

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101515568A (zh) * 2008-02-20 2009-08-26 中国科学院半导体研究所 InP衬底上集成增强型和耗尽型HEMT的制作方法
US20130020614A1 (en) * 2010-02-09 2013-01-24 Massachusetts Institute Of Technology Dual-gate normally-off nitride transistors
US8648390B2 (en) * 2009-06-25 2014-02-11 The United States Of America As Represented By The Secretary Of The Navy Transistor with enhanced channel charge inducing material layer and threshold voltage control
US8698198B2 (en) * 2006-10-20 2014-04-15 Kabushiki Kaisha Toshiba Nitride semiconductor device
CN205016531U (zh) * 2015-09-25 2016-02-03 厦门市三安集成电路有限公司 一种具有多重栅极结构的晶体管

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6144048A (en) 1998-01-13 2000-11-07 Nippon Telegraph And Telephone Corporation Heterojunction field effect transistor and method of fabricating the same
US7972915B2 (en) * 2005-11-29 2011-07-05 The Hong Kong University Of Science And Technology Monolithic integration of enhancement- and depletion-mode AlGaN/GaN HFETs
US7501670B2 (en) * 2007-03-20 2009-03-10 Velox Semiconductor Corporation Cascode circuit employing a depletion-mode, GaN-based FET
JP5397825B2 (ja) 2007-05-18 2014-01-22 サンケン電気株式会社 電界効果半導体装置
CN101359686B (zh) 2007-08-03 2013-01-02 香港科技大学 可靠的常关型ⅲ-氮化物有源器件结构及相关方法和系统
US8946779B2 (en) 2013-02-26 2015-02-03 Freescale Semiconductor, Inc. MISHFET and Schottky device integration
US9343562B2 (en) 2013-12-06 2016-05-17 Infineon Technologies Americas Corp. Dual-gated group III-V merged transistor
US9837523B2 (en) 2015-12-23 2017-12-05 Synopsys, Inc. Tined gate to control threshold voltage in a device formed of materials having piezoelectric properties
CN107924917B (zh) 2016-05-20 2022-03-18 美商新思科技有限公司 具有串联连接的增强模式栅极区域和耗尽模式栅极区域的异质结场效应晶体管器件

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8698198B2 (en) * 2006-10-20 2014-04-15 Kabushiki Kaisha Toshiba Nitride semiconductor device
CN101515568A (zh) * 2008-02-20 2009-08-26 中国科学院半导体研究所 InP衬底上集成增强型和耗尽型HEMT的制作方法
US8648390B2 (en) * 2009-06-25 2014-02-11 The United States Of America As Represented By The Secretary Of The Navy Transistor with enhanced channel charge inducing material layer and threshold voltage control
US20130020614A1 (en) * 2010-02-09 2013-01-24 Massachusetts Institute Of Technology Dual-gate normally-off nitride transistors
CN205016531U (zh) * 2015-09-25 2016-02-03 厦门市三安集成电路有限公司 一种具有多重栅极结构的晶体管

Non-Patent Citations (1)

* Cited by examiner, † Cited by third party
Title
ANNADI, A等: "Electronic correlation and strain effects at the interfaces between polar and nonpolar complex oxides", 《PHYSICAL REVIEW B》 *

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10403625B2 (en) 2016-05-20 2019-09-03 Synopsys, Inc. Heterojunction field effect transistor device with serially connected enhancement mode and depletion mode gate regions
US10777638B1 (en) 2018-01-04 2020-09-15 Synopsys, Inc. Constricted junctionless FinFET/nanowire/nanosheet device having cascode portion

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