CN107918589B - 一种基于fpga的dmx512信号高效缓存并发系统 - Google Patents

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Abstract

本发明提供一种基于FPGA的DMX512信号高效缓存并发系统，包括数据库、数据输入接口、存储模块1、存储模块2、数据暂存模块以及8个DMX512数据输出模块；其中数据库用于提供当前存储模块序号、读使能信号、读地址信号、DMX512数据帧、数据暂存字节数、DMX512数据更新时间；其中数据输入接口与存储模块1、存储模块2相连，存储模块1、存储模块2与数据暂存模块相连，数据暂存模块与8个DMX512数据输出模块相连；本发明可以将8个灯光信号数据包转换成8路标准DMX512信号并行输出，具备高效稳定的数据转换特点，且兼容不同型号的FPGA芯片移植代码，通用性好。

Description

一种基于FPGA的DMX512信号高效缓存并发系统
技术领域
本发明涉及信号处理与信号存储技术，具体来说是一种基于FPGA的DMX512信号高效缓存并发系统。
背景技术
DMX512协议是USITT（美国剧院技术协会）发展成为从控制台用标准数字接口控制调光器的方式。目前，各种舞台效果灯、调光控制器以及电脑灯在内的智能灯具都全面支持DMX512协议，调光灯具已全面实现数字化控制，并在此基础上，逐渐趋于电脑化、网络化。DMX512信号高效缓存并发系统可以接收多个灯光信号包，然后将多个信号包转换为标准的DMX512信号并行输出。
随着舞台灯光、城市亮化工程的快速发展，对大数据、高效率的灯光控制系统的要求也越来越高。现有的DMX512信号收发系统只能处理单一的灯光信号包，在数据量大、控制范围广的灯光系统中需要多组DMX512信号收发系统才能完成灯光信号控制，增加了工程成本，且多组系统之间的同步性不高，降低了整个系统的稳定性。
发明内容
本发明的目的在于克服以上现有技术存在的不足，提供了一种基于FPGA的DMX512信号高效缓存并发系统。
为了达到上述目的，本发明采用以下技术方案：一种基于FPGA的DMX512信号高效缓存并发系统，包括数据库、数据输入接口、存储模块1、存储模块2、数据暂存模块以及8个DMX512数据输出模块；其中数据库用于提供当前存储模块序号、读使能信号、读地址信号、DMX512数据帧、数据暂存字节数、DMX512数据更新时间；其中数据输入接口与存储模块1、存储模块2相连，存储模块1、存储模块2和数据暂存模块相连，数据暂存模块与8个DMX512数据输出模块相连。
上述的一种基于FPGA的DMX512信号高效缓存并发系统的信号收发方法，包括以下步骤：
（1）、FPGA从数据库中读取当前存储模块序号，数据输入接口接收一帧外部输入的写使能信号、写地址信号、数据信号，当前存储模块在写使能信号有效期间将数据信号写入指定的存储地址；
（2）、当前存储模块接收完一帧外部输入数据后，将当前存储模块序号跳转到下一个存储模块序号，DMX512数据输出模块进入输出准备状态；
（3）、FPGA读取数据库中的读使能信号、读地址信号，在读使能信号有效期间从上一存储模块地址中读取数据并输出到数据暂存模块；
（4）、当数据暂存模块接收8个字节数据后将8个字节数据分别输出到8个DMX512数据输出模块，DMX512数据输出模块将数据转换为标准的DMX512数据信号后进行输出，返回步骤（3）直到上一存储模块的所有数据输出完成；
（5）、在上一个存储模块进行数据输出的同时可以进行下一帧外部数据的输入。
所述步骤（1）中外部输入的一帧数据由8个512字节的数据包组成，存储模块1、存储模块2占有4kB的存储空间。
所述步骤（2）中假设当前存储模块为存储模块1，则下一个存储模块为存储模块2；假设当前存储模块为存储模块2，则下一个存储模块为存储模块1；DMX512数据输出模块的输出准备阶段包括传输暂停、暂停结束两个过程。
所述步骤（3）中读地址信号由数据库中的DMX512数据帧、数据暂存字节数计算得到，具体的，读地址信号等于数据暂存字节数乘以512再加上DMX512数据帧。
所述步骤（4）中系统并行输出8路标准的DMX512信号，各路信号之间互不影响，具备高效稳定的数据转换特点。
所述步骤（5）中系统可同时接受外部输入数据并输出上一帧数据，输入输出数据之间互不影响，具备高效稳定的数据转换特点。
本发明提供的一种基于FPGA的DMX512信号高效缓存并发系统，通过数据输入接口可以接收多种设备发出的灯光数据，可以将8个灯光信号数据包转换成8路标准DMX512信号并行输出，且兼容不同型号的FPGA芯片移植代码，通用性好，具备高效稳定的数据转换特点。
附图说明
图1为一种基于FPGA的DMX512信号高效缓存并发系统的连接框图；
图2为一种基于FPGA的DMX512信号高效缓存并发系统的流程图；
图3为本发明中外部数据写入与DMX512数据输出总时序图；
图4为本发明中部分DMX512数据输出时序图。
具体实施方式
为便于本领域技术人员理解，下面结合附图及实施例对本发明作进一步的详细说明。
实施例1：
如图1所示，本发明的基于FPGA的DMX512信号高效缓存并发系统，包括数据库、数据输入接口、存储模块1（SRAM 1）、存储模块2（SRAM 2）、数据暂存模块以及8个DMX512数据输出模块；其中数据库用于提供当前存储模块序号、读使能信号、读地址信号、DMX512数据帧、数据暂存字节数、DMX512数据更新时间；其中数据输入接口与存储模块1、存储模块2相连，存储模块1、存储模块2与数据暂存模块相连，数据暂存模块与8个DMX512数据输出模块相连；
如图2所示，一种基于FPGA的DMX512信号高效缓存并发收发方法，包括以下步骤：
（1）、FPGA从数据库中读取当前存储模块序号，数据输入接口接收一帧外部输入的写使能信号、写地址信号、数据信号，当前存储模块在写使能信号有效期间将数据信号写入指定的存储地址；
（2）、当前存储模块接收完一帧外部输入数据后，将当前存储模块序号跳转到下一个存储模块，DMX512数据输出模块进入输出准备状态；
（3）、FPGA读取数据库中的读使能信号、读地址信号，在读使能信号有效期间从上一存储模块地址中读取数据并输出到数据暂存模块；
（4）、当数据暂存模块接收8个字节数据后将8个字节数据分别输出到8个DMX512数据输出模块，DMX512数据输出模块将数据转换为标准的DMX512数据信号后进行输出，返回步骤（3）直到上一存储模块的所有数据输出完成；
（5）、在上一个存储模块进行数据输出的同时可以进行下一帧外部数据的输入。
所述步骤（1）中外部输入的一帧数据由8个512字节的数据包组成，存储模块1、存储模块2占有4kB的存储空间，如图3所示，在写信号（wr）为低电平有效期间，将对应的数据信号（data）写到指定的存储地址（addr）上。
如图3所示，所述步骤（2）中假设当前存储模块为存储模块1（SRAM=0），当一帧数据接收完之后当前存储模块为存储模块2（SRAM=1）；假设当前存储模块为存储模块2（SRAM=1），当一帧数据接收完之后当前存储模块为存储模块1（SRAM=0）；DMX512数据输出模块的输出准备阶段包括传输暂停（BREAK状态）、暂停结束（MAB状态）两个过程。
如图4所示，所述步骤（3）中FPGA从数据库中读取DMX512数据帧（num）、数据暂存字节数（cnd），计算读地址信号（rd_addr）等于数据暂存字节数乘以512再加上DMX512数据帧。在读信号（rd）为高电平有效期间，将对应存储地址（rd_addr）上的数据（rd_data）读出。
如图4所示，所述步骤（4）中数据暂存模块的8个字节数据传输给8个DMX512数据输出模块如图中虚线部分所示， DMX512数据输出模块从数据的最低位开始输出，系统并行输出8路标准的DMX512信号，各路信号之间互不影响，具备高效稳定的数据转换特点。
所述步骤（5）中两帧外部输入数据之间的时间间隔（T_in）必须大于DMX512数据更新时间（T_dmx），系统可同时接受外部输入数据并输出上一帧数据，输入输出数据之间互不影响，具备高效稳定的数据转换特点。
本实施例提供的基于FPGA的DMX512信号高效缓存并发系统，通过数据输入接口可以接收多种设备发出的灯光数据，可以将8个灯光信号数据包转换成8路标准DMX512信号并行输出，且兼容不同型号的FPGA芯片移植代码，通用性好，具备高效稳定的数据转换特点。
本实施例采用Alter公司Cycle IV处理器作为系统CPU，系统使用Verilog HDL硬件描述语言实现DMX512信号高效缓存并发系统，使用JTAG下载器将程序下载到FPGA芯片，实现DMX512信号高效缓存并发功能。
上述具体实施方式为本发明的优选实施例，并不能对本发明进行限定，其他的任何未背离本发明的技术方案而所做的改变或其它等效的置换方式，都包含在本发明的保护范围之内。

Claims (6)

1.一种基于FPGA的DMX512信号高效缓存并发系统的信号收发方法，所述基于FPGA的DMX512信号高效缓存并发系统，包括数据库、数据输入接口、存储模块一、存储模块二、数据暂存模块以及8个DMX512数据输出模块；所述数据库用于提供当前存储模块序号、读使能信号、读地址信号、DMX512数据帧、数据暂存字节数、DMX512数据更新时间；其中数据输入接口与存储模块一、存储模块二相连，存储模块一、存储模块二与数据暂存模块相连，数据暂存模块与8个DMX512数据输出模块相连；其特征在于：包括以下步骤：
（1）FPGA从数据库中读取当前存储模块序号，数据输入接口接收一帧外部输入的写使能信号、写地址信号、数据信号，当前存储模块在写使能信号有效期间将数据信号写入指定的存储地址；
（2）当前存储模块接收完一帧外部输入数据后，将当前存储模块序号跳转到下一个存储模块序号，DMX512数据输出模块进入输出准备状态；
（3）FPGA读取数据库中的读使能信号、读地址信号，在读使能信号有效期间从上一存储模块地址中读取数据并输出到数据暂存模块；
（4）当数据暂存模块接收8个字节数据后将8个字节数据分别输出到8个DMX512数据输出模块，DMX512数据输出模块将数据转换为标准的DMX512数据信号后进行输出， 返回步骤（3）直到上一存储模块的所有数据输出完成；
（5）在上一个存储模块进行数据输出的同时进行下一帧外部数据的输入。
2.根据权利要求1所述的信号收发方法，其特征在于：所述步骤（1）中外部输入的一帧数据由8个512字节的数据包组成，存储模块一、存储模块二占有4kB的存储空间。
3.根据权利要求1所述的信号收发方法，其特征在于：所述步骤（2）中假设当前存储模块为存储模块一，则下一个存储模块为存储模块二；假设当前存储模块为存储模块二，则下一个存储模块为存储模块一；上述过程通过改变数据库中的当前存储模块序号实现，形成乒乓缓存结构；DMX512数据输出模块的输出准备阶段包括传输暂停、暂停结束两个过程。
4.根据权利要求1所述的信号收发方法，其特征在于：所述步骤（3）中读地址信号由数据库中的DMX512数据帧、数据暂存字节数计算得到，具体的，读地址信号等于数据暂存字节数乘以512再加上DMX512数据帧。
5.根据权利要求1所述的信号收发方法，其特征在于：所述步骤（4）中系统并行输出8路标准的DMX512信号，各路信号之间互不影响，具备高效稳定的数据转换特点。
6.根据权利要求1所述的信号收发方法，其特征在于：所述步骤（5）中系统同时接受外部输入数据并输出上一帧数据，输入输出数据之间互不影响，具备高效稳定的数据转换特点。
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