CN104199783B - Fpga内以太网数据帧的缓存与转发的方法及装置 - Google Patents
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Abstract
本发明公开了一种FPGA内以太网数据帧的缓存与转发的方法及装置，该方法是按最小以太网数据帧包长，将数据帧缓存存储单元等深度划分成若干小颗粒数据帧存储单元；将以太网数据帧按起始小颗粒数据帧存储单元RAM(n)的0x0地址存储其标识符、0x1和0x2地址存储其末字节所在小颗粒数据帧存储单元RAM(n+m)的序号和地址以及0x3地址开始依次存储数据帧净负荷字节的格式写入数据帧缓存存储单元；从当前起始小颗粒数据帧存储单元RAM(n)的0x3地址开始依次读取已缓存数据帧净负荷字节，直至小颗粒数据帧存储单元RAM(n+m)内末字节地址，并将序号n+m加1，读取下一个数据帧。本发明实现了以太网数据帧的缓存与转发，提高了FPGA内RAM的利用率，保证了缓存与转发时整个结构的稳定性。
Description
技术领域
本发明涉及以太网数据帧的缓存与转发，具体涉及FPGA内以太网数据帧的缓存与转发的方法及装置。
背景技术
以太网数据帧的缓存与转发是现场可编程门阵列(FPGA)与专用通信芯片之间重要的交互数据方式。根据802.3协议的规定，标准的以太网数据帧包含：7字节的前导码、1字节的帧起始符以及60-1514字节的净负荷数据(包含源地址、目的地址以及长度和类型)和4字节的帧校验序列。
在FPGA与专用通信芯片之间交互数据时，FPGA会缓存并转发接收到的以太网数据帧，根据不同的考虑角度，在FPGA内有多种方法实现以太网数据帧的缓存与转发，目前比较典型的方法有链表存储方法和连续存储方法。
链表存储方法适用于定包长数据帧的存储与转发，这种存储方法结构包含：
队列存储RAM，主要是存储每帧数据帧的指针，该指针指向一块连续的数据存储RAM的地址；
多块数据存储RAM，主要是存储数据帧的净负荷字节，它按照最大数据帧包长将FPGA内数据存储RAM等深度的划分成多块连续的数据存储RAM，每帧数据帧的存储都将占用一块RAM。
链表存储方法的缺点是RAM的利用率过低，当数据包中大量存在最小包长的数据帧时，该缺点将会非常明显。
连续存储方法结构主要包括使用来缓存接收到的数据帧的FIFO和存储该数据帧相关标识符的一个伴随FIFO。
相对链表存储方法而言，连续存储方法很好地提高了RAM的利用率，但是，当某一时刻的读/写指针出错(即伴随FIFO出错)，则不可避免的会影响到后续的数据帧的读/写操作，甚至于会使整个缓存与转发机制崩溃，对于要求稳定的系统来说，这种错误是不可接受的。
发明内容
本发明所要解决的技术问题是以太网数据帧的缓存与转发时FPGA内RAM利用率低、稳定性差的问题。
为了解决上述技术问题，本发明所采用的技术方案是提供一种FPGA内以太网数据帧的缓存与转发的方法，包括以下步骤：
步骤A10、按照最小以太网数据帧包长，将FPGA内的整个数据帧缓存存储单元等深度地划分成若干小颗粒数据帧存储单元RAM(n)；
步骤A20、将输入的以太网数据帧按照一定存储格式写入FPGA内的整个数据帧缓存存储单元内；
所述一定存储格式为：
起始小颗粒数据帧存储单元RAM(n)的0x0地址内存储接收的数据帧的标识符；
起始小颗粒数据帧存储单元RAM(n)的0x1地址内存储已缓存数据帧的末字节所在小颗粒数据帧存储单元RAM(n+m)的序号n+m；
起始小颗粒数据帧存储单元RAM(n)的0x2地址内存储已缓存数据帧的末字节所在小颗粒数据帧存储单元RAM(n+m)内的地址；
从起始小颗粒数据帧存储单元RAM(n)的0x3地址开始依次存储数据帧的净负荷字节直至完毕；
n为正整数，m为自然数；
步骤A30、读取当前起始小颗粒数据帧存储单元RAM(n)的0x1和0x2地址内末字节所在小颗粒数据帧存储单元RAM(n+m)的序号以及其在小颗粒数据帧存储单元RAM(n+m)内地址，从当前起始小颗粒数据帧存储单元RAM(n)的0x3开始依次读取缓存在数据帧缓存存储单元的数据帧净负荷字节，直至小颗粒数据帧存储单元RAM(n+m)内缓存末字节的地址，然后将小颗粒数据帧存储RAM(n+m)的序号加1，读取下一个以太网数据帧。
在上述方法中，所述数据帧缓存存储单元设置在FPGA内部双口随机存取存储器上，数据宽度与数据帧宽度一致，地址深度与最大以太网数据帧包长相对应。
在上述方法中，所述标识符包含缓存完毕标识符和校验结果标识符。
在上述方法中，从小颗粒数据帧存储单元RAM(n)的0x3地址开始依次存储数据帧的净负荷字节，当接收到的以太网数据帧仅靠小颗粒数据帧存储单元RAM(n)无法存储完毕时，顺序由相邻的小颗粒数据帧存储单元存储剩余所述净负荷字节，且存储剩余净负荷字节的每个所述小颗粒数据帧存储单元将会从0x0地址开始存储净负荷字节，直至所述数据帧的净负荷字节存储完毕。
在上述方法中，步骤A20包括以下步骤：
步骤A21、通过数据写入口接收以太网数据帧，并对所述以太网数据帧进行校验；
步骤A22、以数据帧缓存存储单元的当前小颗粒数据帧存储单元RAM(n)为起始小颗粒数据帧存储单元，该小颗粒的0x3地址为起始地址，将所述以太网数据帧的净负荷字节依次写入当前小颗粒数据帧存储单元RAM(n)；
步骤A23、判断当前小颗粒数据帧存储单元是否将该数据帧的净负荷字节存储完毕，如果存储完毕，则执行步骤A25；否则执行步骤A24；
步骤A24、以当前小颗粒数据帧存储单元相邻的下一个小颗粒数据帧存储单元作为新的当前小颗粒数据帧存储单元，从新的当前小颗粒数据帧存储单元的0x0地址为起始地址，将净负荷字节剩余字节依次写入其中，然后执行步骤A23；
步骤A25、将缓存净负荷字节末字节的小颗粒数据帧存储单元RAM(n+m)的序号以及其在该小颗粒数据帧存储单元RAM(n+m)内的地址分别写入起始小颗粒数据帧存储单元RAM(n)的0x1以及0x2地址；
步骤A26、提取所述以太网数据帧中的校验字节与步骤A21中得到的校验值对比，得到校验结果标识符；
步骤A27、将缓存完毕标识符以及校验结果标识符写入起始小颗粒数据帧存储单元RAM(n)的0x0地址内。
在上述方法中，步骤A30包括以下步骤：
步骤A31、读取当前小颗粒数据帧存储单元首地址内的缓存完毕标识符以及校验结果标识符；
步骤A32、判断缓存完毕标识符以及校验结果标识符是否有效，如果都有效，则执行步骤A34；否则执行步骤A33；
步骤A33、只读取当前小颗粒数据帧存储单元的0x1地址内的以太网数据帧末字节所在小颗粒数据帧存储单元的序号，然后执行步骤A36；
步骤A34、读取当前小颗粒数据帧存储单元的0x1以及0x2地址缓存的以太网数据帧的末字节所在小颗粒数据帧存储单元的序号以及地址；
步骤A35、从当前小颗粒数据帧存储单元的0x3地址开始依次读取已缓存以太网数据帧的净负荷字节，直至缓存该以太网数据帧末字节的小颗粒数据帧存储单元内地址；
步骤A36、将读取的缓存该以太网数据帧末字节小颗粒数据帧存储单元的序号加1，然后执行步骤A31。
本发明还提供一种FPGA内以太网数据帧的缓存与转发的装置，包括数据帧校验装置、数据帧写控制装置以及数据帧存储装置和数据帧读控制装置；
所述数据帧校验装置用于计算从以太网数据帧输入总线接收的数据帧的校验值，并发送给写控制装置；
所述数据帧写控制装置用于接收以太网数据帧输入总线上的数据帧，提取所述数据帧的校验字节，与数据帧校验装置计算的校验值对比得到校验结果标识符，并将所述校验结果标识符及所述数据帧按一定格式写入数据帧存储装置；
所述数据帧存储装置用于按照一定格式缓存所述数据帧；
所述数据帧读控制装置用于依次读取数据帧存储装置缓存的数据帧，将所述数据帧从数据帧输出总线转发出去。
本发明采用将整个数据帧缓存存储单元RAM按照最小以太网数据帧包长等深度划分成若干小颗粒数据帧存储RAM的存储结构，以实现以太网数据帧的缓存与转发，另外，校验结果标识符会确定输出到数据帧输出总线上的控制信号是否有效，这样就可以将校验失败的数据帧过滤掉，克服了现有以太网数据帧的存储方式的缺点，尤其是变包长以太网数据帧的存储，不仅提高了FPGA内RAM的利用率，并且保证了在缓存与转发的过程中整个结构的稳定性以及健壮性。
附图说明
图1为本发明提供的FPGA内以太网数据帧的缓存与转发的装置结构示意图；
图2为本发明提供的FPGA内以太网数据帧的缓存与转发的方法流程图；
图3为本发明中数据帧缓存存储单元内部划分结构示意图；
图4为本发明中当以太网数据帧包长小于小颗粒数据帧存储单元深度时的存储格式；
图5为本发明中当以太网数据帧包长大于小颗粒数据帧存储单元深度时的存储格式；
图6为本发明中缓存以太网数据帧的流程图；
图7为本发明中转发以太网数据帧的流程图。
具体实施方式
下面结合说明书附图和具体实施例对本发明做出详细的说明。
如图1所示，本发明提供的一种FPGA内以太网数据帧的缓存与转发的装置包括数据帧校验装置10、数据帧写控制装置20以及数据帧存储装置30和数据帧读控制装置40。
所述数据帧校验装置10用于计算从以太网数据帧输入总线接收的数据帧的校验值，并发送给写控制装置20。
所述数据帧写控制装置20用于接收以太网数据帧输入总线上的数据帧，提取所述数据帧的校验字节，与数据帧校验装置10计算的校验值对比得到校验结果标识符，并将所述校验结果标识符及所述数据帧按一定格式写入数据帧存储装置30。
所述数据帧存储装置30用于按照一定格式缓存所述数据帧。
所述数据帧读控制装置40用于依次读取数据帧存储装置30缓存的数据帧，将所述数据帧从数据帧输出总线转发出去。
如图2所示，本发明提供的一种FPGA内以太网数据帧的缓存与转发的方法包括以下步骤：
步骤A10、按照最小以太网数据帧包长(由于RAM的地址控制都是以2的幂次为划分的，所以最小以太网数据帧包长取2的幂次)，将FPGA内的整个数据帧缓存存储单元等深度地划分成若干小颗粒数据帧存储单元RAM(n)(如图3所示)。
数据帧缓存存储单元设置在FPGA内部的双口(两个接口可以分别访问RAM)随机存取存储器(RAM)上，数据宽度与数据帧宽度一致，数据帧缓存存储单元地址深度与最大以太网数据帧包长相对应，即整个数据帧缓存存储单元的大小取决于输入总线上可能送入的最大包长以太网数据帧的长度。
步骤A20、将从数据帧输入总线上输入的以太网数据帧按照一定存储格式写入FPGA内的整个数据帧缓存存储单元。
所述一定存储格式分为两情况：
(1)接收的以太网数据帧包长小于小颗粒数据帧存储单元RAM(n)(n为正整数)深度时，如图4所示，具体存储格式为：
小颗粒数据帧存储单元RAM(n)的0x0地址内存储接收的以太网数据帧的标识符，包含缓存完毕标识符和校验结果标识符；
小颗粒数据帧存储单元RAM(n)的0x1地址内存储小颗粒数据帧存储单元RAM(n)的序号n；
小颗粒数据帧存储单元RAM(n)的0x2地址内存储已缓存数据帧的末字节在小颗粒数据帧存储单元RAM(n)内的地址；
从小颗粒数据帧存储单元RAM(n)的0x3地址开始依次存储数据帧的净负荷字节直至完毕。
(2)接收的以太网数据帧包长大于小颗粒数据帧存储单元RAM(n)深度时，缓存该以太网数据帧需要两块以上的小颗粒数据帧存储单元，如图5所示，具体存储格式为:
起始小颗粒数据帧存储单元RAM(n)的0x0地址存储接收的以太网数据帧的标识符，包含缓存完毕标识符和校验结果标识符；
起始小颗粒数据帧存储单元RAM(n)的0x1地址内存储所述以太网数据帧的末字节所在小颗粒数据帧存储单元RAM(n+z)(z为正整数)的序号n+z；
起始小颗粒数据帧存储单元RAM(n)的0x2地址内存储所述以太网数据帧的末字节在小颗粒数据帧存储单元RAM(n+z)内的地址；
从起始小颗粒数据帧存储单元RAM(n)的0x3地址开始依次存储数据帧的净负荷字节，由于接收到的以太网数据帧仅靠一块小颗粒数据帧存储单元RAM(n)无法存储完毕，顺序由相邻的z块小颗粒数据帧存储单元存储剩余的所述数据帧净负荷字节，且z块小颗粒数据帧存储单元RAM的0x0、0x1及0x2地址将会被当做净负荷存储单元来存储净负荷字节，直至该数据帧的净负荷字节存储完毕。
如图6所示，步骤A20的具体步骤如下：
步骤A21、数据帧写控制装置通过数据写入口接收从数据帧输入总线送入的以太网数据帧，并对接收到的以太网数据帧进行校验；
步骤A22、以数据帧缓存存储单元RAM的当前小颗粒数据帧存储单元RAM(n)为起始小颗粒数据帧存储单元，小颗粒数据帧存储单元RAM(n)的0x3地址为起始地址，将所述以太网数据帧的净负荷字节依次写入当前小颗粒数据帧存储单元RAM(n)；
当前小颗粒数据帧存储单元RAM(n)是存储上次读取完一帧数据帧的小颗粒数据帧存储单元RAM(n-1)的下一个小颗粒数据帧存储单元。
步骤A23、判断当前小颗粒数据帧存储单元是否将该数据帧的净负荷字节存储完毕，如果存储完毕，则执行步骤A25；否则执行步骤A24；
步骤A24、以当前小颗粒数据帧存储单元相邻的下一个小颗粒数据帧存储单元作为新的当前小颗粒数据帧存储单元，从新的当前小颗粒数据帧存储单元的0x0地址为起始地址，将净负荷字节剩余字节依次写入其中，然后执行步骤A23；
步骤A25、数据帧的净负荷字节写入完毕后，将缓存净负荷字节末字节的小颗粒数据帧存储单元RAM(n+m)的序号n+m以及其在该小颗粒数据帧存储单元RAM(n+m)内的地址分别写入起始小颗粒数据帧存储单元RAM(n)的0x1以及0x2地址,其中m为自然数；
步骤A26、提取所述以太网数据帧中的校验字节与步骤A21中得到的校验值对比，得到校验结果标识符；
步骤A27、将缓存完毕标识符以及校验结果标识符写入起始小颗粒数据帧存储单元RAM(n)的首地址0x0内。
步骤A30、读取当前起始小颗粒数据帧存储单元RAM(n)的0x1和0x2地址内末字节所在小颗粒数据帧存储单元RAM(n+m)的序号n+m以及其在小颗粒数据帧存储单元RAM(n+m)内地址，从当前起始小颗粒数据帧存储单元RAM(n)的0x3开始依次读取缓存在数据帧缓存存储单元RAM的数据帧的净负荷字节，直至小颗粒数据帧存储单元RAM(n+m)内缓存末字节的地址，然后将小颗粒数据帧存储单元RAM(n+m)的序号加1，读取下一个以太网数据帧。
如图7所示，具体包括以下步骤：
步骤A31、读取当前小颗粒数据帧存储单元首地址内的缓存完毕标识符以及校验结果标识符；
步骤A32、判断缓存完毕标识符以及校验结果标识符是否有效，如果都有效，则执行步骤A34；否则执行步骤A33；
步骤A33、只读取当前小颗粒数据帧存储单元的0x1地址内的以太网数据帧末字节所在小颗粒数据帧存储单元的序号，然后执行步骤A36；
步骤A34、读取当前小颗粒数据帧存储单元的0x1以及0x2地址缓存的以太网数据帧的末字节所在小颗粒数据帧存储单元的序号以及末字节在其中的地址；
当前小颗粒数据帧存储单元的0x1和0x2地址缓存的以太网数据帧的末字节所在小颗粒数据帧存储单元的序号以及地址决定了读取数据包的长度，即读取结束的小颗粒数据帧存储单元的序号以及其中最后进行缓存字节的地址。
步骤A35、从当前小颗粒数据帧存储单元的0x3地址开始依次读取已缓存以太网数据帧的净负荷字节，直至缓存该以太网数据帧末字节所在小颗粒数据帧存储单元内的末字节地址；
步骤A36、将读取的缓存该太网数据帧末字节小颗粒数据帧存储单元的序号加1，然后执行步骤步骤A31。
以上所述实施方式仅为本发明的一种实例，并不用于限制本发明，凡在本发明精神和原则之内所做的任何修改、等同替换和改进等，均含于本发明的保护范围之内。
Claims (7)
1.FPGA内以太网数据帧的缓存与转发的方法，其特征在于，包括以下步骤：
步骤A10、按照最小以太网数据帧包长，将FPGA内的整个数据帧缓存存储单元等深度地划分成若干小颗粒数据帧存储单元RAM(n)；
步骤A20、将输入的以太网数据帧按照一定存储格式写入FPGA内的整个数据帧缓存存储单元内；
所述一定存储格式为：
起始小颗粒数据帧存储单元RAM(n)的0x0地址内存储接收的以太网数据帧的标识符；
起始小颗粒数据帧存储单元RAM(n)的0x1地址内存储已缓存以太网数据帧的末字节所在小颗粒数据帧存储单元RAM(n+m)的序号n+m；
起始小颗粒数据帧存储单元RAM(n)的0x2地址内存储已缓存以太网数据帧的末字节所在小颗粒数据帧存储单元RAM(n+m)内的地址；
从起始小颗粒数据帧存储单元RAM(n)的0x3地址开始依次存储以太网数据帧的净负荷字节直至完毕；
n为正整数，m为自然数；
步骤A30、读取当前起始小颗粒数据帧存储单元RAM(n)的0x1和0x2地址内末字节所在小颗粒数据帧存储单元RAM(n+m)的序号以及其在小颗粒数据帧存储单元RAM(n+m)内地址，从当前起始小颗粒数据帧存储单元RAM(n)的0x3地址开始依次读取缓存在数据帧缓存存储单元的以太网数据帧的净负荷字节，直至小颗粒数据帧存储单元RAM(n+m)内缓存末字节的地址，然后将小颗粒数据帧存储RAM(n+m)的序号加1，读取下一个以太网数据帧。
2.如权利要求1所述的方法，其特征在于，所述数据帧缓存存储单元设置在FPGA内部双口随机存取存储器上，数据宽度与以太网数据帧宽度一致，地址深度与最大以太网数据帧包长相对应。
3.如权利要求1所述的方法，其特征在于，所述标识符包含缓存完毕标识符和校验结果标识符。
4.如权利要求1所述的方法，其特征在于，从小颗粒数据帧存储单元RAM(n)的0x3地址开始依次存储以太网数据帧的净负荷字节，当接收到的以太网数据帧仅靠小颗粒数据帧存储单元RAM(n)无法存储完毕时，顺序由相邻的小颗粒数据帧存储单元存储剩余所述净负荷字节，且存储剩余净负荷字节的每个所述小颗粒数据帧存储单元将会从0x0地址开始存储净负荷字节，直至所述以太网数据帧的净负荷字节存储完毕。
5.如权利要求1所述的方法，其特征在于，步骤A20包括以下步骤：
步骤A21、通过数据写入口接收以太网数据帧，并对所述以太网数据帧进行校验；
步骤A22、以数据帧缓存存储单元的当前小颗粒数据帧存储单元RAM(n)为起始小颗粒数据帧存储单元，该小颗粒数据帧存储单元的0x3地址为起始地址，将所述以太网数据帧的净负荷字节依次写入当前小颗粒数据帧存储单元RAM(n)；
步骤A23、判断当前小颗粒数据帧存储单元是否将该以太网数据帧的净负荷字节存储完毕，如果存储完毕，则执行步骤A25；否则执行步骤A24；
步骤A24、以当前小颗粒数据帧存储单元相邻的下一个小颗粒数据帧存储单元作为新的当前小颗粒数据帧存储单元，从新的当前小颗粒数据帧存储单元的0x0地址为起始地址，将净负荷字节剩余字节依次写入其中，然后执行步骤A23；
步骤A25、将缓存净负荷字节末字节的小颗粒数据帧存储单元RAM(n+m)的序号以及其在该小颗粒数据帧存储单元RAM(n+m)内的地址分别写入起始小颗粒数据帧存储单元RAM(n)的0x1以及0x2地址；
步骤A26、提取所述以太网数据帧中的校验字节与步骤A21中得到的校验值对比，得到校验结果标识符；
步骤A27、将缓存完毕标识符以及校验结果标识符写入起始小颗粒数据帧存储单元RAM(n)的0x0地址内。
6.如权利要求1所述的方法，其特征在于，步骤A30包括以下步骤：
步骤A31、读取当前小颗粒数据帧存储单元首地址内的缓存完毕标识符以及校验结果标识符；
步骤A32、判断缓存完毕标识符以及校验结果标识符是否有效，如果都有效，则执行步骤A34；否则执行步骤A33；
步骤A33、只读取当前小颗粒数据帧存储单元的0x1地址内的以太网数据帧末字节所在小颗粒数据帧存储单元的序号，然后执行步骤A36；
步骤A34、读取当前小颗粒数据帧存储单元的0x1以及0x2地址缓存的以太网数据帧的末字节所在小颗粒数据帧存储单元的序号以及地址；
步骤A35、从当前小颗粒数据帧存储单元的0x3地址开始依次读取已缓存以太网数据帧的净负荷字节，直至缓存该以太网数据帧末字节的小颗粒数据帧存储单元内地址；
步骤A36、将读取的缓存该以太网数据帧末字节小颗粒数据帧存储单元的序号加1，然后执行步骤A31。
7.如权利要求1所述方法的装置，其特征在于，包括数据帧校验装置、数据帧写控制装置以及数据帧存储装置和数据帧读控制装置；
所述数据帧校验装置用于计算从以太网数据帧输入总线接收的以太网数据帧的校验值，并发送给写控制装置；
所述数据帧写控制装置用于接收以太网数据帧输入总线上的以太网数据帧，提取所述以太网数据帧的校验字节，与数据帧校验装置计算的校验值对比得到校验结果标识符，并将所述校验结果标识符及所述以太网数据帧按一定格式写入数据帧存储装置；
所述数据帧存储装置用于按照一定格式缓存所述以太网数据帧；
所述数据帧读控制装置用于依次读取数据帧存储装置缓存的以太网数据帧，将所述以太网数据帧从数据帧输出总线转发出去。
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| C06 | Publication | ||
| PB01 | Publication | ||
| C10 | Entry into substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| GR01 | Patent grant | ||
| GR01 | Patent grant |