CN110943802A - 基于fpga的dmx512灯光网络信号解码系统 - Google Patents

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蔡意明
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Abstract

本发明提供了一种基于FPGA的DMX512灯光网络信号解码系统，包括：RJ45网口单元、网关单元、千兆网络PHY单元、FPGA单元、DMX512接口单元、显示执行单元；所述RJ45网口单元与网关单元相连接；所述网关单元与千兆网络PHY单元相连；所述千兆网络PHY单元与FPGA单元相连接；所述FPGA单元与DMX512接口单元相连接。本发明首次将大规模集成电路FPGA数字芯片用在DMX512灯光网络信号解码系统中，用较低成本实现了千兆速度的灯光网络信号解码，用较低成本的实现了支持多个DMX接口的网络解码设备。

Description

基于FPGA的DMX512灯光网络信号解码系统
技术领域
本发明涉及信号解码领域，具体地，涉及一种基于FPGA的DMX512灯光网络信号解码系统。
背景技术
随着DMX512信号的终端设备功能不断增强，不断增多，比如，电脑灯从以前的十几通道变为几十通道、上百通道；一场活动可能多达几十路DMX512控制信号。更多的基于以太网的协议不断提出，ACN、Art-Net、Shownet、ETCnet等等，实现一根网线传输大量的灯光数据，配合通过DMX512灯光网络信号解码器将上述以太网协议转换为DMX512信号。其中Art-Net和ACN协议被广泛使用。1.目前市场上的DMX512灯光网络解码器主要由基于ARM芯片的嵌入式主板、RJ45接口、DMX512接口、LCD显示器、电源等组成，其中ARM芯片的嵌入式主板包含CPU、内存、IO处理模块、网络模块、LCD控制模块等，此种方案的优点如下：使用现成的嵌入式主板，开发简单方便。缺点也很明显：成本高昂，尤其是集成了千兆网络模块的嵌入式组件成本远远高于百兆的组件，而百兆的网路速度已经不能满足越来越庞大的系统需求；现成的嵌入式主板没有专门针对DMX512信号处理的定制化版本，自带的IO处理模块能够实现的DMX512处理能力有限，一般为2-4路DMX512信息，如果在一个产品中需要实现8路、16路甚至更多的DMX512信号的处理，则一般采用同时使用多个嵌入式主板或更高级的主板来实现，造成成本上升。
专利文献CN107534486A公开了一种能够进行多种设备间的通信的信号解码方法。信号解码方法包括：判断可见光信号的数据包所含的数据部的位长度即Datapart长度是否为8位的步骤SF1；和根据Datapart长度的判断结果对数据部进行解码的步骤SF2，在步骤SF2中，在步骤SF1中判断为Datapart长度不是8位长度的情况下，以LSB优先来实施解码，在步骤SF1中判断为Datapart长度是8位长度的情况下，以MSB优先来实施解码。该专利不能很好地适用于灯光网络信号解码中。
发明内容
针对现有技术中的缺陷，本发明的目的是提供一种基于FPGA的DMX512灯光网络信号解码系统。
根据本发明提供的一种基于FPGA的DMX512灯光网络信号解码系统，包括：RJ45网口单元、网关单元、千兆网络PHY单元、FPGA单元、DMX512接口单元、显示执行单元；所述RJ45网口单元与网关单元相连接；所述网关单元与千兆网络PHY单元相连；所述千兆网络PHY单元与FPGA单元相连接；所述FPGA单元与DMX512接口单元相连接。
优选地，还包括：显示执行单元；所述显示执行单元与FPGA单元相连接。
优选地，所述FPGA单元包括：千兆MAC单元、串口并口数据处理单元、M3软核CPU单元；所述千兆MAC单元与千兆的PHY相连；所述串口并口数据处理单元与DMX512接口单元相连；所述ARM公司的M3软核CPU单元能够处理Artnet/ACN与DMX512数据的转换。
优选地，所述FPGA单元包括：显示控制单元(例如：LCD控制单元)；所述显示LCD控制单元与显示执行单元相连。
优选地，RJ45网口单元包括：一个或者多个RJ45网口。
优选地，DMX512接口单元包括：一个或者多个DMX512接口。
优选地，所述千兆网络PHY单元采用RTL8211芯片。
优选地，所述显示执行单元采用LCD液晶显示屏。
优选地，所述M3软核CPU单元采用Contex-M3核；所述Contex-M3核包括：Artnet/ACN协议解析单元、基于UIP的UDP协议解析单元、CPU单元、DMX512协议解析单元；所述基于UIP的UDP协议解析单元实现MAC的接口驱动。
与现有技术相比，本发明具有如下的有益效果：
1、本发明首次将大规模集成电路FPGA数字芯片用在DMX512灯光网络信号解码系统中，用较低成本实现了千兆速度的灯光网络信号解码，用较低成本的实现了支持多个DMX接口的网络解码设备；
2、本发明使用FGPA并行处理的特点，来实现多路DMX512输出，减少了端口宽展需求，进一步降低了成本，同时提高了系统响应速度，多达16路，甚至32路DMX512在一个产品中处理，可靠性高、可移植性好、实时性和灵活性较强；
3、本发明采用软核处理器控制FPGA的信号解码，能够有效解决普通嵌入式主板系统解码过程中数据丢失的问题。利用先进的SOPC技术设计解码功能，具有随时更改、调试、添加其他功能等优点，具有灵活的可剪裁、可扩充、可升级、并具备软硬件皆可随时调试等优点。
附图说明
通过阅读参照以下附图对非限制性实施例所作的详细描述，本发明的其它特征、目的和优点将会变得更明显：
图1为本发明的系统框架示意图。
具体实施方式
下面结合具体实施例对本发明进行详细说明。以下实施例将有助于本领域的技术人员进一步理解本发明，但不以任何形式限制本发明。应当指出的是，对本领域的普通技术人员来说，在不脱离本发明构思的前提下，还可以做出若干变化和改进。这些都属于本发明的保护范围。
根据本发明提供的一种基于FPGA的DMX512灯光网络信号解码系统，包括：RJ45网口单元、网关单元、千兆网络PHY单元、FPGA单元、DMX512接口单元、显示执行单元；所述RJ45网口单元与网关单元相连接；所述网关单元与千兆网络PHY单元相连；所述千兆网络PHY单元与FPGA单元相连接；所述FPGA单元与DMX512接口单元相连接。
优选地，还包括：显示执行单元；所述显示执行单元与FPGA单元相连接。
优选地，所述FPGA单元包括：千兆MAC单元、串口并口数据处理单元、M3软核CPU单元；所述千兆MAC单元与千兆的PHY相连；所述串口并口数据处理单元与DMX512接口单元相连；所述ARM公司的M3软核CPU单元能够处理Artnet/ACN与DMX512数据的转换。
优选地，所述FPGA单元包括：显示控制单元(例如：LCD控制单元)；所述显示LCD控制单元与显示执行单元相连。
优选地，RJ45网口单元包括：一个或者多个RJ45网口。
优选地，DMX512接口单元包括：一个或者多个DMX512接口。
优选地，所述千兆网络PHY单元采用RTL8211芯片。
优选地，所述显示执行单元采用LCD液晶显示屏。
优选地，所述M3软核CPU单元采用Contex-M3核；所述Contex-M3核包括：Artnet/ACN协议解析单元、基于UIP的UDP协议解析单元、CPU单元、DMX512协议解析单元；所述基于UIP的UDP协议解析单元实现MAC的接口驱动。
具体地，在一个实施例中，基于FPGA的DMX512灯光网络信号解码器包含RJ45网口若干个、网关模块、千兆网络PHY模块(PHY用的是RTL8211)、FPGA模块、DMX512接口若干个、LCD液晶显示屏。
其中，FPGA模块与千兆网络PHY模块链接，通过FPGA内部的MAC模块实现千兆网络功能；FPGA具有LCD控制功能模块与LCD液晶显示屏链接；FPGA具有数据处理接口与若干个DMX512数据接口连接，用于向外传输DMX512数据或从外部接口接收DMX512数据至FPGA。
FPGA模块包含：千兆MAC模块，与千兆的PHY相连；LCD控制模块，与LCD液晶显示屏相连；串口并口数据处理模块，与DMX512接口相连；ARM公司的M3软核CPU,处理Artnet/ACN与DMX512数据的转换。
其中Contex-M3核包含：Artnet/ACN协议解析模块、基于UIP的UDP协议解析模块、CPU模块、DMX512协议解析模块；基于UIP的UDP协议解析模块实现MAC的接口驱动。
本发明用FPGA取代嵌入式主板实现了千兆MAC接口、ARTNET数据与DMX512数据的转换、ACN数据与DMX512数据的转换、LCD控制模块。
FPGA器件在许多领域得到了广泛的应用，特别是硬件描述语言(HDL)的出现使FPGA的设计更加方便、快捷，能够在很大程度上缩短产品开发周期和成本。FPGA具有速度快、密度高、功耗低、可配置性强、容易实现大规模系统，内部程序并行运行，接口控制灵活等优点。FPGA有着强大的并行处理数据的能力，现场可编程，算法实现简单，使得所设计的系统具有很好的移植性和继承性，此外，FPGA具有丰富的端口资源，能够实现外围逻辑控制(比如IO处理、LCD控制等)，提高系统集成度。
本发明首次将大规模集成电路FPGA数字芯片用在DMX512灯光网络信号解码系统中，用较低成本实现了千兆速度的灯光网络信号解码，用较低成本的实现了支持多个DMX接口的网络解码设备；本发明使用FGPA并行处理的特点，来实现多路DMX512输出，减少了端口宽展需求，进一步降低了成本，同时提高了系统响应速度，多达16路，甚至32路DMX512在一个产品中处理，可靠性高、可移植性好、实时性和灵活性较强；本发明采用软核处理器控制FPGA的信号解码，能够有效解决普通嵌入式主板系统解码过程中数据丢失的问题。利用先进的SOPC技术设计解码功能，具有随时更改、调试、添加其他功能等优点，具有灵活的可剪裁、可扩充、可升级、并具备软硬件皆可随时调试等优点。
本领域技术人员知道，除了以纯计算机可读程序代码方式实现本发明提供的系统及其各个装置、模块、单元以外，完全可以通过将方法步骤进行逻辑编程来使得本发明提供的系统及其各个装置、模块、单元以逻辑门、开关、专用集成电路、可编程逻辑控制器以及嵌入式微控制器等的形式来实现相同功能。所以，本发明提供的系统及其各项装置、模块、单元可以被认为是一种硬件部件，而对其内包括的用于实现各种功能的装置、模块、单元也可以视为硬件部件内的结构；也可以将用于实现各种功能的装置、模块、单元视为既可以是实现方法的软件模块又可以是硬件部件内的结构。
以上对本发明的具体实施例进行了描述。需要理解的是，本发明并不局限于上述特定实施方式，本领域技术人员可以在权利要求的范围内做出各种变化或修改，这并不影响本发明的实质内容。在不冲突的情况下，本申请的实施例和实施例中的特征可以任意相互组合。

Claims (9)

1.一种基于FPGA的DMX512灯光网络信号解码系统，其特征在于，包括：RJ45网口单元、网关单元、千兆网络PHY单元、FPGA单元、DMX512接口单元以及显示执行单元；
所述RJ45网口单元与网关单元相连接；
所述网关单元与千兆网络PHY单元相连；
所述千兆网络PHY单元与FPGA单元相连接；
所述FPGA单元与DMX512接口单元相连接。
2.根据权利要求1所述的基于FPGA的DMX512灯光网络信号解码系统，其特征在于，还包括：显示执行单元；
所述显示执行单元与FPGA单元相连接。
3.根据权利要求1所述的基于FPGA的DMX512灯光网络信号解码系统，其特征在于，所述FPGA单元包括：千兆MAC单元、串口并口数据处理单元、M3软核CPU单元；
所述千兆MAC单元与千兆的PHY相连；
所述串口并口数据处理单元与DMX512接口单元相连；
所述M3软核CPU单元能够处理Artnet/ACN与DMX512数据的转换。
4.根据权利要求2所述的基于FPGA的DMX512灯光网络信号解码系统，其特征在于，所述FPGA单元包括：显示控制单元；
所述显示控制单元与显示执行单元相连。
5.根据权利要求1所述的一种基于FPGA的DMX512灯光网络信号解码系统，其特征在于，RJ45网口单元包括：一个或者多个RJ45网口。
6.根据权利要求1所述的一种基于FPGA的DMX512灯光网络信号解码系统，其特征在于，DMX512接口单元包括：一个或者多个DMX512接口。
7.根据权利要求1所述的一种基于FPGA的DMX512灯光网络信号解码系统，其特征在于，所述千兆网络PHY单元采用RTL8211芯片。
8.根据权利要求2所述的一种基于FPGA的DMX512灯光网络信号解码系统，其特征在于，所述显示执行单元采用LCD液晶显示屏。
9.根据权利要求3所述的一种基于FPGA的DMX512灯光网络信号解码系统，其特征在于，所述M3软核CPU单元采用Contex-M3核；
所述Contex-M3核包括：Artnet/ACN协议解析单元、基于UIP的UDP协议解析单元、CPU单元、DMX512协议解析单元；
所述基于UIP的UDP协议解析单元实现MAC的接口驱动。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN112543089A (zh) * 2020-11-12 2021-03-23 浙江创意声光电科技有限公司 一种灯光网络全双工交换解码的运行方法及设备

Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN104936333A (zh) * 2014-03-20 2015-09-23 上海晶亭光电有限公司 一种基于dmx512协议的室内led照明控制系统
CN106230718A (zh) * 2016-08-03 2016-12-14 天津光电聚能专用通信设备有限公司 基于XilinxFPGA多千兆网合流系统及实现方法
CN106686803A (zh) * 2016-11-28 2017-05-17 广西师范大学 一种基于fpga的led景观灯控制系统
CN206294385U (zh) * 2016-11-28 2017-06-30 广西师范大学 一种基于fpga的led景观灯控制系统
CN107918589A (zh) * 2017-11-15 2018-04-17 中国计量大学 一种基于fpga的dmx512信号高效缓存并发系统
CN207638953U (zh) * 2017-10-25 2018-07-20 上海海梵控制系统有限公司 一种基于DMX512协议和Art-Net协议的灯光控制器
CN108419336A (zh) * 2018-04-09 2018-08-17 横店集团得邦照明股份有限公司 一种led灯光屏幕控制系统及其实现方法
CN110446304A (zh) * 2019-08-16 2019-11-12 武汉艺科景观工程有限公司 一种基于fpga的城市led景观灯集群控制系统

Patent Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN104936333A (zh) * 2014-03-20 2015-09-23 上海晶亭光电有限公司 一种基于dmx512协议的室内led照明控制系统
CN106230718A (zh) * 2016-08-03 2016-12-14 天津光电聚能专用通信设备有限公司 基于XilinxFPGA多千兆网合流系统及实现方法
CN106686803A (zh) * 2016-11-28 2017-05-17 广西师范大学 一种基于fpga的led景观灯控制系统
CN206294385U (zh) * 2016-11-28 2017-06-30 广西师范大学 一种基于fpga的led景观灯控制系统
CN207638953U (zh) * 2017-10-25 2018-07-20 上海海梵控制系统有限公司 一种基于DMX512协议和Art-Net协议的灯光控制器
CN107918589A (zh) * 2017-11-15 2018-04-17 中国计量大学 一种基于fpga的dmx512信号高效缓存并发系统
CN108419336A (zh) * 2018-04-09 2018-08-17 横店集团得邦照明股份有限公司 一种led灯光屏幕控制系统及其实现方法
CN110446304A (zh) * 2019-08-16 2019-11-12 武汉艺科景观工程有限公司 一种基于fpga的城市led景观灯集群控制系统

Non-Patent Citations (1)

* Cited by examiner, † Cited by third party
Title
梅雪松等: "《SoC FPGA 嵌入式设计和开发教程》", 30 April 2019 *

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN112543089A (zh) * 2020-11-12 2021-03-23 浙江创意声光电科技有限公司 一种灯光网络全双工交换解码的运行方法及设备
CN112543089B (zh) * 2020-11-12 2022-07-26 浙江创意声光电科技有限公司 一种灯光网络全双工交换解码的运行方法及设备

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