CN107895587A - 基于sram的可自毁验证电路 - Google Patents

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Abstract

本揭露公开一种基于SRAM的可自毁验证电路。本揭露还提供一种存储器装置，其包括：存储器位阵列，其包含多个存储器位，其中各存储器位经配置以在所述存储器装置被电力开启时呈现初始逻辑状态；以及擦除电路，其耦合到所述存储器位阵列，且经配置以更改所述存储器位的至少一者的固有特性以更改所述至少一个存储器位的所述初始逻辑状态。

Description

基于SRAM的可自毁验证电路
技术领域
本揭露涉及基于SRAM的可自毁验证电路。
背景技术
随着集成电路在电子装置(其针对各种不同应用提供不同类型的信息)中的使用渐增，愈加需要恰当保护可存储于电子装置内的敏感及/或关键信息，以将对此信息的存取仅限于具有存取所述信息的权限的其它装置。应用的一些实例包括装置的验证、装置内的机密信息的保护及保全两个或多于两个装置之间的通信。
物理不可复制功能(PUF)为常在集成电路内的物理结构，其响应于到PUF的输入(例如，查问/请求)而提供数个对应输出(例如，响应)。各PUF提供一或多组请求-响应对。可凭借由PUF所提供的这些请求-响应对而建立集成电路的识别码。在建立识别码的情况下，可在装置之间提供安全通信。PUF也可用于既有验证目的，以替代将识别码指派到电子装置的当前方法。由于PUF是基于工艺的固有性质，所以PUF具有胜过将识别码记录在装置上(此可更容易模仿及/或反向工程化)的常规验证方法的各种优点。
发明内容
在实施例中，公开一种存储器装置。所述存储器装置包括：存储器位阵列，其包含多个存储器位，其中各存储器位经配置以在所述存储器装置被电力开启时呈现初始逻辑状态；以及擦除电路，其耦合到所述存储器位阵列，且经配置以更改所述存储器位的至少一者的固有特性以更改所述至少一个存储器位的所述初始逻辑状态。
在另一实施例中，一种存储器装置包括：存储器位阵列，其包含多个存储器位，其中各存储器位经配置以在所述存储器装置被电力开启时呈现初始逻辑状态；窜改传感器，其耦合到所述存储器位阵列，且经配置以检测是否对所述存储器位阵列执行窜改动作；以及擦除电路，其耦合到所述存储器位阵列及所述窜改传感器，且经配置以响应于经检测窜改动作而更改所述存储器位的至少一者的固有特性以便更改所述至少一个存储器位的所述初始逻辑状态。又在另一实施例中，一种方法包括：使包含多个存储器位的存储器装置的存储器阵列电力开启以引起各存储器位呈现初始逻辑状态；确定是否存在窜改动作；响应于窜改动作的存在，将高电压提供到至少一个存储器位以便更改所述至少一个存储器位的固有特性，其中所述经更改固有特性擦除所述至少一个存储器位的所述初始逻辑状态。
附图说明
当结合附图阅读时，从以下详细描述最佳理解本揭露的方面。应注意，各种特征不必按比例绘制。事实上，为了清楚论述，各种特征的尺寸可任意增大或缩小。
图1描绘根据一些实施例的包括耦合到静态随机存取存储器(SRAM)块的擦除电路的存储器装置的示范性块图。
图2A描绘根据一些实施例的图1的SRAM块的一部分的示范性电路图。
图2B描绘根据一些实施例的图1的擦除电路的一部分的示范性示意电路图。
图3A描绘根据一些实施例的当图2B的擦除电路执行擦除程序时的图2A的SRAM块的预充电单元及存储器位的等效电路图。
图3B描绘根据一些实施例的图3A的等效电路图的另一简化电路图。
图4描绘根据一些实施例的用以对由图1的存储器装置产生的PUF签名执行擦除程序的方法的流程图。
具体实施方式
以下揭露描述用于实施标的的不同特征的各种示范性实施例。在下文中描述组件及布置的特定实例以简化本揭露。当然，其等仅为实例且不意图为限制性的。例如，应理解当元件被称为“连接到”或“耦合到”另一元件时，其可直接连接到或耦合到所述另一元件，或可存在一或多个中介元件。
物理不可复制功能(PUF)通常用于验证及密钥存储而不需要安全的电可擦除可编程只读存储器(EEPROM)(或其它非易失性存储器的任何者)及/或其它昂贵硬件(例如，电池供电的静态随机存取存储器)。代替将秘密存储于数字存储器中，PUF从集成电路(IC)的物理特性导出秘密。PUF是基于以下理念：即使使用相同工艺来制造多个IC，各IC仍可归因于制造可变性而略微不同。PUF利用此可变性来导出IC的各者独有的“秘密”信息(例如，硅“生物测定”)。通常，此秘密信息被称为IC的“签名”。此外，归因于定义签名的制造可变性，我们甚至在全面了解IC的设计的情况下仍无法制造两个相同的IC。IC的各种类型的可变性可用来定义此签名，举例来说，例如，(若干)门延迟、静态随机存取存储器(SRAM)装置的(若干)电力开启状态及/或IC的多种物理特性的任何者。
在上文所提供的静态随机存取存储器(SRAM)装置的(若干)电力开启状态的实例中，即使SRAM装置包括对称单元(位)，但在SRAM装置被电力开启时，制造可变性仍可引起SRAM装置的各位趋于呈高状态(即，逻辑“1”)或一低状态(即，逻辑“0”)。位的此初始电力开启状态跨整个SRAM装置随机分布，此引起可由PUF定义的可变性以产生SRAM装置的独有签名。通常，通过使用SRAM装置的(若干)电力开启状态产生PUF签名可称为“基于电力开启SRAM的PUF”。虽然位的初始电力开启状态是随机分布的，但是存在用以举例来说(例如)使用微探测装置、延迟电路等复制及/或确定随机分布的初始电力开启状态的一些窜改技术。这些窜改技术继而可损及产生的PUF签名的可靠性。因此，既有的基于电力开启SRAM的PUF尚未在每一方面完全令人满意。
本揭露的实施例提供用以通过使用耦合到存储器装置的擦除电路而更改所述存储器装置的PUF签名的一或多个位的各种系统及方法。更明确来说，所公开的系统及方法中的擦除电路更改存储器装置的各位的至少一个固有特性(例如，阈值电压)，进而更改存储器装置的位的初始电力开启状态。因此，基于更改之前的位的初始电力开启状态产生的PUF签名可不再存在(即，其“被擦除”)，且在一些实施例中，可基于继更改之后的位的初始电力开启状态产生一新的PUF签名。此外，在一些实施例中，由擦除电路执行的此变动程序可在检测到窜改程序之后发生，且检测可由耦合到擦除电路的窜改传感器执行。因而，擦除电路可有利地防止基于初始电力开启状态产生的PUF签名受到损害(例如，被模仿)。
图1描绘根据各种实施例的存储器装置100的示范性框图。在图1所描绘的实施例中，存储器装置100包括存储器块102、验证电路108、擦除电路110、控制逻辑电路112及窜改传感器114。更明确来说，验证电路108耦合到存储器块102，且擦除电路110耦合于存储器块102与控制逻辑电路112之间。因而，控制逻辑电路112可经配置以控制擦除电路110及/或存储器块102，此将在下文进一步详细描述。仍更明确来说，擦除电路110进一步耦合到还耦合到存储器块102的窜改传感器114。虽然，在图1所描绘的实施例中，为清楚描绘的目的，各组件展示为单独块，但在一些其它实施例中，图1中所示的一些或全部组件可整合在一起。例如，存储器块102可包括嵌入式验证电路(例如，108)。
更明确来说，在图1的存储器块102中，存储器块102可为静态随机存取存储器(SRAM)块，其包括预充电电路104、存储器位阵列106及输入/输出(I/O)电路116。预充电电路104耦合到存储器位阵列106，且I/O电路116耦合到存储器位阵列106。虽然图1的所描绘实施例提供SRAM块，但多种存储器块(例如，RRAM块、DRAM块、MRAM块等)的任何者可实施为存储器块102，同时保持在本揭露的范围内。
在一些实施例中，存储器位阵列106包括布置成列-行配置的多个位(或单元)，其中各位布置于对应列及对应行的交叉点处。各位经配置以在SRAM块102被电力开启时呈现数据状态(逻辑1或逻辑0)。位的此数据状态被称为所述位的初始电力开启状态(后文的“初始状态”)。此外，存储器位阵列106包括沿列布置的多个位线(BL)及/或位条线(BBL)，及沿行的多个字线(WL)，此将关于图2A进一步详细描述。
预充电电路104经配置以基于由控制逻辑电路112提供的预充电信号或由擦除电路110提供的熔断预充电信号对存储器位阵列106的BL及/或BBL预充电，此将下文进一步详细论述。在一些替代实施例中，预充电电路104可经配置以对存储器位阵列106的BL及/或BBL“预放电”。在下文论述中，预充电电路104旨在对存储器位阵列106的BL及/或BBL预充电。I/O电路116经配置以存取(读取及/或写入)存储于存储器位阵列106的位中的数据状态，此将关于图2A到图2B进一步详细论述。
在一些实施例中，验证电路108经配置以基于存储器位阵列106的位的初始状态或经更改的初始状态产生PUF签名，此将关于图2A到图2B进一步详细论述。
仍参考图1，在一些实施例中，窜改传感器114(例如，光传感器)经配置以监测/检测是否使用侵入技术来复制存储器位阵列106的位的初始状态(后文的“窜改动作”)，如上文描述。典型的窜改传感器由至少传感器、开关及信号源组成。传感器可为(但不限于)光传感器、运动传感器或声音传感器或力传感器。当传感器检测事件时(在光传感器的情况中，检测光波)，传感器触发开关以接通开关，此继而引起信号源提供警示信号。在一些实施例中，窜改传感器114经配置以基于是否检测到窜改动作而将经窜改信号(类似于上文提及的警示信号)提供到擦除电路110。在一些实施例中，当窜改传感器114未对擦除电路110通知窜改动作(例如，处于低逻辑状态的经窜改信号)时，擦除电路110经配置以从控制逻辑电路112接收预充电控制信号及字线(WL)控制信号，且使用预充电控制信号及WL控制信号分别控制SRAM块102的预充电电路104及存储器位阵列106。另一方面，当窜改传感器114对擦除电路110通知窜改动作(例如，处于高状态的经窜改信号)时，擦除电路110可解耦合从控制逻辑电路112接收的预充电控制信号及WL控制信号，且进一步将上文提及的熔断预充电信号及熔断WL信号分别提供到SRAM块102的预充电电路104及存储器位阵列106，以便对SRAM块102的存储器位阵列106的位的(至少)一者执行擦除程序。下文将关于图2A到图2B及图3A到图3B提供熔断预充电信号、熔断WL信号及擦除程序的细节。
现参考图2A及图2B，分别描绘SRAM块102的一部分的示范性示意电路图及擦除电路110的一部分的示范性示意电路图。
如上文描述，存储器位阵列106的位经布置成列-行配置，其中各列具有BL及BBL且各行具有WL。更明确来说，各列的BL及BBL分别耦合到安置于所述列中的多个位，且所述列中的各存储器单元布置于不同行上且耦合到各自的(不同的)WL。即，存储器位阵列106的各位耦合到存储器单元阵列106的列的BL、存储器位阵列106的所述列的BBL及存储器位阵列106的行的WL。在一些实施例中，BL及BBL垂直平行布置且WL水平平行布置(即，垂直于BL及BBL)。
在图2A的所描绘实施例中，4个位(例如，106-1、106-2、106-3及106-4)展示于存储器位阵列106中。基于上文描述，列“A”及“B”及行“a”、“b”相应地展示于图2A的存储器位阵列106中。更明确来说，位106-1及106-2沿列A布置，且位106-3及106-4沿列B布置，位106-1及106-3沿行a布置，且位106-2及106-4沿行b布置。列A具有耦合到位106-1及106-2的BL152及BBL 154；列B具有耦合到位106-3及106-4的BL 156及BBL 158；行a具有耦合到位106-1及106-3的WL 160；且行b具有耦合到位106-2及106-4的WL 162。虽然图2的所描绘实施例仅展示4个位，但任何所要数目个位可包括于存储器位阵列106的实施例中，同时保持在本揭露的范围内。因而，列及行的数目可根据存储器位阵列106中的位的数目而调整。
在一些实施例中，预充电电路104包括多个预充电单元(例如，104A及104B)且各预充电单元耦合到存储器位阵列106的列。例如，如图2A中所描绘，预充电单元104A耦合到列A；预充电单元104B耦合到列B。因而，根据一些实施例，预充电单元的数目等于存储器位阵列106的列的数目。
在图2A的实施例中，各预充电单元通过属于其对应列的BL及BBL耦合到所述列，且通过BL及BBL进一步耦合到沿所述列的位。例如，如图2A中所示，预充电单元104A通过BL152及BBL 154耦合到列A及位106-1及106-2(沿列A)；且预充电单元104B通过BL 156及BBL158耦合到列B及位106-3及106-4(沿列B)。
在图2A的所描绘实施例中，预充电单元104A及104B各自包括彼此耦合的3个晶体管，且位106-1、106-2、106-3及106-4各自实施为6晶体管SRAM(6T-SRAM)位(后文的“SRAM位”)。虽然SRAM位各自实施为6T-SRAM位，但存储器位阵列106的SRAM位(例如，106-1、106-2、106-3、106-4等)不限于实施为6T-SRAM位。存储器位阵列106的SRAM位可实施为多种SRAM位的任何者，举例来说，例如，2T-2R SRAM位、4T-SRAM位、8T-SRAM位等。
仍参考图2A，由于预充电单元的各者大体上彼此类似，所以为简洁起见，下文仅描述预充电单元104A的操作。类似地，由于存储器位阵列106中的SRAM位的各者大体上彼此类似，所以为简洁起见，下文仅描述SRAM位106-1的操作。
如图2A中所示，SRAM位106-1包括6个晶体管：M1、M2、M3、M4、M5及M6。晶体管M1及M5形成为第一反相器且晶体管M2及M6形成为第二反相器，其中第一反相器及第二反相器彼此耦合，如所示。更明确来说，第一反相器及第二反相器各自耦合于第一电压参考131与第二电压参考133之间。通常，第一电压参考131是施加于存储器位阵列106的SRAM位上的供应电压的电压电平。第一电压参考131通常称为“Vdd”。第二电压参考133通常称为“接地”。此外，第一反相器耦合到晶体管M3，且第二反相器耦合到晶体管M4。除耦合到反相器外，晶体管M3及M4两者也耦合到WL 160且各自分别耦合到BL 152及BBL 154。通常，晶体管M1及M2称为SRAM位106-1的上拉晶体管；晶体管M5及M6称为SRAM位106-1的下拉晶体管；晶体管M3及M4称为SRAM位106-1的存取晶体管。在一些实施例中，晶体管M3、M4、M5及M6各自包括NMOS晶体管，且M1及M2各自包括PMOS晶体管。虽然图2A的所描绘实施例展示M1到M6是NMOS晶体管或PMOS晶体管，但可使用适用于存储器装置中的多种晶体管或装置的任何者，举例来说，例如，双极结型晶体管(BJT)、高电子迁移率晶体管(HEMT)等。
继续论述SRAM位106-1的晶体管，在一些实施例中，晶体管M3及M4各自具有耦合到WL 160的门极，如图2A中所示。晶体管M3及M4的门极经配置以通过WL 160接收WL信号203或熔断WL信号203'，此将在下文进一步详细论述。晶体管M3及M5在节点135处彼此耦合，节点135也分别耦合到晶体管M1的漏极及节点141。晶体管M4及M6在节点137处彼此耦合，节点137也分别耦合到晶体管M2的漏极及节点139。
一般来说，当一SRAM位存储数据位(例如，初始状态)时，SRAM位的第一节点经配置以呈第一逻辑状态(逻辑1或逻辑0)，且SRAM位的第二节点经配置以呈第二逻辑状态(逻辑0或逻辑1)，其中第一逻辑状态及第二逻辑状态彼此互补。在一些实施例中，第一节点处的第一逻辑状态是由SRAM位存储的数据位。例如，在图2A的所描绘实施例中，当SRAM位106-1呈现处于逻辑1的初始状态时，节点135经配置以呈逻辑1状态，且节点137经配置以呈逻辑0状态。
现参考图2A的预充电单元104A，预充电单元104A包括3个晶体管：M7、M8及M9。如所示，晶体管M7耦合于提供电压参考131的供应电压与BL 152之间；晶体管M8耦合于提供电压参考131的供应电压与BBL 154之间；晶体管M9耦合于BL 152与BBL 154之间。更明确来说，晶体管M7、M8及M9的各者具有门极，且晶体管M7、M8及M9的(三个)门极共同耦合到预充电信号线164。在一些特定实施例中，三个门极经配置以通过预充电信号线164接收预充电信号201或熔断预充电信号201'，此将在下文进一步详细论述。
现参考图2B，描绘根据各种实施例的擦除电路110的示意性电路图的一部分。擦除电路110的部分仅包括第一对的第一子电路220及第二子电路270。尽管未展示，但擦除电路110可包括多对第一及第二子电路。在一些实施例中，第一子电路220经配置以从控制逻辑112接收预充电控制信号211，且基于由窜改传感器114提供的经窜改信号221的状态(例如，高或低逻辑状态)，以将预充电信号201或熔断预充电信号201'选择性地提供到预充电电路104(例如，预充电单元104A、104B等)；第二子电路270经配置以从控制逻辑112接收WL控制信号213，且也基于经窜改信号221的状态(例如，高或低逻辑状态)，以将WL信号203或熔断WL信号203'选择性地提供到存储器位阵列106的经耦合WL(例如，160)。在一些实施例中，预充电信号201可等效于预充电控制信号211；WL信号203可等效于WL控制信号213。
在一些实施例中，存储器位阵列106的各行(图2A)耦合到擦除电路110的对应对的第一及第二子电路(例如，220及270)。例如，在图2A及图2B的所描绘实施例中，预充电电路104的预充电单元及沿行a的SRAM位(例如，106-1、106-3等)分别耦合到第一子电路220及第二子电路270(即，第一对)，而预充电电路104的预充电单元及沿行b的SRAM位(例如，106-2、106-4等)可耦合到第二对的第一及第二子电路(图2B中未展示)。由于第二对的第一及第二子电路大体上分别类似于第一对的第一及第二子电路(即，220及270)，所以下文将仅论述第一对的第一及第二子电路(220及270)的操作。
现参考图2B的第一子电路220，第一子电路220耦合到经配置以将电压参考221提供到第一子电路220的充电泵222。在一些实施例中，电压参考221可大体上高于电压参考131(图2A)。(电压参考221的)此高电压电平经配置以用于(电编程)熔丝及/或反熔丝装置，如下文描述。
更明确来说，在第一子电路220中，如所描绘，第一子电路220包括第一熔丝装置224、第一反熔丝装置226、反相器228及232、PMOS晶体管230及NMOS晶体管234。如图2B中所描绘，反相器228耦合于经配置以接收经窜改信号221的信号线与PMOS晶体管230(的门极)之间；PMOS晶体管230耦合于电压参考221与第一熔丝装置224(以及第一反熔丝装置226)之间；第一熔丝装置224耦合于经配置以接收预充电控制信号211的信号线与经配置以传输预充电信号201及熔断预充电信号201'的另一信号线之间；第一反熔丝装置226耦合于电压参考223(例如，接地)与经配置以传输预充电信号201及熔断预充电信号201'的信号线之间。第一子电路220的操作将在下文进一步详细论述。
第二子电路270耦合到经配置以将电压参考271提供到第二子电路270的充电泵272。第二子电路可耦合到另一电压参考273。在一些实施例中，充电泵272可大体上类似于充电泵222，电压参考271可大体上类似于电压参考221(即，高电压电平)，且电压参考273可大体上类似于电压参考131(图2A)。因此，电压参考221及271在本文中可称为“高Vdd”，且电压参考273及131在本文中可称为“Vdd”。
更明确来说，第二子电路270包括第二熔丝装置274、第二反熔丝装置276、反相器278及290、PMOS晶体管280、282及284、NMOS晶体管288及292以及延迟电路286。如图2B中所描绘，反相器278耦合于经配置以接收经窜改信号221的信号线与PMOS晶体管280(的门极)之间；PMOS晶体管280耦合于高Vdd(271)与第二反熔丝装置276(以及PMOS晶体管282及284的门极)之间；PMOS晶体管282耦合于Vdd(273)与反熔丝装置276之间；反熔丝装置276进一步耦合到经配置以传输WL信号203及熔断WL信号203'的信号线；PMOS晶体管284耦合于高Vdd(271)与第二熔丝装置274之间；第二熔丝装置274进一步耦合到经配置以接收WL控制信号213的信号线。第二子电路270的操作将在下文进一步详细论述。
根据一些实施例，一般来说，熔丝装置(例如，224及274)是开始于低电阻且当其经电编程时急剧增大其电阻的类型的电阻器。熔丝装置经配置以在高电流流动通过熔丝装置或高电压经施加到熔丝装置时(即，在其经电编程时)使自身熔断。因而，熔丝装置响应于由高电流及/或高电压熔断而将“断开”导电路径提供到其经耦合装置/信号线。相反地，反熔丝装置(例如，226及276)是开始于高电阻且当其经电编程时急剧减小其电阻的类型的电阻器。因此，反熔丝装置可经配置以响应于由高电流及/或高电压熔断(即，在其经电编程时)将“连接”导电路径提供到其经耦合装置/信号线。通常，如上文论述，用来编程熔丝装置及反熔丝装置的高电压称为电编程电压。
下文论述涉及通过第一对的擦除电路110(即，第一及第二子电路220及270)而对SRAM位106-1的初始状态提供擦除程序。应理解，对SRAM位106-1执行的相同擦除程序可用于沿行a的全部其它SRAM位(例如，SRAM位106-3等)。如上文描述，各行与对应对的第一及第二子电路耦合，且因此对SRAM位106-1的擦除程序的下文论述也可适用于沿由各自对的第一及第二子电路擦除的存储器位阵列106的其它行(例如，行b等)的任何者的其它位(例如，SRAM位106-2、106-4等)。
如上文描述，当SRAM块102被电力开启时，SRAM位的各者呈现初始状态。此初始状态基于SRAM位的(若干)固有特性而呈现在各SRAM位处且因此可由验证电路108使用以产生PUF签名。为了产生PUF签名，由I/O电路116读出SRAM位的初始状态，且验证电路108从I/O电路116检索初始状态。更明确来说，控制逻辑112通过擦除电路110(第一子电路220)将预充电控制信号211提供到预充电电路104(预充电单元104A、104B等)，以便对位阵列106的BL及BBL(例如，152、154、156、158等)预充电。因而，由预充电单元(104A、104B等)接收的预充电信号201可大体上与预充电控制信号211相同。在对BL及BBL预充电之前、同时或之后，控制逻辑112通过擦除电路110(第二子电路270)将WL控制信号213提供到SRAM位106-1(及沿行a的其它SRAM位，例如106-3)以便断言WL 160。因而，由SRAM位106-1接收的WL信号203可大体上与WL控制信号213相同。一旦WL 160经断言，即接通存取晶体管M3及M4，且因此呈现于节点135处的初始状态及呈现于节点137处的互补初始状态可分别通过BL152及BBL 154由I/O电路116读出。
在一些实施例中，当窜改传感器114检测到窜改动作的存在时，第一子电路220可引起预充电控制信号211变成熔断预充电控制信号201'且第二子电路270可引起WL控制信号213变成熔断WL信号203'以便引起高电流分别流动通过晶体管M3及M5以及晶体管M4及M6。在一些实施例中，此高电流可改变SRAM位106-1的晶体管(例如，M3、M4、M5及M6)的一或多个固有特性(例如，阈值电压)。因此，先前存储于SRAM位106-1中的初始状态及/或互补初始状态可经“擦除”或“更改”。因此，基于SRAM位的初始状态而产生的PUF签名可不再经复制或模仿。下文中描述熔断预充电信号201'及熔断WL信号203'的细节。
再参考图2B的子电路220，在一些实施例中，当窜改传感器114检测到窜改动作的存在时，经窜改信号221可从低逻辑状态转变为高逻辑状态。当经窜改信号221呈高逻辑状态时，反相器228将呈低状态的信号225提供到PMOS晶体管230及反相器232。反相器232接着将呈高逻辑状态的信号227提供到NMOS晶体管234。因此，接通PMOS晶体管230及NMOS晶体管234。由于接通PMOS晶体管230，所以高Vdd(221)分别耦合(施加)到熔丝装置224及反熔丝装置226。如上文描述，当高电压分别施加到熔丝装置及反熔丝装置时，熔丝装置经电编程以断开且反熔丝装置经电编程以连接。再参考图2B，一旦接收高Vdd，便断开熔丝装置224(即，提供开路导电路径)且连接反熔丝装置226(即，提供短路导电路径)。因而，提供两个导电(放电)路径229及231。通过提供放电路径231，预充电控制信号211通过放电路径231下拉到接地。且等效地，通过提供放电路径229，可将呈低状态的熔断预充电信号201'施加到预充电单元104A的晶体管M7、M8及M9的门极，此接通晶体管M7、M8及M9，而无关于预充电控制信号211是否呈高逻辑状态或低逻辑状态。换句话说，即使预充电控制信号211通过电编程熔丝装置224及反熔丝装置226而呈高逻辑状态，预充电控制信号211仍经更改而变成熔断预充电信号201'(即，始终呈低状态)。
现参考图2B的第二子电路270，当经窜改信号221呈高逻辑状态时，反相器278将呈低状态的信号279提供到PMOS晶体管280以便接通PMOS晶体管280，且反相器290将呈低状态的信号291提供到NMOS晶体管292以便关断NMOS晶体管292。更明确来说，由于PMOS晶体管280经接通，所以高Vdd(271)通过PMOS晶体管280而耦合到PMOS晶体管282的门极、到PMOS晶体管284的门极及到反熔丝装置276。因而，PMOS晶体管282经关断(在二极管模式下)，PMOS晶体管284经接通以便容许高Vdd(271)耦合到熔丝装置274，且反熔丝装置276经电编程以连接。在一些实施例中，通过延迟电路286，反熔丝装置276在高Vdd耦合到熔丝装置274之前经电编程。换句话说，熔丝装置274在反熔丝装置276经电编程之后经电编程。因此，提供导电路径293。一般来说，WL控制信号213可处于约Vdd的电压电平，Vdd大体上低于高Vdd。通过提供导电路径293，可将WL熔断信号203'提供到呈高逻辑状态且处于大体上高于Vdd的电压电平(即，高Vdd)的WL 160(图2A)。因此，无关于WL控制信号213的电压电平，熔断WL信号203'经更改为高Vdd的电压电平。在一些替代实施例中，熔断WL信号203'的电压电平可大体上类似于Vdd的电压电平。再参考图2A，在接收熔断预充电信号201'及熔断WL信号203'之后，分别接通预充电单元104A的晶体管M7、M8及M9以对BL 152及BBL 154预充电，且接通SRAM位106-1的存取晶体管M3及M4以便确保下拉晶体管M5及M6在二极管模式下操作。当下拉晶体管M5及M6在二极管模式下操作时，高电流(例如，晶体管M5及M6的饱和电流)分别流动通过晶体管M5及M6。
图3A描绘当擦除电路110执行擦除程序时的SRAM位106-1的等效电路图，且图3B描绘从图3A的等效电路图进一步简化的等效电路图。图3A及图3B描绘当SRAM位106-1在此条件下操作时的高电流301及303。在一些实施例中，如图3A中所示，分别将呈低状态的熔断预充电信号201'施加到预充电单元104A的晶体管M7、M8及M9的门极，且将具有处于高Vdd的电压电平的熔断WL信号203'施加到存取晶体管M3及M4的门极。因此，接通存取晶体管M3及M4。更明确来说，存取晶体管M3及M4的漏极(节点309及311)分别通过晶体管M7及M8耦合到Vdd(131)，且存取晶体管M3及M4的源极(节点305及307)的各者分别处于Vdd-Vt1及Vdd-Vt2的电压电平，其中Vt1表示上拉晶体管M1的阈值电压且Vt2表示上拉晶体管M2的阈值电压。在一些实施例中，下拉晶体管M5的门极(节点313)耦合到存取晶体管M4的源极(节点307)且下拉晶体管M6的门极(节点315)耦合到存取晶体管M3的源极(节点305)。等效地，在图3B中展示描绘存取晶体管M3及M4以及下拉晶体管M5及M6的简化电路图。如所示，由于下拉晶体管M5的漏极(节点305)及门极(节点313)处的电压电平相等，即Vdd-Vt1，且类似地，下拉晶体管M6的漏极(节点307)及门极(节点315)处的电压电平相等，即Vdd-Vt2，所以下拉晶体管M5及M6分别在二极管模式下操作。在此二极管模式下，下拉晶体管M5及M6容许饱和电流(301及303)分别从中流动通过。因此，饱和电流301及303分别流动通过晶体管M3及M5以及晶体管M4及M6，如图3A及图3B中所描绘。一般来说，晶体管的饱和电流(例如，301及303)是大体上高电流。连续流动通过晶体管的此饱和(高)电流可加热晶体管且因此引发一或多个降级效应，举例来说，例如，热载子(例如，热电子)效应、偏压温度不稳定(BTI)效应等。因而，可更改晶体管M3、M4、M5及M6的各者的一或多个固有特性(举例来说，例如阈值电压)。一旦SRAM位(例如，106-1、106-2、106-3、106-4等)的晶体管的此(些)固有特性经更改，SRAM位的初始状态也可改变。因此，基于所述经预更改固有特性而产生的PUF签名不再可用。
图4描绘根据各种实施例的通过使用擦除程序而更改基于位的初始状态产生的PUF签名的方法400的流程图。在各种实施例中，方法400的操作由图1到图3B中描绘的个别组件执行。为论述的目的，将结合图1到图3B描述方法400的下文实施例。方法400的经描绘实施例仅为实例。因此，应理解，多种操作的任何者可经省略、重新排序及/或添加，同时保持在本揭露的范围内。
根据各种实施例，方法400开始于操作402，其中使存储器位阵列106电力开启。一旦使存储器位阵列106电力开启，存储器位阵列106的各SRAM位(例如，106-1、106-2、106-3、106-4等)便呈现各自初始状态，即逻辑1或0。如上文描述，初始状态是逻辑1还是逻辑0是基于构成SRAM位的晶体管的一或多个固有特性。
根据各种实施例，方法400继续操作404，其中耦合到存储器位阵列106的窜改传感器114检测窜改动作是否存在。
若窜改传感器114确定未检测到窜改动作，则方法400继续操作406，其中SRAM块102的I/O电路116读出SRAM位的初始状态。更明确来说，在操作406中，控制逻辑112提供预充电控制信号211以启动预充电电路104以便对存储器位阵列106的BL(例如，152、156等)及BBL(例如，154、158等)预充电，且进一步提供WL控制信号213以逐个断言WL(即，每次断言一个WL)(例如，WL 160)，以便启动耦合到经断言WL的存取晶体管(例如，M3及M4)。因而，存储于沿所述WL(列)的各SRAM位处的初始状态分别可由I/O电路116读出。在一些实施例中，控制逻辑112可提供经更新WL控制信号以断言另一WL以容许存储于沿另一WL的SRAM位处的初始状态由I/O电路116读出。在由I/O电路116读出跨存储器位阵列106的SRAM位的全部或至少部分初始状态之后，方法400接着继续操作408，其中验证电路108使用SRAM位的读取初始状态来产生PUF签名。
另一方面，回到操作404，若窜改传感器114确定检测到窜改动作，则方法400继续操作410，其中分别通过擦除电路110的子电路220及子电路270提供熔断预充电信号201'及熔断WL信号203'。在一些实施例中，熔断预充电信号201'确保晶体管M7、M8及M9接通，且熔断WL信号203'引起存取晶体管M3及M4由高Vdd接通。类似于操作406，一旦接通预充电单元104A的晶体管M7、M8及M9，便将存储器位阵列106的BL及BBL预充电到Vdd。在一些实施例中，高Vdd大体上高于Vdd。更明确来说，高Vdd经施加到存取晶体管M3及M4的门极的各者。因此，根据本揭露的各种实施例，方法400继续操作412，其中高电流301及303(图3A及图3B)流动通过SRAM位106-1。更明确来说，高电流301及303(图3A及图3B)分别流动通过M3及M5，且通过M4及M6。在这些高电流流动通过SRAM位106-1之后，方法继续操作414，其中更改SRAM位106-1的晶体管的(若干)固有特性。在一些实施例中，经更改固有特性可包括晶体管的(若干)阈值电压，如上文描述。更明确来说，阈值电压可归因于由高电流(连续地)流动通过晶体管所引发的热载子效应及/或偏压温度不稳定(BTI)效应而更改。因此，存储/呈现于SRAM位106-1中(即，操作402)的初始状态不再可用。继而，(响应于经检测窜改动作)更改在操作408产生的PUF签名。
在一些实施例中，虽然在操作410将高Vdd施加到存取晶体管M3及M4的门极的各者，但也将高Vdd施加到沿行a的存取晶体管的全部门极。即，在上文描述的操作(410到412到414)之后，沿行a的SRAM位的全部初始状态不再可用。
在实施例中，公开一种存储器装置。所述存储器装置包括：存储器位阵列，其包含多个存储器位，其中各存储器位经配置以在所述存储器装置被电力开启时呈现初始逻辑状态；以及擦除电路，其耦合到所述存储器位阵列，且经配置以更改所述存储器位的至少一者的固有特性以更改所述至少一个存储器位的所述初始逻辑状态。
在另一实施例中，一种存储器装置包括：存储器位阵列，其包含多个存储器位，其中各存储器位经配置以在所述存储器装置被电力开启时呈现初始逻辑状态；窜改传感器，其耦合到所述存储器位阵列，且经配置以检测是否对所述存储器位阵列执行窜改动作；以及擦除电路，其耦合到所述存储器位阵列及所述窜改传感器，且经配置以响应于经检测窜改动作而更改所述存储器位的至少一者的固有特性以便更改所述至少一个存储器位的所述初始逻辑状态。又在另一实施例中，一种方法包括：使包含多个存储器位的存储器装置的存储器阵列电力开启以引起各存储器位呈现初始逻辑状态；确定是否存在窜改动作；响应于窜改动作的存在，将高电压提供到至少一个存储器位以便更改所述至少一个存储器位的固有特性，其中所述经更改固有特性擦除所述至少一个存储器位的所述初始逻辑状态。
前文概述若干实施例的特征，使得所属领域的技术人员可更好地理解本揭露的方面。所属领域的技术人员应了解，其等可容易使用本揭露作为用于设计或修改用于实行相同目的及/或实现本文中介绍的实施例的相同优点的其它程序及结构的基础。所属领域的技术人员也应意识到，这些等效构造不脱离本揭露的精神及范围，且其等可在本文中进行各种改变、取代及更改而不脱离本揭露的精神及范围。
符号说明
100 存储器装置
102 存储器块
104 预充电电路
104A 预充电单元
104B 预充电单元
106 存储器位阵列
106-1 位
106-2 位
106-3 位
106-4 位
108 验证电路
110 擦除电路
112 控制逻辑电路
114 窜改传感器
116 输入/输出(I/O)电路
131 第一电压参考
133 第二电压参考
135 节点
137 节点
139 节点
141 节点
152 位线(BL)
154 位条线(BBL)
156 位线(BL)
158 位条线(BBL)
160 字线(WL)
162 字线(WL)
201 预充电信号
201' 熔断预充电信号
203 WL信号
203' 熔断WL信号
211 预充电控制信号
213 WL控制信号
220 第一子电路
221 经窜改信号/电压参考
222 充电泵
223 电压参考
224 第一熔丝装置
225 信号
226 第一反熔丝装置
227 信号
228 反相器
229 导电(放电)路径
230 PMOS晶体管
231 导电(放电)路径
232 反相器
234 NMOS晶体管
270 第二子电路
271 电压参考
272 充电泵
273 电压参考
274 第二熔丝装置
276 第二反熔丝装置
278 反相器
279 信号
280 PMOS晶体管
282 PMOS晶体管
284 PMOS晶体管
286 延迟电路
288 NMOS晶体管
290 NMOS晶体管
291 信号
292 NMOS晶体管
293 导电路径
301 高电流/饱和电流
303 高电流/饱和电流
305 节点
307 节点
309 节点
311 节点
313 节点
315 节点
400 方法
402 操作
404 操作
406 操作
408 操作
410 操作
412 操作
414 操作
M1到M9 晶体管
a 行
b 行
A 列
B 列

Claims (1)

1.一种存储器装置，其包含：
存储器位阵列，其包含多个存储器位，其中各存储器位经配置以在所述存储器装置被电力开启时呈现初始逻辑状态；以及
擦除电路，其耦合到所述存储器位阵列，且经配置以更改所述存储器位的至少一者的固有特性以更改所述至少一个存储器位的所述初始逻辑状态。
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