CN107887323A - 互连结构及其制造方法 - Google Patents

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Abstract

本发明公开了一种互连结构及其制造方法，涉及半导体技术领域。其中，所述方法包括：提供在金属互连层上的第一电介质层；在所述第一电介质层上沉积碳氟化合物层；在所述碳氟化合物层上沉积第二电介质层；以所述碳氟化合物层为蚀刻停止层对所述第二电介质层进行刻蚀，以形成到所述碳氟化合物层的开口。本发明能够提高金属互连线的一致性。

Description

互连结构及其制造方法
技术领域
本发明涉及半导体技术领域，尤其涉及一种互连结构及其制造方法。
背景技术
随着集成电路工艺的发展，器件的尺寸越来越小，为了降低金属互连线之间的寄生电容，低k电介质材料逐渐代替二氧化硅被用在互连结构中。多孔超低k材料可以进一步降低互连结构中的电介质材料的介电常数，因此在更小尺寸的器件中的互连结构中倾向于采用多孔超低k材料。
在形成金属互连线之前需要对多孔超低k材料进行刻蚀以形成开口，开口的一致性关系到金属互连线的一致性。本发明的发明人发现，利用多孔超低k材料作为互连结构中的电介质材料时金属互连线的一致性比较差，这使得金属互连线之间的寄生电容会增大。
发明内容
本发明的一个实施例的目的在于提出一种互连结构的制造方法，能够提高金属互连线的一致性。
根据本发明的一个实施例，提供了一种互连结构的制造方法，包括：提供在金属互连层上的第一电介质层；在所述第一电介质层上沉积碳氟化合物层；在所述碳氟化合物层上沉积第二电介质层；以所述碳氟化合物层为蚀刻停止层对所述第二电介质层进行刻蚀，以形成到所述碳氟化合物层的开口。
在一个实施例中，所述以所述碳氟化合物层为蚀刻停止层对所述第二电介质层进行刻蚀，以形成到所述碳氟化合物层的开口包括：在所述第二电介质层上形成图案化的硬掩模层，所述硬掩膜层具有延伸到所述硬掩膜层中的第一开口；在所述硬掩模层上形成图案化的第一掩模层，所述第一掩模层具有延伸到所述第一开口的底部的第二开口；以所述第一掩模层为掩模刻蚀所述硬掩模层和所述第二电介质层；去除所述第一掩模层，从而形成到所述碳氟化合物层的所述开口。
在一个实施例中，所述方法还包括：以剩余的硬掩模层为掩模去除所述开口下的碳氟化合物层和第一电介质层，并去除第一开口下的硬掩模层和第一电介质层，从而形成到所述金属互连层的通孔和到剩余的碳氟化合物层的沟槽。
在一个实施例中，所述第一掩模层具有延伸到所述第一开口的底部的两个第二开口，从而形成到所述金属互连层的两个通孔。
在一个实施例中，所述在所述第二电介质层上形成图案化的硬掩模层包括：在所述第二电介质层上依次形成第一硬掩模层、第二硬掩模层和第三硬掩模层；在所述第三硬掩模层之上形成图案化的第二掩模层；以所述第二掩模层为掩模刻蚀所述第三硬掩模层和所述第二硬掩模层，从而形成延伸到所述第二硬掩模层中或延伸到所述第一硬掩模层的表面的第一开口；去除所述第二掩模层。
在一个实施例中，所述在所述第三硬掩模层之上形成图案化的第二掩模层包括：在所述第三硬掩模层上形成遮蔽氧化物层；在所述遮蔽氧化物层上形成所述第二掩模层；所述以所述第二掩模层为掩模刻蚀所述第三硬掩模层和所述第二硬掩模层包括：以所述第二掩模层为掩模刻蚀所述遮蔽氧化物层、所述第三硬掩模层和所述第二硬掩模层；在去除所述第二掩模层之后，所述方法还包括：去除剩余的遮蔽氧化物层。
在一个实施例中，所述第一开口延伸到所述第二硬掩模层的中间位置以下。
在一个实施例中，所述第一硬掩模层包括无孔的SiOCH；所述第二硬掩模层包括TEOS；所述第三硬掩模层包括TiN。
在一个实施例中，在所述第一电介质层上沉积碳氟化合物层后，还包括：对沉积的碳氟化合物层进行含氧的等离子体处理。
在一个实施例中，所述含氧的等离子体的源气体包括O2、O3或H2O。
在一个实施例中，所述方法还包括：沉积金属以填充所述沟槽和所述通孔。
在一个实施例中，所述第一电介质层和所述第二电介质层包括多孔低k电介质层。
在一个实施例中，所述第一电介质层包括在所述金属互连层上的SiCN层、在所述SiCN层上的缓冲层和在所述缓冲层上的所述多孔低k电介质层。
在一个实施例中，所述碳氟化合物层为含氢的碳氟化合物层。
在一个实施例中，所述碳氟化合物层的厚度为5-1000埃。
在一个实施例中，所述以剩余的硬掩模层为掩模刻蚀所述开口下的碳氟化合物层和第一电介质层包括：利用源气体包括O2的第一等离子体刻蚀所述开口下的碳氟化合物层；利用源气体包括CF4的第二等离子体刻蚀所述开口下的第一电介质层。
在一个实施例中，所述第二等离子体的源气体还包括CO或CO2。
根据本发明的另一个实施例，提供了一种互连结构，包括：在金属互连层上的第一电介质层；在所述第一电介质层上的碳氟化合物层；在所述碳氟化合物层上的第二电介质层；其中，所述第二电介质层具有到所述碳氟化合物层的沟槽，在所述沟槽下具有从所述碳氟化合物层的表面到所述金属互连层的通孔。
在一个实施例中，在所述沟槽下具有从所述碳氟化合物层的表面到所述金属互连层的两个通孔。
在一个实施例中，所述沟槽和所述通孔内填充有金属。
在一个实施例中，所述第一电介质层和所述第二电介质层包括多孔低k电介质层。
在一个实施例中，所述第一电介质层包括在所述金属互连层上的SiCN层、在所述SiCN层上的缓冲层和在所述缓冲层上的所述多孔低k电介质层。
在一个实施例中，所述碳氟化合物层为含氢的碳氟化合物层。
在一个实施例中，所述碳氟化合物层的厚度为5-1000埃。
在一个实施例中，所述互连结构还包括：依次位于所述第二电介质层上的第一硬掩模层、第二硬掩模层和第三硬掩模层。
在一个实施例中，所述第一硬掩模层包括无孔的SiOCH；所述第二硬掩模层包括TEOS；所述第三硬掩模层包括TiN。
本发明实施例提出一种利用碳氟化合物层来形成互连结构的方法，一方面，碳氟化合物层可以作为形成开口的蚀刻停止层，这使得形成的开口的一致性更好，从而使得后续填充金属形成的金属互连线的一致性更好；另一方面，碳氟化合物层的热稳定性、粘附性很好，可以与半导体工艺兼容，提高了互连结构的可靠性。
通过以下参照附图对本发明的示例性实施例的详细描述，本发明的其它特征、方面及其优点将会变得清楚。
附图说明
附图构成本说明书的一部分，其描述了本发明的示例性实施例，并且连同说明书一起用于解释本发明的原理，在附图中：
图1是根据本发明一个实施例的互连结构的制造方法的流程图；
图2-图10示出了根据本发明一些实施例的互连结构的制造方法的不同阶段的截面示意图。
具体实施方式
现在将参照附图来详细描述本发明的各种示例性实施例。应理解，除非另外具体说明，否则在这些实施例中阐述的部件和步骤的相对布置、数字表达式和数值不应被理解为对本发明范围的限制。
此外，应当理解，为了便于描述，附图中所示出的各个部件的尺寸并不必然按照实际的比例关系绘制，例如某些层的厚度或宽度可以相对于其他层有所夸大。
以下对示例性实施例的描述仅仅是说明性的，在任何意义上都不作为对本发明及其应用或使用的任何限制。
对于相关领域普通技术人员已知的技术、方法和装置可能不作详细讨论，但在适用这些技术、方法和装置情况下，这些技术、方法和装置应当被视为本说明书的一部分。
应注意，相似的标号和字母在下面的附图中表示类似项，因此，一旦某一项在一个附图中被定义或说明，则在随后的附图的说明中将不需要对其进行进一步讨论。
本发明提出利用碳氟化合物来形成互连结构。碳氟化合物的热稳定性能好，能够经受集成电路制造工艺中的热冲击以及器件在工作过程中的温度升高。另外，碳氟化合物的粘附性和填充性好，可以与集成电路的制造工艺兼容。
图1是根据本发明一个实施例的互连结构的制造方法的流程图。如图1所示，该方法包括如下步骤：
在步骤102，提供在金属互连层上的第一电介质层。金属互连层例如可以是Cu互连层。优选地，第一电介质层可以是多孔低k电介质层，例如SiCOH。
在步骤104，在第一电介质层上沉积碳氟化合物层。例如，可以通过等离子体增强化学气相沉积(PEVD)或物理气相沉积(PVD)的方式沉积碳氟化合物层。碳氟化合物层例如可以是CxFy的形式，在不同的工艺条件下形成的CxFy中的x和y可以相应地有所变化。在一个实施例中，碳氟化合物层可以是含氢的碳氟化合物层。
在步骤106，在碳氟化合物层上沉积第二电介质层。优选地，第一电介质层可以是多孔低k电介质层，例如SiCOH。
在步骤108，以碳氟化合物层为蚀刻停止层对第二电介质层进行刻蚀，以形成到碳氟化合物层的开口。
碳氟化合物层与一般的电介质层，尤其是多孔的低k电介质层的蚀刻选择比高，这使得在对第二电介质层进行刻蚀时可以容易地停止在碳氟化合物层，从而使得形成的开口的一致性更好。
本实施例提出一种利用碳氟化合物层来形成互连结构的方法，碳氟化合物层可以作为形成开口的蚀刻停止层，这使得形成的开口的一致性更好，从而使得后续填充金属形成的金属互连线的一致性更好，有利于降低金属互连线之间的寄生电容。
图2-图10示出了根据本发明一些实施例的互连结构的制造方法的不同阶段的截面示意图。下面结合图2-图10对根据本发明一些实施例的互连结构的制造方法进行详细说明。
首先，提供在金属互连层201上的第一电介质层202，如图2所示。在一个实施例中，第一电介质层202可以是多孔低k或多孔超低k电介质层。在另一个实施例中，第一电介质层202可以包括在金属互连层201上的SiCN层、在SiCN层上的缓冲层(例如可以是硅的氧化物层)和在缓冲层上的多孔低k或多孔超低k电介质层。这里，多孔低k或多孔超低k电介质层例如可以是SiOCH等。
然后，在第一电介质层202上沉积碳氟化合物层301，如图3所示。例如，可以通过PECVD或PVD技术，以含碳、氟、氢的有机气体(如CxFy和CH4)作为源气体来沉积碳氟化合物层。在一个实施例中，碳氟化合物层301可以为含氢的碳氟化合物层。在一个实施例中，碳氟化合物层301可以为掺杂的碳氟化合物层，例如，碳氟化合物层中可以掺杂有氮或硼。优选地，碳氟化合物层301的厚度可以为5-1000埃，例如50埃、100埃、400埃、600埃等。
优选地，在第一电介质层202上沉积碳氟化合物层301后，还可以对沉积的碳氟化合物层301进行含氧的等离子体处理。这里，含氧的等离子体的源气体例如可以包括O2、O3或H2O等。通过对碳氟化合物层301进行含氧的等离子体处理可以使得碳氟化合物层301的表面部分被氧化，从而可以提高碳氟化合物层301与后续沉积的第二电介质层401之间的结合力。
接下来，在碳氟化合物层301上沉积第二电介质层401，如图4所示。在一个实施例中，第二电介质层401可以是多孔低k或多孔超低k电介质层。
之后，以碳氟化合物层301为蚀刻停止层对第二电介质层401进行刻蚀，以形成到碳氟化合物层301的开口。
需要说明的是，本文中，到某一层的开口/通孔/沟槽也可以称为延伸到某一层的开口/通孔/沟槽。
在一个实现方式中，可以通过如图5-图7所示的步骤来形成到碳氟化合物层301的开口。
如图5所示，在第二电介质层401上形成图案化的硬掩模层501，硬掩膜层501具有延伸到硬掩膜层501中的第一开口502。
在一些实现方式中，可以在第二电介质层401上依次形成第一硬掩模层511、第二硬掩模层521和第三硬掩模层531。例如，第一硬掩模层511可以包括无孔的SiOCH；第二硬掩模层521可以包括正硅酸乙酯(TEOS)；第三硬掩模层531可以包括氮化钛(TiN)。然而，应理解，本发明并不限于此。然后，在第三硬掩模层531之上形成图案化的掩模层(图中未示出)，例如光刻胶，为了区分与后文的第一掩模层，这里的掩模层也可以称为第二掩模层。然后，以第二掩模层为掩模刻蚀第三硬掩模层531和第二硬掩模层521，从而形成延伸到第二硬掩模层521中(如图5所示)或延伸到第一硬掩模层511的表面的第一开口502。优选地，第一开口502可以延伸到第二硬掩模层521的中间位置以下，也即，第二硬掩模层521的厚度的一半以上可以被去除。之后，去除上述第二掩模层，从而形成第一开口502。
在另一些实现方式中，在第二电介质层401上依次形成第一硬掩模层511、第二硬掩模层521和第三硬掩模层531后，还可以在第三硬掩模层531上形成遮蔽氧化物层(图中未示出)，例如硅的氧化物层。然后在遮蔽氧化物层上形成上述第二掩模层。后续在以第二掩模层为掩模刻蚀第三硬掩模层531和第二硬掩模层521时以第二掩模层为掩模刻蚀遮蔽氧化物层、第三硬掩模层531和第二硬掩模层521。在去除第二掩模层之后，去除剩余的遮蔽氧化物层，从而形成上述第一开口502。
如图6所示，在硬掩模层501上形成图案化的掩模层601(也称为第一掩模层)，例如光刻胶。第一掩模层601具有延伸到第一开口502的底部的第二开口602。在一个实施例中，第一掩模层601可以具有延伸到第一开口502的底部的两个第二开口602(如图6所示)，从而使得后续可以形成到金属互连层201的两个通孔。在另一个实施例中，第一掩模层601可以具有延伸到第一开口502的底部的一个第二开口602，从而使得后续可以形成到金属互连层201的一个通孔。
如图7所示，以第一掩模层601为掩模刻蚀硬掩模层501和第二电介质层401。然后去除第一掩模层601，从而形成到碳氟化合物层301的开口701。
在形成到碳氟化合物层301的开口(例如开口701)后，还可以以剩余的硬掩模层501为掩模去除开口701下的碳氟化合物层301和第一电介质层202，并去除第一开口502下的硬掩模层501(例如剩余的第二硬掩模层521和第一硬掩模层511)和第一电介质层401，从而形成到金属互连层201的通孔801和到剩余的碳氟化合物层301的沟槽802，如图8所示。
在一个实现方式中，可以利用源气体包括O2的第一等离子体刻蚀开口701下的碳氟化合物层301。在一个实现方式中，可以利用源气体包括CF4的第二等离子体刻蚀开口701下的第一电介质层202。在一个实施例中，上述第二等离子体的源气体还可以包括CO或CO2。另外，在刻蚀开口701下的碳氟化合物层301和第一电介质层202的步骤中可以以氮气、氩气、氦气或其组合气体作为载流气体。
应理解，虽然图8示出了位于沟槽802下从碳氟化合物层301延伸到金属互连层201的两个通孔801，但这仅仅是示例性的，并不用于限制本发明的范围。如上文所述，在其他的实施例中，所形成的通孔801也可以是一个。
碳氟化合物层301使得互连结构不同位置的沟槽802均延伸到碳氟化合物层301的表面，并且使得互连结构不同位置的通孔801均从碳氟化合物层301的表面延伸到金属互连层，从而提高了沟槽802和通孔801在纵向方向的一致性，在后续填充金属形成金属互连线后能够提高金属互连线的一致性，从而可以降低金属互连线之间的寄生电容。
之后，还可以沉积金属901以填充沟槽802和通孔801，如图9所示。这里，金属901还覆盖剩余的硬掩模层501。在一个实施例中，金属901例如可以是铜等。
之后，还可以对沉积的金属901进行平坦化，例如化学机械抛光(CMP)，从而形成金属互连线，如图10所示。在一个实施例中，平坦化后的金属901可以与第二电介质层401的上表面基本齐平。
如上结合图2-图10描述了根据本发明一些实施例的互连结构的制造方法。应理解，图2-图10中的某些步骤可以在不同的实施例中执行，并且，图2-图10中的某些工艺在一个实施例中并非是必须的。
本发明还提供了一种互连结构，如图8所示，互连结构可以包括：在金属互连层201上的第一电介质层202；在第一电介质层202上的碳氟化合物层301；以及在碳氟化合物层301上的第二电介质层401。其中，第二电介质层401具有到碳氟化合物层301(即，从第二电介质层401的表面延伸到碳氟化合物层301)的沟槽802，在沟槽802下具有从碳氟化合物层301的表面到金属互连层201的通孔801。在一个实施例中，在沟槽802下可以具有从碳氟化合物层301的表面到金属互连层201的两个通孔801。
在一个实施例中，参见图8，互连结构还可以包括：依次位于第二电介质层401上的第一硬掩模层511、第二硬掩模层521和第三硬掩模层531。例如，第一硬掩模层511可以包括无孔的SiOCH；第二硬掩模层521可以包括TEOS；第三硬掩模层531可以包括TiN。然而，本发明并不限于此。
在一个实施例中，参见图10，上述沟槽802和通孔801内可以填充有金属901，例如铜。
至此，已经详细描述了根据本发明实施例的互连结构及其制造方法。为了避免遮蔽本发明的构思，没有描述本领域所公知的一些细节，本领域技术人员根据上面的描述，完全可以明白如何实施这里公开的技术方案。另外，本说明书公开所教导的各实施例可以自由组合。本领域的技术人员应该理解，可以对上面说明的实施例进行多种修改而不脱离如所附权利要求限定的本发明的精神和范围。

Claims (21)

1.一种互连结构的制造方法，其特征在于，包括：
提供在金属互连层上的第一电介质层；
在所述第一电介质层上沉积碳氟化合物层；
在所述碳氟化合物层上沉积第二电介质层；
以所述碳氟化合物层为蚀刻停止层对所述第二电介质层进行刻蚀，以形成到所述碳氟化合物层的开口。
2.根据权利要求1所述的方法，其特征在于，所述以所述碳氟化合物层为蚀刻停止层对所述第二电介质层进行刻蚀，以形成到所述碳氟化合物层的开口包括：
在所述第二电介质层上形成图案化的硬掩模层，所述硬掩膜层具有延伸到所述硬掩膜层中的第一开口；
在所述硬掩模层上形成图案化的第一掩模层，所述第一掩模层具有延伸到所述第一开口的底部的第二开口；
以所述第一掩模层为掩模刻蚀所述硬掩模层和所述第二电介质层；
去除所述第一掩模层，从而形成到所述碳氟化合物层的所述开口。
3.根据权利要求2所述的方法，其特征在于，还包括：
以剩余的硬掩模层为掩模去除所述开口下的碳氟化合物层和第一电介质层，并去除第一开口下的硬掩模层和第一电介质层，从而形成到所述金属互连层的通孔和到剩余的碳氟化合物层的沟槽。
4.根据权利要求3所述的方法，其特征在于，
所述第一掩模层具有延伸到所述第一开口的底部的两个第二开口，从而形成到所述金属互连层的两个通孔。
5.根据权利要求3所述的方法，其特征在于，还包括：
沉积金属以填充所述沟槽和所述通孔。
6.根据权利要求2所述的方法，其特征在于，所述在所述第二电介质层上形成图案化的硬掩模层包括：
在所述第二电介质层上依次形成第一硬掩模层、第二硬掩模层和第三硬掩模层；
在所述第三硬掩模层之上形成图案化的第二掩模层；
以所述第二掩模层为掩模刻蚀所述第三硬掩模层和所述第二硬掩模层，从而形成延伸到所述第二硬掩模层中或延伸到所述第一硬掩模层的表面的第一开口；
去除所述第二掩模层。
7.根据权利要求6所述的方法，其特征在于，所述在所述第三硬掩模层之上形成图案化的第二掩模层包括：
在所述第三硬掩模层上形成遮蔽氧化物层；
在所述遮蔽氧化物层上形成所述第二掩模层；
所述以所述第二掩模层为掩模刻蚀所述第三硬掩模层和所述第二硬掩模层包括：
以所述第二掩模层为掩模刻蚀所述遮蔽氧化物层、所述第三硬掩模层和所述第二硬掩模层；
在去除所述第二掩模层之后，所述方法还包括：
去除剩余的遮蔽氧化物层。
8.根据权利要求6所述的方法，其特征在于，
所述第一硬掩模层包括无孔的SiOCH；
所述第二硬掩模层包括TEOS；
所述第三硬掩模层包括TiN。
9.根据权利要求1所述的方法，其特征在于，在所述第一电介质层上沉积碳氟化合物层后，还包括：
对沉积的碳氟化合物层进行含氧的等离子体处理。
10.根据权利要求9所述的方法，其特征在于，所述含氧的等离子体的源气体包括O2、O3或H2O。
11.根据权利要求1所述的方法，其特征在于，所述第一电介质层和所述第二电介质层包括多孔低k电介质层。
12.根据权利要求1所述的方法，其特征在于，所述碳氟化合物层为含氢的碳氟化合物层。
13.根据权利要求1所述的方法，其特征在于，所述以剩余的硬掩模层为掩模刻蚀所述开口下的碳氟化合物层和第一电介质层包括：
利用源气体包括O2的第一等离子体刻蚀所述开口下的碳氟化合物层；
利用源气体包括CF4的第二等离子体刻蚀所述开口下的第一电介质层。
14.根据权利要求13所述的方法，其特征在于，
所述第二等离子体的源气体还包括CO或CO2。
15.一种互连结构，其特征在于，包括：
在金属互连层上的第一电介质层；
在所述第一电介质层上的碳氟化合物层；
在所述碳氟化合物层上的第二电介质层；
其中，所述第二电介质层具有到所述碳氟化合物层的沟槽，在所述沟槽下具有从所述碳氟化合物层的表面到所述金属互连层的通孔。
16.根据权利要求15所述的互连结构，其特征在于，
在所述沟槽下具有从所述碳氟化合物层的表面到所述金属互连层的两个通孔。
17.根据权利要求15所述的互连结构，其特征在于，
所述沟槽和所述通孔内填充有金属。
18.根据权利要求15所述的互连结构，其特征在于，所述第一电介质层和所述第二电介质层包括多孔低k电介质层。
19.根据权利要求15所述的互连结构，其特征在于，所述碳氟化合物层为含氢的碳氟化合物层。
20.根据权利要求15所述的互连结构，其特征在于，还包括：
依次位于所述第二电介质层上的第一硬掩模层、第二硬掩模层和第三硬掩模层。
21.根据权利要求20所述的互连结构，其特征在于，
所述第一硬掩模层包括无孔的SiOCH；
所述第二硬掩模层包括TEOS；
所述第三硬掩模层包括TiN。
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EP17192406.1A EP3301705B1 (en) 2016-09-30 2017-09-21 Method for fluorocarbon film used as middle stop layer for porous low k film
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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2020135012A1 (zh) * 2018-12-28 2020-07-02 芯创智（北京）微电子有限公司 一种集成电路精密图形制备方法
CN113223954A (zh) * 2021-04-25 2021-08-06 华虹半导体(无锡)有限公司 一种改善沟槽刻蚀导致晶圆毛边的方法

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN112435983B (zh) * 2018-08-16 2023-12-19 联华电子股份有限公司 金属内连线结构及其制作方法

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW416122B (en) * 1997-12-19 2000-12-21 Applied Materials Inc An etch stop layer for dual damascene process
US20140054754A1 (en) * 2012-08-21 2014-02-27 Toshiba America Electronic Components, Inc. Optically reactive masking
TWM485462U (zh) * 2014-05-02 2014-09-01 Qin He Information Co Ltd 社區服務整合平台
TW201535638A (zh) * 2014-03-14 2015-09-16 Taiwan Semiconductor Mfg Co Ltd 積體電路結構及其製造方法

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5559367A (en) 1994-07-12 1996-09-24 International Business Machines Corporation Diamond-like carbon for use in VLSI and ULSI interconnect systems
US6821571B2 (en) 1999-06-18 2004-11-23 Applied Materials Inc. Plasma treatment to enhance adhesion and to minimize oxidation of carbon-containing layers
US6949203B2 (en) 1999-12-28 2005-09-27 Applied Materials, Inc. System level in-situ integrated dielectric etch process particularly useful for copper dual damascene
US6696365B2 (en) * 2002-01-07 2004-02-24 Applied Materials, Inc. Process for in-situ etching a hardmask stack
US20030190829A1 (en) 2002-04-05 2003-10-09 Brennan Kenneth D. Dual damascene barrier structures and preferential etching method
JP4668522B2 (ja) * 2003-03-31 2011-04-13 東京エレクトロン株式会社 プラズマ処理方法
US7432210B2 (en) * 2005-10-05 2008-10-07 Applied Materials, Inc. Process to open carbon based hardmask
TWI392056B (zh) 2008-03-12 2013-04-01 Tokyo Electron Ltd 半導體裝置及其製造方法
US20100022091A1 (en) * 2008-07-25 2010-01-28 Li Siyi Method for plasma etching porous low-k dielectric layers

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW416122B (en) * 1997-12-19 2000-12-21 Applied Materials Inc An etch stop layer for dual damascene process
US20140054754A1 (en) * 2012-08-21 2014-02-27 Toshiba America Electronic Components, Inc. Optically reactive masking
TW201535638A (zh) * 2014-03-14 2015-09-16 Taiwan Semiconductor Mfg Co Ltd 積體電路結構及其製造方法
TWM485462U (zh) * 2014-05-02 2014-09-01 Qin He Information Co Ltd 社區服務整合平台

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2020135012A1 (zh) * 2018-12-28 2020-07-02 芯创智（北京）微电子有限公司 一种集成电路精密图形制备方法
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