CN107863294A - 半导体晶片和方法 - Google Patents

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Abstract

本申请涉及半导体晶片和方法。在一个实施例中，对表面进行平坦化的方法包括将第一层施加到包括突出区域的表面，使得第一层覆盖表面和突出区域，去除突出区域之上的第一层的一部分并在突出区域之上的第一层中形成凹陷，突出区域保持被第一层的材料覆盖，并且逐渐地去除第一层的最外表面以产生平坦化的表面。

Description

半导体晶片和方法
技术领域
本申请涉及半导体技术领域，更具体地涉及半导体晶片和方法。
背景技术
迄今为止，用于功率电子应用的晶体管通常用硅(Si)半导体材料制造。用于功率应用的通用晶体管器件包括SiSi功率MOSFET和Si绝缘栅双极晶体管(IGBT)。最近，考虑了碳化硅(SiC)功率器件。现在，诸如氮化镓(GaN)器件之类的III-N族半导体器件正在成为携带大电流密度、支持高击穿电压和提供非常低的导通电阻、超快的开关时间和提高的功率效率的有吸引力的候选者。
发明内容
在一个实施例中，一种对表面进行平坦化的方法包括：将第一层施加到包括突出区域的表面，使得所述第一层覆盖所述表面和所述突出区域；去除所述突出区域之上的所述第一层的一部分，并在所述突出区域之上的所述第一层中形成凹陷，所述突出区域保持被所述第一层的材料覆盖；以及逐渐去除所述第一层的最外表面以产生平坦化的表面。
在一个实施例中，一种制造半导体晶片的方法包括：在包括至少一个台面的衬底上沉积绝缘层，使得所述台面和所述衬底的上表面被所述绝缘层覆盖，所述台面包括至少一种III族氮化物；在所述绝缘层上形成结构化的掩膜，所述结构化的掩膜在所述台面之上具有开口，所述开口的横向面积小于所述台面的横向面积；去除所述开口内的所述绝缘层的一部分，并且减小布置在所述台面之上的所述绝缘层的厚度；以及去除所述掩膜和所述绝缘层的部分以产生平坦化的表面，该平坦化的表面包括所述台面的表面和所述绝缘层的表面。
在一个实施例中，一种半导体晶片包括：衬底晶片，其包括由外围区域包围的器件表面区域；一个或多个台面，其布置在所述器件表面区域上、并且包括III族氮化物层；和氧化物层，其布置在所述器件表面区域和所述外围区域上，所述氧化物层的上表面与所述台面的上表面基本上共面。
在阅读下面的详细描述以及查看附图后，本领域技术人员将认识到附加的特征和优点。
附图说明
附图的元件不一定相对于彼此成比例。相同的附图标记表示相应的相似部件。各种所示实施例的特征可以被组合，除非它们彼此排斥。示例性实施例在附图中被示出，并且在下面的描述中被详细描述。
图1示出了对表面进行平坦化的方法的流程图。
图2示出了对表面进行平坦化的方法的流程图。
图3示出了包括半导体结构、钝化层和牺牲层的衬底。
图4示出了牺牲层上的结构化的掩膜。
图5示出了在去除牺牲层的部分之后的衬底。
图6示出了从衬底去除半导体结构的部分和从半导体结构的剩余部分去除牺牲层之后的衬底，以在衬底上形成半导体台面。
图7示出了衬底和台面上的绝缘层。
图8示出氧化物层上的结构化的掩膜以及台面之上的绝缘层的部分去除。
图9示出了在绝缘层和台面的平坦化之后的半导体衬底。
图10示出了包括平坦化的表面的半导体晶片边缘区域的横截面图。
图11示出了图10的半导体晶片的放大图。
图12示出了在进一步处理以沉积金属化结构并形成耗尽型晶体管器件之后的半导体晶片的放大图。
图13示出了在进一步处理以沉积金属化结构并形成增强型晶体管器件之后的半导体晶片的放大图。
具体实施方式
在下面的详细描述中，参考形成说明书一部分的附图，并且在附图中通过示例的方式示出了可以实践本发明的特定实施例。在这方面，参考所描述的图的取向，使用诸如“顶”、“底”、“前”、“后”、“头部”、“尾部”等方向术语。因为实施例的组件可以被定位在多个不同的取向中，所以方向术语用于说明的目的，而不是进行限制。应当理解，在不脱离本发明的范围的情况下，可以利用其他实施例并进行结构或逻辑上的改变。以下的详细描述不应被认为是限制性的，并且本发明的范围由所附权利要求限定。
以下将说明多个示例性实施例。在这种情况下，相同的结构特征由附图中的相同或相似的附图标记表示。在本说明书的上下文中，“横向”或“横向方向”应理解为意味着大致平行于半导体材料或半导体载体的横向延伸的方向或延伸。因此横向方向大致平行于这些表面或侧面延伸。相比之下，术语“垂直”或“垂直方向”被理解为意味着大致垂直于这些表面或侧面并因此垂直于横向方向的方向。因此，垂直方向在半导体材料或半导体载体的厚度方向上延伸。
如本说明书中所使用的那样，当诸如层、区域或衬底的元件被称为在另一元件“上”或延伸到另一元件“上”时，其可以直接在另一元件上或直接延伸到另一元件上或也可以存在中间元件。相反，当元件被称为“直接在”或“直接”延伸到另一元件上时，不存在中间元件。
如在本说明书中使用的，当元件被称为“连接”或“耦合”到另一元件时，其可以直接连接或耦合到另一元件，或者可以存在中间元件。相反，当元件被称为“直接连接”或“直接耦合”到另一元件时，不存在中间元件。
诸如高电压耗尽型晶体管之类的耗尽型器件具有负阈值电压，这意味着它可以在零栅极电压处传导电流。这些器件是常通的。诸如低电压增强型晶体管之类的增强型器件具有正阈值电压，这意味着其不能在零栅极电压处传导电流并且是常关的。增强型器件不限于低电压，也可以是高电压器件。
如本文所使用的，诸如高电压耗尽型晶体管的“高压器件”是针对高压开关应用而优化的电子器件。也就是说，当晶体管截止时，其能够阻挡高电压，例如约300V或更高、约600V或更高、或约1200V或更高，并且当晶体管导通时，其具有足够低的导通电阻(RON)用于其使用的应用，即，当大量电流通过器件时，其经历足够低的导通损耗。高压器件至少能够阻挡与其所被用于的电路中的高压电源或最大电压相等的电压。高压器件能够阻挡300V、600V、1200V或应用所需的其它阻挡电压。
如本文所用，短语“III族氮化物”是指包括氮(N)和至少一种III族元素的化合物半导体，III族元素包括铝(Al)、镓(Ga)、铟(In)和硼(B)，并且包括但不限于其以下任意合金：例如，氮化铝镓(AlxGa(1-x)N)、氮化铟镓(InyGa(1-y)N)、氮化铝铟镓(AlxInyGa(1-x-y)N)、砷磷氮化镓(GaAsaPbN(1-a-b))和砷磷氮化铝铟镓(AlxInyGa(1-x-y)AsaPbN(1-a-b))。氮化铝镓和AlGaN是指由式AlxGa(1-x)N描述的合金，其中0<x<1。
图1示出了对表面进行平坦化的方法的流程图20。在框21中，将第一层施加到包括至少一个突出区域的表面，使得第一层覆盖该表面和突出区域。
在框22中，去除布置在突出区域之上的第一层的一部分，并且在突出区域之上的第一层中形成凹陷。突出区域保持被第一层的材料覆盖。
在框23中，逐渐去除第一层的最外表面以产生平坦化的表面。
包括至少一个突出区域的表面可以是用于支持半导体器件的制造的衬底的表面。衬底可以是诸如单晶硅晶片、碳化硅晶片或蓝宝石晶片之类的晶片。
突出区域可以包括一种或多种半导体材料，例如一种或多种化合物半导体，诸如一个或多个III族氮化物层。突出区域的材料可以不同于下覆的衬底的材料。每个突出区域可以包括适于制造诸如晶体管器件之类的半导体器件的结构。使用该方法产生的平坦化的表面可以用于支持将用于半导体器件的金属化结构随后沉积到平坦化的表面上。
平坦化的表面可以包括突出区域的最外表面和第一层的最外表面，使得第一层从突出区域的上表面完全去除。
第一层可以包括诸如氧化物的绝缘材料，例如氧化硅，并且具有与突出区域的组成和衬底的组成不同的组成。
平坦化的表面可以通过逐渐去除第一层的最外表面而形成，直到位于突出区域之上的第一层的所有材料被去除，并且使得邻近突出区域的区域中的第一层的外表面与突出区域的外表面基本共面。该方法可以通过化学机械抛光执行。
化学机械抛光是其中使用浆料对表面进行研磨或抛光的方法，所述浆料具有以下组成：包括用于通过机械或研磨抛光来去除材料的颗粒、和被选择用于通过化学反应(例如通过蚀刻)去除材料的成分。浆料的组成也可以限定对其它材料的选择性，例如所谓的连接焊盘(landing pad)。
第一层以两个阶段被平坦化。在第一阶段中，第一层的部分从突起区域之上的区域中被选择性地去除，以产生凹陷，使得突出区域之上的第一层的厚度小于在突出区域附近的区域中的厚度。在一些实施例中，布置在突出区域之上的第一层的部分的厚度减小了突出区域之上的第一层的初始厚度的80％至90％。第一层中的凹陷被第一层的材料的壁包围。在平坦化工艺的第二阶段之后，突出区域保持被第一层的材料覆盖。
在一些实施例中，凹陷的横向面积小于突出区域的横向面积，并且可以被定位成使得突出区域的边缘被第一层的、具有比突出区域的中心部分的厚度大的部分覆盖。
突出区域之上的第一层中的凹陷可以通过向第一层施加结构化的掩膜来形成，该结构化的掩膜在突出区域之上具有开口。
该结构化的掩膜与第一层一起可以在突出区域的上表面的边缘处提供突起。
第一层的部分可以从突出区域之上的区域中被选择性地去除，使得所得到的凹陷的基部位于一平面中，所述平面与第一层的、和突出区域横向间隔开且横向相邻布置的区域的上表面相比，和表面间隔开基本相同的距离或更远离表面而间隔开。
在第二阶段中，去除第一层的最外表面，具体是在衬底的整个表面上方逐渐去除，使得突出区域的下覆的上表面被显露出来。突出区域的下覆的上表面位于与邻近突出区域的区域中的第一层的外表面所在的平面基本上共面的平面中。
在对第一层的整个区域进行化学机械抛光之前，该选择性地去除突出区域之上的第一层的部分有助于提供良好的平坦化的表面，例如平坦化的表面在突出区域和围绕突出区域的侧面的第一层之间具有减小的高度差。
这种两阶段平坦化方法也可以通过沉积第二层、在突出区域之上形成第二凹陷并执行进一步的化学机械抛光工艺来重复一次或更多次，以产生平坦化的表面。
图2示出了用于制造半导体晶片的方法的流程图30。在框31中，将绝缘层沉积到包括至少一个台面的衬底上，该至少一个台面包括至少一种化合物半导体，使得衬底的上表面和至少一个台面被绝缘层覆盖。
化合物半导体可以包括至少一种III族氮化物半导体材料，并且可以包括以堆叠方式布置的两个或更多个外延III族氮化物层。台面可以包括用于半导体器件的III族氮化物层的堆叠，该半导体器件诸如晶体管器件、例如高电子迁移率晶体管(HEMT)。
在框32中，在绝缘层上形成结构化的掩膜，该结构化的掩膜在台面之上具有开口。该开口的横向面积小于台面的横向面积。
在框33中，去除开口内的绝缘层的一部分以减小台面之上的绝缘层的厚度。在一些实施例中，在台面之上的绝缘层中形成凹陷，使得台面保持被绝缘层覆盖。凹陷可以由绝缘层的壁限定。
在框34中，去除掩膜和绝缘层的部分以产生包括台面的表面和绝缘层的表面的平坦化的表面。
通过例如化学机械抛光逐渐去除掩膜和绝缘层，可以去除掩膜和绝缘层的部分以产生平坦化的表面。
绝缘层可以包括例如可以使用等离子体增强化学气相沉积(CVD)或物理气相沉积(PVD)而沉积的氧化物，例如氧化硅。
台面可以具有适于形成诸如晶体管器件之类的半导体器件的尺寸。衬底可以包括具有能够支持一个或多个III族氮化物层的外延生长的表面的半导体晶片。每个台面可以包括适于形成半导体器件的结构。例如，为了形成诸如高电子迁移率晶体管(HEMT)的III族氮化物基晶体管器件，每个台面可以包括被布置在衬底的上表面上的过渡或缓冲结构、被布置在过渡结构上的沟道层以及被布置在沟道层上的阻挡层，由此沟道层和阻挡层包括具有不同带隙的III族氮化物基材料，使得在阻挡层和沟道之间形成异质结，该异质结能够支持由压电和自发极化产生的二维电荷气。在一些实施例中，沟道层包括氮化镓，并且阻挡层包括氮化铝镓(AlxGa(1-x)N，其中0<x<1)。
结构化的掩膜可以包括光敏材料，使得该掩膜可以通过光刻技术而形成。
可以通过首先在衬底的上表面上方连续沉积选定的半导体结构、并去除该层的区域以产生从衬底的上表面突出的至少一个台面来形成台面。衬底的上表面材料可以暴露在与台面相邻的区域中。在一些实施例中，在与台面相邻的区域中去除衬底的最外表面，使得台面布置在衬底的增高区域上。
为了从连续层形成台面，可以将停止层施加到上III族氮化物层。停止层可以由诸如氮化硅层的钝化层提供。可以将牺牲层施加到停止层，并且将具有开口的结构化的掩膜施加到牺牲层。该掩膜被定位于连续层的将形成台面的部分上。
从通过掩膜暴露的区域，即暴露在掩膜的开口中的区域，去除牺牲层。在一些实施例中，去除该掩膜，并且在去除停止层和III族氮化物层的暴露部分期间，可以将牺牲层的剩余部分用作掩膜，以在包括顶部为牺牲层的III族氮化物层的衬底表面上形成至少一个突出区域或台面。可以将牺牲层的剩余部分从台面去除。台面可以包括用于诸如晶体管器件之类的器件的III族氮化物多层结构，该III族氮化物多层结构的顶部为形成最终器件结构的一部分的钝化层。
现在将参考图3至图9描述用于制造半导体晶片的方法的一个例子，该半导体晶片具有嵌入在绝缘基体和平坦化的表面中的半导体台面。
图3至图6示出了用于制造包括多个台面的半导体晶片的实施例，所述多个台面包括布置在衬底上的半导体结构。
图3示出了半导体晶片40的一部分的横截面图，半导体晶片40包括衬底41、布置在衬底41的上表面43上的III族氮化物基半导体结构42、布置在III族氮化物基半导体结构42的上表面上的钝化层44、和布置在钝化层44上的绝缘层45。III族氮化物基半导体结构42、钝化层44和绝缘层45可以连续沉积在衬底41的上表面43上。
衬底41可以包括单晶晶片，该单晶晶片具有能够支持一个或多个III族氮化物层的外延生长的上表面43。衬底41可以包括硅晶片，例如<111>或<100>硅晶片、蓝宝石或碳化硅。III族氮化物基半导体结构42可以包括布置在上表面43上的缓冲结构、布置在缓冲结构上的氮化镓(GaN)沟道层以及布置在缓冲层上的氮化铝镓(AlxGa(1-x)N，其中0<x<1)沟道层。在沟道层和阻挡层之间形成异质结，该异质结能够支持诸如二维电子气(2DEG)或二维空穴气(2DHG)的二维电荷气。钝化层44可以包括氮化硅，并且可以被布置在阻挡层上。然而，III族氮化物基半导体结构42可以不限于这种布置，并且可以具有其它布置。绝缘层45可以包括诸如氧化硅的氧化物。
图4示出了在绝缘层45上施加结构化的掩膜46，结构化的掩膜46在下覆的氧化物层45的要被去除的部分之上包括开口47。掩膜46覆盖下覆的绝缘层45、钝化层44和III族氮化物半导体结构42的、在衬底41的上表面43上要形成突出区域或台面的位置处的部分。这些位置可以称为器件区域49，其余区域可以被称为无源区域48。掩膜46可以包括光敏材料，使得可以通过光刻技术形成结构化的掩膜46。
图5示出了这样的半导体晶片40，即在去除在无源区域48中的开口47的基部中未被覆盖的氧化物层45的部分、使得氧化物层45保留在衬底40的器件区域49中之后的半导体晶片40。在无源区域48中，钝化层44形成最上表面，而在器件区域49中，绝缘层45形成最上表面。
绝缘层45的剩余部分可以在去除无源区域48中的钝化层44和半导体结构42期间用作掩膜，并且随后被去除，如图6所示。
结果，半导体晶片40在器件区域49中在衬底43的上表面43上包括突出区域或台面50。台面50包括半导体结构42和钝化层44。台面50是通过无源区域48中的衬底41的区域而彼此横向间隔开。
在一些实施例中，衬底41的表面43的一部分也在无源区域48中被去除，使得器件区域49中的钝化层44和半导体结构42中的剩余部分被定位于衬底41的增高区域上。
台面50可以具有在1μm至10μm范围内的高度，并且具有适于形成半导体器件或半导体器件的有源区域的横向尺寸。
在一些实施例中，期望半导体晶片40的最外表面被平坦化，例如以进一步处理台面50的半导体结构42，例如以便施加金属化结构。
图7至图9示出了用于对图6所示的布置进行平坦化的方法的实施例。
图7示出了这样的半导体晶片40，即绝缘层51沉积在无源区域48中的衬底41的上表面上、台面50的侧面52和上表面53上方之后的半导体晶片40。绝缘层51被基本上共形沉积，使得其包括台面50的上表面53和侧面52之上的增高部分。
图8示出布置在绝缘层51上的结构化的掩膜54，该结构化的掩膜54在每个台面50之上具有开口55。开口55的横向面积小于台面50的上表面53的横向面积，使得台面50的外围区域和边缘被掩膜54的材料覆盖。
通过开口55去除绝缘层51的一部分，以减小开口55的基部处的绝缘层51的厚度，使得台面50的上表面53保持被绝缘层51的材料覆盖。开口55内的第一层51的剩余部分的上表面57可以与无源区域48中的绝缘层51的上表面58大致共面。
绝缘层51包括位于侧面52之上、并且延伸到台面50的侧面52的任一侧的区域中并且延伸到台面50的上表面53上的突出部56。绝缘层51的突出区域56位于器件区域48的外围区域和台面50的外围区域中，并且包围无源区域48和器件区域49之间的界面。
例如通过灰化处理去除掩膜54，并且例如通过化学机械抛光逐渐去除绝缘层51的最外表面60，以产生平坦化的表面63，其中无源区域48中的第一层51的上表面61和器件区域49中的台面50的上表面62基本上是共面的，如图9所示。
在其中在半导体结构42上形成钝化层44的实施例中，半导体晶片40的上表面63仅包括绝缘和介电材料，并且不包括半导体材料，因此包括对下覆的半导体结构42的保护。半导体晶片40包括在其上表面上的层，所述层包括大部分的绝缘材料，其中布置有半导体结构42的隔离且分离的区域。
图10示出了具有平坦化的表面63的半导体晶片40的一部分、具体是晶片边缘区域的横截面图。半导体晶片40包括晶片形式的衬底41，该衬底41在其上表面43的中心具有由外围区域71围绕的平坦的元件表面区域70。外围区域71包括斜面，该斜面朝向衬底晶片41的相对后表面72以倾斜角度延伸到基本上垂直于器件表面区域70延伸的边缘表面74。衬底晶片41可以在器件表面区域70中具有能够支持外延生长一个或多个III族氮化物层的上表面。衬底晶片41可以包括<100>硅晶片、<111>硅晶片、蓝宝石晶片或碳化硅。
包括III族氮化物基半导体结构42的多个台面50布置在器件表面区域70中的衬底晶片41的上表面43上。晶片40还包括绝缘层51，绝缘层51布置在器件表面区域70上和外围区域71上，外围区域71具有与器件表面区域70中的台面50的上表面62基本共面的上表面61。
晶片40包括高度平坦化的前侧表面63，其包括绝缘层51的区域，例如二氧化硅，以及钝化层44的区域，而晶片斜面71仅包括例如硅或二氧化硅。这种布置可以用于避免由诸如镓和铝的元素对加工设备的可能的污染，因为这些元素不存在于外围区域71中，该外围区域在随后的处理期间可能经受机械操控。
制造平坦化的表面63的方法允许在200mm的晶片直径内表面平坦度变化小于台面高度的±10％，对于具有0.5μm至10μm的高度的台面也是如此。
在所示实施例中，台面50具有通过绝缘层51的区域彼此间隔开的分离突起的形式。然而，在其它实施例中，为半导体器件提供台面的突出结构可以通过包括一个或多个III族氮化物层的部分连接到相邻的突出区域。
在诸如单晶硅晶片的晶片的整个表面上方外延生长的一个或多个III族氮化物可能由于高度压缩或拉伸的单独外延III族氮化物层、并且由于III族氮化物层和衬底之间的高的面内晶格失配和热膨胀系数的差异而导致晶片的弯曲。在200mm晶片的中心可能出现高达200μm的晶片弯曲值。因此，这些晶片在半导体生产线的处理中可能表现出脆弱性。
然而，布置在半导体晶片40的上表面43上的大部分材料包括绝缘材料，而不是外延沉积的III族氮化物层。包含在衬底晶片41的上表面63上的区域50的、由III族氮化物占据的总面积可以在晶片40的总面积的10％至90％之内。因此，这种布置可以用于减少半导体晶片40的任何弯曲，以便在随后的处理步骤中有助于半导体晶片40的自动操控。
晶片40可以具有小于200μm的晶片弯曲b，其中
100*t*b/d2≤15
其中d是晶片直径，t是外延沉积的III族氮化物层的厚度，b是晶片中心处的晶片弯曲。直径d可以为200mm，厚度t可以为1μm至10μm。直径为200mm的晶片可以具有约725μm的厚度。
图11示出了衬底晶片40的上表面43的一部分的放大图，并且更详细地示出了台面50的结构。半导体结构42包括过渡或缓冲结构75，其包括外延沉积在衬底41的器件表面区域70中的上表面43上的一个或多个III族氮化物层。过渡结构75可包括布置在上表面43上的缓冲层、和包括不同带隙的交替的III族氮化物层的超晶格结构。半导体结构42可以包括布置在阻挡结构75上的沟道层76、和布置在沟道层76上的阻挡层77。
沟道层76和阻挡层77包括具有不同带隙的III族氮化物化合物，使得通过诱导和自发极化在沟道层76和阻挡层77之间的界面78处形成二维电荷气。沟道层76可以包括氮化镓，并且阻挡层77可以包括氮化镓铝。一个或多个其它层79，例如包含氮化镓的盖层，可以布置在阻挡层77上。钝化层80可以形成台面50的最外表面。钝化层80可以包括例如氮化硅，并且可以提供停止层43。由钝化层80提供的台面50的上表面62与围绕台面50的绝缘层51的上表面61基本上共面，以形成平坦化的表面63。
随后处理晶片40以将金属化结构沉积到台面50上，以形成晶体管器件。
图12和图13示出了在进一步处理以沉积金属化结构、并形成HEMT(高电子迁移率晶体管)形式的III族氮化物基晶体管器件之后的半导体晶片40的一部分的横截面图。
如图12所示，HEMT 90是常通的耗尽型器件。HEMT 90可以包括缓冲结构75、包括GaN的III族氮化物沟道层76、和布置在沟道层76上的包括氮化铝镓(AlxGa1-xN，其中0<x<1))的III族氮化物阻挡层77。金属源极91、金属漏极92和金属栅极93布置在III族氮化物阻挡层77上。金属栅极93形成肖特基势垒接触，源极92和漏极92形成欧姆金属接触。
诸如二维电子气(2DEG)的二维电荷气可以通过在虚线95所示的、沟道层76与阻挡层77之间的界面处的压电和自发极化而形成。HEMT 90可以具有至少200V的击穿电压。
图13示出了在进一步处理以沉积金属化结构、并形成增强型HEMT 90'形式的III族氮化物基晶体管器件之后的半导体晶片40的一部分的横截面图。
HEMT 90'可以包括缓冲结构75、包括GaN的III族氮化物沟道层76、和布置在沟道层76上的包括氮化铝镓(AlxGa1-xN，其中0<x<1)的III族氮化物阻挡层77。金属源极91、金属漏极92和金属栅极93布置在III族氮化物阻挡层77上。在该实施例中，在栅极93和III族氮化物阻挡层77之间布置另外的p掺杂的III族氮化物层94。p掺杂的III族氮化物层94可以包括掺镁的GaN。在HEMT 90'的结构中，p掺杂的III族氮化物层94具有限定的横向延伸和高度。栅极93下方的p掺杂的III族氮化物层94可以用于形成常关的增强型器件。在其他未示出的实施例中，可以使用凹入的栅极结构来形成增强型器件。
诸如二维电子气(2DEG)的二维电荷气可以通过在虚线95所示的、沟道层76和阻挡层77之间的界面处的压电和自发极化而形成。HEMT 90'可以是高压器件，例如具有至少600V的阻断电压能力。
为了便于描述，使用诸如“下方”、“之下”、“下”、“之上”、“上”等之类的空间相对术语来解释一个元件相对于第二元件的定位。除了不同于图中所示的取向之外，这些术语旨在包括器件的不同取向。此外，诸如“第一”、“第二”等的术语也用于描述各种元件、区域、部分等，并且也不旨在限制。在整个说明书中，相同术语指代相同的元件。
如本文所使用的，术语“具有”、“包含”、“包括”、“含有”等等是开放式术语，表示所述元件或特征的存在但是不排除另外的元件或特征。用语“一个”、“一”和“所述”旨在包括复数和单数，除非上下文另有明确说明。应当理解，除非另有特别说明，本文所述的各种实施例的特征可以彼此组合。
虽然本文已经示出和描述了特定实施例，但是本领域普通技术人员将会理解，各种替代和/或等同实现可以替代所示和所描述的具体实施例而不脱离本发明的范围。本申请旨在涵盖本文讨论的具体实施例的任何修改或变化。因此，旨在仅由权利要求及其等同方案来限制本发明。

Claims (22)

1.一种对表面进行平坦化的方法，所述方法包括：
将第一层施加到包括突出区域的表面，使得所述第一层覆盖所述表面和所述突出区域；
去除所述突出区域之上的所述第一层的一部分，并在所述突出区域之上的所述第一层中形成凹陷，所述突出区域保持被所述第一层的材料覆盖；和
逐渐去除所述第一层的最外表面以产生平坦化的表面。
2.根据权利要求1所述的方法，其中通过化学机械抛光逐渐去除所述第一层的所述最外表面。
3.根据权利要求1所述的方法，其中将所述突出区域之上的所述第一层的初始厚度减少80％至90％，以形成所述凹陷。
4.根据权利要求1所述的方法，还包括：
在所述第一层上形成结构化的掩膜，所述结构化的掩膜在所述突出区域之上具有开口，所述开口的横向面积小于所述突出区域的横向面积；
去除所述开口内的所述第一层的一部分，以在所述第一层中形成所述凹陷；和
去除所述掩膜。
5.根据权利要求4所述的方法，其中所述第一层和所述结构化的掩膜在所述突出区域的边缘处提供突起。
6.一种制造半导体晶片的方法，所述方法包括：
在包括至少一个台面的衬底上沉积绝缘层，使得所述台面和所述衬底的上表面被所述绝缘层覆盖，所述台面包括至少一种III族氮化物；
在所述绝缘层上形成结构化的掩膜，所述结构化的掩膜在所述台面之上具有开口，所述开口的横向面积小于所述台面的横向面积；
去除所述开口内的所述绝缘层的一部分，并且减小布置在所述台面之上的所述绝缘层的厚度；和
去除所述掩膜和所述绝缘层的部分以产生平坦化的表面，所述平坦化的表面包括所述台面的表面和所述绝缘层的表面。
7.根据权利要求6所述的方法，还包括：通过去除布置在所述衬底上的、包括至少一种III族氮化物的层的区域，来形成包括所述至少一种III族氮化物的所述至少一个台面。
8.根据权利要求7所述的方法，其中去除所述包括至少一种III族氮化物的层的区域还包括：暴露所述衬底的表面。
9.根据权利要求7所述的方法，还包括：
在所述至少一种III族氮化物上施加停止层；
在所述停止层上施加牺牲层；
将具有开口的结构化的掩膜施加到牺牲层；和
去除所述开口中的所述牺牲层，以暴露所述停止层的分离区域。
10.根据权利要求9所述的方法，还包括：去除在未由所述牺牲层覆盖的区域中的所述停止层和所述至少一种III族氮化物的部分，以在所述衬底的表面上形成至少一个台面。
11.根据权利要求6所述的方法，其中去除所述掩膜并减小所述绝缘层的厚度包括：通过化学机械抛光逐渐去除所述绝缘层。
12.根据权利要求6所述的方法，其中去除所述开口内的所述绝缘层的一部分包括：在所述绝缘层覆盖所述台面的情况下，在所述绝缘层中形成凹陷。
13.根据权利要求6所述的方法，其中所述绝缘层和所述结构化的掩膜在所述台面的边缘之上提供突起。
14.一种半导体晶片，包括：
衬底晶片，其包括由外围区域包围的器件表面区域；
一个或多个台面，其布置在所述器件表面区域上、并且包括III族氮化物层；和
氧化物层，其布置在所述器件表面区域和所述外围区域上，所述氧化物层的上表面与所述一个或多个台面的上表面基本上共面。
15.根据权利要求14所述的半导体晶片，其中所述外围区域包括：从所述器件表面区域以倾斜角度延伸的晶片斜面。
16.根据权利要求14所述的半导体晶片，其中所述半导体晶片具有200mm的直径、和小于所述一个或多个台面的高度的±10％的表面平坦度。
17.根据权利要求14所述的半导体晶片，其中所述一个或多个台面具有0.5μm至10μm的高度。
18.根据权利要求14所述的半导体晶片，其中由所述一个或多个台面占据的总面积位于所述晶片的总面积的10％至90％之内。
19.根据权利要求14所述的半导体晶片，其中所述晶片在所述晶片的中心处具有小于200μm的晶片弯曲b，其中
100*t*b/d2<＝15
其中d是晶片直径，并且其中t是所述III族氮化物层的厚度。
20.根据权利要求14所述的半导体晶片，还包括所述一个或多个台面上的钝化层，其中所述钝化层包括SiNx。
21.根据权利要求14所述的半导体晶片，其中所述衬底包括<100>硅晶片、<111>硅晶片、蓝宝石晶片或碳化硅。
22.根据权利要求14所述的半导体晶片，其中所述一个或多个台面包括能够支持二维电荷气的至少一个异质结。
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