CN107818987A - 半导体装置及其制造方法和显示设备及其制造方法 - Google Patents

半导体装置及其制造方法和显示设备及其制造方法 Download PDF

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Abstract

本发明涉及半导体装置及其制造方法和显示设备及其制造方法。一种半导体装置，包括：绝缘基板；多晶硅层，其形成在绝缘基板上；第一栅极绝缘层，其形成在多晶硅层上；第一金属层，其形成在第一栅极绝缘层上；氧化物半导体层，其形成在第一栅极绝缘层上；第二栅极绝缘层，其形成在氧化物半导体层上；第二金属层，其形成在第二栅极绝缘层上；第一顶栅平面型薄膜晶体管，其将多晶硅层用作沟道并包括源极、漏极及栅极；以及第二顶栅型薄膜晶体管，其将氧化物半导体层用作沟道并包括源极、漏极及栅极，其中，第一薄膜晶体管的源极和漏极以及第二薄膜晶体管的栅极由第二金属层构成，第一薄膜晶体管的源极或漏极和第二薄膜晶体管的栅极相互电连接。

Description

半导体装置及其制造方法和显示设备及其制造方法
技术领域
本申请涉及半导体装置、显示设备、半导体装置的制造方法及显示设备的制造方法。
背景技术
在有机电致发光显示设备、液晶显示设备等显示设备中，在像素电路中使用薄膜晶体管(TFT)。薄膜晶体管的例子包括对半导体使用非晶硅(a－Si)的a－Si薄膜晶体管、通过激光退火将a－Si结晶化得到的低温多晶硅(LTPS)薄膜晶体管、以及使用氧化物半导体膜的氧化物薄膜晶体管。
a－Si薄膜晶体管是在活性层中包含a－Si的薄膜晶体管。LTPS薄膜晶体管是在活性层中包含LTPS的薄膜晶体管。氧化物薄膜晶体管是在活性层中包含氧化物半导体的薄膜晶体管。
在此，对LTPS薄膜晶体管和氧化物薄膜晶体管特性进行比较，观察到如下差异。LTPS薄膜晶体管需要长沟道长度，这使占有面积增大。相比之下，氧化物薄膜晶体管可具有短沟道长度，这使占有面积较小。LTPS薄膜晶体管在用于栅极电压的源极-漏极电流中发生滞后。相比之下，氧化物薄膜晶体管发生轻微的滞后。LTPS薄膜晶体管具有高开关性能。相比之下，氧化物薄膜晶体管具有低开关性能。
近年来，提出了如下的半导体装置：利用LTPS薄膜晶体管和氧化物薄膜晶体管这两个薄膜晶体管的特性，同时安装有LTPS薄膜晶体管和氧化物薄膜晶体管二者。例如，美国未审查专利申请公开No.2015/0055051提出了在像素电路上安装LTPS薄膜晶体管和氧化物薄膜晶体管的半导体装置、及包括该半导体装置的显示设备。
然而，在例如美国未审查专利申请公开No.2015/0055051的相关技术中，对于氧化物薄膜晶体管和LTPS薄膜晶体管由同一层形成栅极绝缘层。这引起下面的问题。
在LTPS薄膜晶体管的制造工序中，通常，在形成栅极之后，进行活性化步骤和氢化步骤。在氢化步骤中，氧化物薄膜晶体管的氧化物半导体层暴露于氢气氛。这导致氧化物半导体层的电阻值下降。因此，所形成的氧化物薄膜晶体管示出了常导通(normally-on)特性。常导通表示在对晶体管的栅极不施加电压时流经漏极电流并且其保持晶体管的导通状态。在氧化物薄膜晶体管用于常导通为非优选的用途的情况下，示出常导通特性的装置将是瑕疵产品。这可能导致半导体装置的生产率下降。
发明内容
本发明的一个方面的目的是提供抑制生产率下降的半导体装置、显示设备、半导体装置的制造方法及显示设备的制造方法。
根据一个方面，半导体装置包括：绝缘基板；多晶硅层，其形成在所述绝缘基板上；第一栅极绝缘层，其形成在所述多晶硅层上；第一金属层，其形成在所述第一栅极绝缘层上；氧化物半导体层，其形成在所述第一栅极绝缘层上；第二栅极绝缘层，其形成在所述氧化物半导体层上；第二金属层，其形成在所述第二栅极绝缘层上；第一顶栅平面型薄膜晶体管，其将所述多晶硅层用作沟道并包括源极、漏极及栅极；以及第二顶栅型薄膜晶体管，其将所述氧化物半导体层用作沟道并包括源极、漏极及栅极，其中，所述第一顶栅平面型薄膜晶体管的源极和漏极以及所述第二顶栅型薄膜晶体管的栅极由所述第二金属层构成，以及所述第一顶栅平面型薄膜晶体管的源极或漏极和所述第二顶栅型薄膜晶体管的栅极相互电连接。
根据本发明的一个方面，抑制生产率的下降。
附图说明
图1是表示有机EL显示设备的概略结构的框图；
图2是表示对每个像素设置的像素驱动电路的示例的电路图；
图3是表示像素驱动电路中包括的半导体装置的结构示例的俯视图；
图4是沿图3的剖面线IV－IV剖开的剖视图；
图5是表示半导体装置的制造工序的流程图；
图6A至图6D是表示半导体装置的制造工序的剖视图；
图7A和图7B是表示半导体装置的制造工序的剖视图；
图8A至图8D是表示根据实施方式2的半导体装置的制造工序的剖视图；
图9A和图9B是表示根据实施方式2的半导体装置的制造工序的剖视图；
图10A至图10C是表示针对基于SIMS分析的深度方向上的元素浓度的分析结果的曲线图；
图11是表示在图10A-图10C的处理条件下制备的IGZO-TFT的Id-Vg特性的测量结果的曲线图；
图12是表示像素驱动电路中包括的半导体装置的结构示例的俯视图；
图13是沿图12中的剖面线XIII－XIII剖开的剖视图；
图14是表示半导体装置的制造工序的流程图；
图15A至图15D是表示半导体装置的制造工序的剖视图；
图16A至图16C是表示半导体装置的制造工序的剖视图；
图17是半导体装置的剖视图；
图18是表示像素驱动电路中包括的半导体装置的结构示例的俯视图；
图19是沿图18中的剖面线XIX－XIX剖开的剖视图；
图20是表示半导体装置的制造工序的流程图；
图21是表示根据实施方式6的半导体装置的结构示例的剖视图；
图22是表示根据实施方式7的半导体装置的结构示例的剖视图；
图23是表示像素驱动电路中包括的半导体装置的结构示例的俯视图；
图24是沿图23中的剖面线XXIV－XXIV剖开的剖视图；
图25是表示半导体装置的制造工序的流程图；
图26A至图26D是表示半导体装置的制造工序的剖视图；
图27A和图27B是表示半导体装置的制造工序的剖视图；
图28A和图28B是表示半导体装置的制造工序的剖视图；
图29是表示像素驱动电路中包括的半导体装置的结构示例的俯视图；
图30是沿剖面线XXX－XXX剖开的剖视图；
图31是表示像素驱动电路中包括的半导体装置的结构示例的俯视图；
图32是沿剖面线XXXII－XXXII剖开的剖视图；
图33是表示像素驱动电路中包括的半导体装置的结构示例的俯视图；
图34是沿剖面线XXXIV－XXXIV剖开的剖视图；
图35是表示半导体装置的制造工序的流程图；
图36A至图36D是表示半导体装置的制造工序的剖视图；
图37A和图37B是表示半导体装置的制造工序的剖视图；以及
图38A和图38B是表示半导体装置的制造工序的剖视图。
具体实施方式
以下参照附图对实施方式进行详细说明。要注意，说明书和权利要求书中的“第一”、“第二”等序数是为了明确元件之间的关系并防止元件的混淆而标注的。因此，这些序数不旨在限制元件的数量。
此外，术语“连接”表示连接的元件相互电连接。表述“电连接”也包括元件通过电极、配线、电阻或电容器等电气元件连接的情况。
表述“绝缘层上”用来明确表示层形成的方向，不一定表示元件与绝缘层相邻。例如，表述“在第一栅极绝缘层上形成氧化物半导体层”包括第一栅极绝缘层和氧化物半导体层彼此相邻的情况、以及第一栅极绝缘层和氧化物半导体层在它们之间介入有其他层的状态下配置的情况。另外，“上方”表示图中的上方向。
各图中的各构成要素的尺寸和比例为了确保图的可视性而被适当改变。另外，图中的阴影部分旨在将各构成要素相互区分，而不一定表示剖面。
表示层叠状态的剖视图用于表示层叠的顺序，而各层的厚度和尺寸以及各层之间的厚度的关系(尺寸关系)不限于图示的情况。
以下，作为半导体装置的应用例，对有机EL显示设备中的像素驱动电路进行说明。图1是表示有机EL显示设备1的概略结构的框图。有机EL显示设备1包括显示面板10和驱动电路20。
在显示面板10上显示图像。显示面板10由有源矩阵驱动。显示面板10具有像素阵列单元。像素阵列单元中包含多个像素11。像素11配置成矩阵。各像素11相当于例如红色(R)、绿色(G)、蓝色(B)及白色(W)的像素的任一个。各像素11包括有机EL元件。
像素阵列单元包括电源线VL以及多个扫描线SL和信号线DL。多个扫描线SL例如沿像素阵列单元的行方向设置。多个信号线DL例如沿像素阵列单元的列方向设置。电源线VL沿各信号线DL设置。扫描线SL、信号线DL及电源线VL中的每一者的一端连接到驱动电路20。各像素11设置为与各扫描线SL和各信号线DL的交叉部相对应。
驱动电路20驱动像素阵列单元进行显示。驱动电路20包括视频信号处理电路21、时序生成电路22、扫描线驱动电路23、信号线驱动电路24以及电源线驱动电路25。
视频信号处理电路21对从外部输入的数字视频信号20A进行伽玛校正或过驱动校正。视频信号处理电路21将校正后的视频信号输出到信号线驱动电路24。
时序生成电路22基于从外部输入的同步信号20B生成控制信号22A并输出生成的控制信号22A。控制信号22A用于控制扫描线驱动电路23、信号线驱动电路24及电源线驱动电路25，使得这些电路相互协调地操作。
扫描线驱动电路23根据控制信号22A对多个扫描线SL依次施加扫描线电压。扫描线电压的施加允许依次选择像素11。
信号线驱动电路24根据控制信号22A，生成与从视频信号处理电路21输入的视频信号相对应的模拟视频信号。生成的模拟视频信号施加于各信号线DL。
电源线驱动电路25根据控制信号22A对多个电源线VL依次施加电源电压。电源电压控制各有机EL元件的发光和消光。
驱动电路20如下控制各像素11。根据从扫描线驱动电路23输出的控制信号22A，选择像素11。向所选择的像素写入基于从信号线驱动电路24输出的模拟视频信号的视频信号电压。要注意，视频信号的写入表示在下述的驱动晶体管的栅极和源极之间施加预定的电压。
图2是表示对每个像素设置的像素驱动电路的示例的电路图。像素驱动电路包括作为发光元件的有机EL元件12、第一晶体管13、第二晶体管14以及存储电容器15。有机EL元件12的阳极连接到第二晶体管14的源极和存储电容器15的一端。有机EL元件12的阴极连接到电源接地端。存储电容器15的另一端连接到第一晶体管13的漏极。存储电容器15的另一端也连接到第二晶体管14的栅极。第二晶体管14的漏极连接到电源线VL。第一晶体管13的源极连接到信号线DL。第一晶体管13的栅极连接到扫描线SL。
第一晶体管13是用于选择像素的开关薄膜晶体管。第二晶体管14是用于使有机EL元件12发光所需的电流流通的驱动薄膜晶体管。关于写入，当连接到扫描线SL的第一晶体管13的栅极接通时，信号线DL被纳入像素内，同时电压被写入存储电容器15。即使第一晶体管13的栅极断开时，写入存储电容器中的电压也控制第二晶体管14，使设定值的电流流入有机EL元件12。由此，直至进行下一次写入为止，维持有机EL元件12的操作状态。
如上所述，在像素驱动电路中，第一晶体管13优选地具有高开关性能。另外，优选地，第二晶体管14的源极-漏极电流的特性相对于栅极电压的滞后较少。因此，在以下的实施方式中，第一晶体管13设为LTPS薄膜晶体管，而第二晶体管14设为氧化物薄膜晶体管。
实施方式1
图3是表示像素驱动电路中包括的半导体装置110的结构示例的俯视图。图4是沿图3的剖面线IV－IV剖开的剖视图。半导体装置110包括绝缘基板111、多晶硅层131、第一栅极绝缘层112、第一金属层113、氧化物半导体层141、第二栅极绝缘层114以及第二金属层115。
在半导体装置110中，按上述的顺序在绝缘基板111上形成层。即，在绝缘基板111上形成多晶硅层131。在多晶硅层131上形成第一栅极绝缘层112。在第一栅极绝缘层112上形成第一金属层113。在第一栅极绝缘层112上还形成氧化物半导体层141。在氧化物半导体层141上形成第二栅极绝缘层114。在第二栅极绝缘层114上形成第二金属层115。
对绝缘基板111使用绝缘性的材料。例如，玻璃是具有绝缘性和透光性的材料。绝缘基板111具有板状。绝缘基板111例如是玻璃板。多晶硅层131是由多晶硅、例如低温多晶硅(LTPS)构成的层。第一栅极绝缘层112和第二栅极绝缘层114由绝缘材料形成。绝缘材料例如可以是氧化硅或氮化硅。第一金属层113和第二金属层115由导电金属形成。导电金属例如是铝(Al)、钽(Ta)、钼钽(MoTa)或钼钨(MoW)。氧化物半导体层141是由氧化物半导体构成的层。氧化物半导体例如是InGaZnO。
在半导体装置110中，形成第一晶体管13和第二晶体管14。第一晶体管13和第二晶体管14沿扫描线SL的配线方向排列。第一晶体管13将多晶硅层131用作沟道。以下，多晶硅层131也将称作沟道131或第一沟道半导体层。栅极132由第一金属层113构成。即，与多晶硅层131相对的第一金属层113的一部分用作第一晶体管13的栅极132。第一晶体管13的源极133和漏极134由第二金属层115构成。即，源极133是第二金属层115的一部分。源极133经由接触孔1331电连接到沟道131。同样地，漏极134是第二金属层115的一部分。漏极134经由接触孔1341电连接到沟道131。第一晶体管13是顶栅平面型薄膜晶体管。
第二晶体管14将氧化物半导体层141用作沟道。以下，氧化物半导体层141也称作沟道141或第二沟道半导体层。栅极142由第二金属层115构成。即，与沟道141相对的第二金属层115的一部分用作栅极142。第二晶体管14的源极143和漏极144由第一金属层113构成。第二晶体管14是顶栅交错型薄膜晶体管。考虑到上位概念，第二晶体管14也称作顶栅型薄膜晶体管。
第一晶体管13的漏极134和第二晶体管14的栅极142由相同的第二金属层115构成。漏极134和栅极142在物理上相互一体化。漏极134和栅极142之间进行电导通。一体化的第二金属层115的一部分形成在扫描线SL方向上细长的钩状。包括栅极142的部分在信号线DL的方向上最长。包括漏极134的部分在信号线DL的方向上第二长。
用作第二晶体管14的源极143的第一金属层113的一部分在信号线DL的配线方向上扩展。连接第一晶体管13的漏极134和第二晶体管14的栅极142的第二金属层115的一部分隔着第二栅极绝缘层114与第一金属层113的一部分相对，第二栅极绝缘层114设置在第二金属层115的一部分与第一金属层113的一部分之间。在第二栅极绝缘层114介于其之间的状态下，第一金属层113和第二金属层115的相对部分用作存储电容器15。另外，在第二晶体管14的源极143的一部上形成接触孔121。接触孔121用于电连接有机EL元件12的阳极和源极143。
控制第一晶体管13的栅极132的扫描线SL是第一金属层113的一部分。栅极132和扫描线SL在物理上相互一体化。在栅极132和扫描线SL之间进行电导通。扫描线SL也称作扫描线。
信号线DL由第二金属层115构成。信号线DL和第一晶体管13的源极133在物理上相互一体化。在信号线DL和源极133之间进行电导通。信号线DL也称作数据线。
电源线VL由第二金属层115构成。电源线VL和第二晶体管14的漏极144经由接触孔1441相互连接。
现在对半导体装置110的制造工序进行说明。图5是表示半导体装置110的制造工序的流程图。图6A至图6D和图7A至图7B是表示半导体装置110的制造工序的剖视图。图6A至图6D和图7A至图7B的剖面与图4的剖面相似。用于形成第一晶体管13的LTPS工序和用于形成第二晶体管14的氧化物半导体工序同时且并行地进行。图5中并排示出的步骤暗示它们同时进行。图6A至图6D表示图5中的各步骤之后的完成状态。图5中所示的一部分步骤执行后得到的结构将不在图6A至图6D和图7A至图7B中示出。
首先，准备绝缘基板111。在绝缘基板111上形成多晶硅层131(步骤S1)。在步骤S1中，在绝缘基板111上通过例如化学气相沉积(CVD)法沉积a－Si。a－Si通过准分子激光退火(ELA)而结晶化从而形成多晶硅(所谓的LTPS工序)。之后，进行包括光刻胶步骤和蚀刻步骤的成岛(Island)步骤。通过进行这些步骤，具有预定的表面面积的岛状的多晶硅层131完成。因此，获得图6A所示的状态。
在绝缘基板111和多晶硅层131上形成第一栅极绝缘层112(步骤S2)。因此，获得图6B所示的状态。在第一栅极绝缘层112上形成第一晶体管13的栅极132以及第二晶体管14的源极143和漏极144(步骤S3)。在步骤S3中，使用溅射法等来沉积第一金属层113。第一金属层113由钼(Mo)或诸如钼钽(MoTa)或钼钨(MoW)等钼的合金构成。以下，通过光刻胶步骤，形成岛状的栅极132、源极143以及漏极144。由此，获得图6C的状态。
将杂质掺入多晶硅层131中(步骤S4)。在步骤S4，将栅极132用作掩膜，同时对多晶硅层131进行杂质掺杂。接下来，进行多晶硅层131的活性化(步骤S5)。在步骤S5，为了活性化，加热多晶硅层131。加热例如在电炉中进行。另外，对于加热，也可以采用使用准分子激光的退火步骤。加热在不使绝缘基板111变形的温度下进行。例如，在300℃至600℃的范围内选择加热温度。
接下来，进行多晶硅层131的氢化(步骤S6)。例如，在步骤S6，进行等离子体氢化(氢化步骤)。即，使包含氢的气体流入到被真空泵减压到1托(Torr)或更小压力的容器中，从而通过高频放电等生成氢等离子体，其中多晶硅层131受到加热处理。
接着，形成氧化物半导体层141(步骤S7)。在步骤S7中，沉积氧化物半导体。在沉积的氧化物半导体膜上进行成岛步骤。氧化物半导体例如可以是IGZO，IGZO是铟、镓、锌、氧等的化合物。可采用由铟(In)、锡(Sn)、锌(Zn)以及氧(O)构成的氧化物半导体。因此，可获得图6D所示的状态。氧化物半导体层141的一部分、即其在扫描线方向的一端形成在源极143上。扫描线方向上的氧化物半导体层141的另一端形成在漏极144上。一端和另一端之间的部分形成在第一栅极绝缘层112上。氧化物半导体层141如架桥那样形成在源极143和漏极144之间。
接下来，形成第二栅极绝缘层114(步骤S8)。由此，获得图7A所示的状态。第二栅极绝缘层114的一部分形成在栅极132、源极143、漏极144以及氧化物半导体层141上。第二栅极绝缘层114的其他部分形成在第一栅极绝缘层112上。形成多晶硅层131的接触孔1331和1341以及漏极144的接触孔1441(步骤S9)。在步骤S9中，在涂布抗蚀剂膜之后，进行基于曝光装置的图案化后，进行仅在必要的部位残留抗蚀剂膜的处理。之后，通过干蚀刻进行蚀刻以形成接触孔。此时，由于蚀刻的程度根据膜的化学组成而不同，例如，需要在形成有接触孔1331、1341的部分上贯穿第一栅极绝缘层112和第二栅极绝缘层114。特别地，在第一栅极绝缘层112和第二栅极绝缘层114由不同的材料构成的情况下，由于它们的蚀刻速度不同，因此壁面可具有不同的角度。此外，接触孔1331和1341是从第二栅极绝缘层114的上表面延伸到多晶硅层131的上表面的孔。接触孔1441是从第二栅极绝缘层114的上表面延伸到漏极144的上表面的孔。
形成第一晶体管13的源极133和漏极134以及第二晶体管14的栅极142(步骤S10)。在步骤S10中，使用溅射法等沉积第二金属层115。第二金属层115由钼(Mo)或者诸如钼钽(MoTa)、钼钨(MoW)等的钼的合金构成。之后，通过光刻胶工序，形成源极133、漏极134以及栅极142。由此，获得图7B所示的状态。源极133的一部分经由接触孔1331连接到多晶硅层131。漏极134的一部分经由接触孔1341连接到多晶硅层131。
如上所述，由于扫描线SL是第一金属层113的一部分，因此在步骤S3形成扫描线SL。即，形成扫描线(scan line)SL的步骤可认为与形成第一金属层113的步骤相同。另外，由于信号线DL和电源线VL是第二金属层115的一部分，因此在步骤S10中形成信号线DL和电源线VL。即，形成信号线(数据线)DL和电源线VL的步骤可被认为与形成第二金属层115的步骤相同。电源线VL的一部分经由接触孔1441连接到漏极144。
根据本实施方式，产生如下的效果。在形成第一晶体管13的步骤中包含的氢化步骤(步骤S6)之后，形成用作第二晶体管14的沟道的氧化物半导体层141(步骤S7)。这可以减小氧化物半导体层141暴露于氢等离子体。当氧化物半导体层141暴露于氢等离子体时，氧化物半导体层141中包含的氧与氢反应。然后，氧化物半导体层141中包含的氧气量减少。由此，氧化物半导体层141的电阻减小，使第二晶体管14具有常导通特性。但是，根据本实施方式，氧化物半导体层141暴露于氢等离子体的可能性减小，由此抑制氧化物半导体层141的特性的劣化。因此，这能够抑制第二晶体管14具有常导通特性。在氧化物薄膜晶体管用于常导通为非优选的用途的情况下，示出常导通特性的装置将是瑕疵产品。但是，根据本实施方式，可防止第二晶体管14具有常导通特性，由此抑制半导体装置110的生产率下降。
第二晶体管14为顶栅交错型。消除了对用于连接第一晶体管13的源极133或漏极134和第二晶体管14的栅极142的接触孔的需求。这使得能够抑制形成半导体装置110所需的平面面积。其结果，可以增加可集成于像素内的薄膜晶体管的数量。可实现具有相同的逻辑配置的更紧凑的像素电路，由此能够提高精度。另外，可提高透明面板中的开口率。
另外，由于半导体装置110具有包括第一金属层113和第二金属层115的两层金属结构，因此可减少工序数并抑制制造成本。
实施方式2
在本实施方式中，对在第一栅极绝缘层112和氧化物半导体层141的界面附近形成氢浓度局部较高的区域的结构进行说明。
图8A至图8D和图9A至图9B是表示根据实施方式2的半导体装置110的制造工序的剖视图。与实施方式1相同，在绝缘基板111上形成多晶硅层131(图8A)，之后，在绝缘基板111和多晶硅层131上形成第一栅极绝缘层112(图8B)。在实施方式2中，第一栅极绝缘层112由SiOx构成。
接下来，在第一栅极绝缘层112上形成第一晶体管13的栅极132以及第二晶体管14的源极143和漏极144，进行与上述相同的步骤S4和S5，然后进行氢化步骤(图8C)。在氢化步骤中，使用处理温度为390℃、氢气压力为400Pa、RF电力密度为1.3W/cm2的氢等离子体，并且照射氢等离子体的时间(氢化处理时间)设为15分钟或30分钟。
在氢化步骤后，溅射并图案化作为氧化物半导体层141的IGZO，从而形成IGZO层。在本实施方式中，通过溅射法将作为氧化物半导体层141的IGZO形成为具有70nm的膜厚。之后，在大气压下，在400℃下进行退火1小时。如图8D所示，在不存在栅极132、源极143、漏极144以及与它们相同水平面的层的面上，在第一栅极绝缘层112和氧化物半导体层141的界面附近形成氢浓度高的区域。推测这种层结构的产生是由于栅极132、源极143、漏极144、以及相同水平面的层难以透过氢等离子体。
氢浓度高的区域由氢浓度高的第一栅极绝缘层211和氢浓度高的氧化物半导体层212构成。在此，氢浓度高的第一栅极绝缘层211形成在第一栅极绝缘层112内与氧化物半导体层141的界面附近，表示氢浓度最大(局部最大)的区域(层)。此外，氢浓度高的氧化物半导体层212形成在氧化物半导体层141内与第一栅极绝缘层112的界面附近，表示氢浓度最大(局部最大)的区域(层)。
此外，氢浓度高的区域根据第一栅极绝缘层112的材料、氧化物半导体层141的材料以及氢化处理的条件，由氢浓度高的第一栅极绝缘层211和氢浓度高的氧化物半导体层212的任一者构成。
接下来，例如，以与实施方式1相同的步骤，形成第二栅极绝缘层114(图9A)，并形成第一晶体管13的源极133、漏极134以及第二晶体管14的栅极142(图9B)。
本发明人为了明确氢浓度的详细的分布，通过二次离子质谱法(SIMS)测量了氢化步骤后从氧化物半导体层141的表面向第一栅极绝缘层112的深度方向上的氢浓度分布。用于测量的SIMS分析装置是PHI ADEPT1010。为了分析，使用加速到3keV的基于Cs离子(Cs+)的离子束。
图10A至图10C示出了表示基于SIMS分析的深度方向上的元素浓度的分析结果的曲线图。图10A是作为比较例示出的氢等离子体处理时间为零的样本的分析结果。图10B表示氢等离子体处理时间为15分钟的样本，图10C表示氢等离子体处理时间为30分钟的样本。各曲线图中的横轴表示在深度方向上的距离表面的距离，左侧纵轴表示氢浓度，右侧纵轴表示Si和InO的计数。由Si的计数和InO的计数的分布能够区分IGZO层和SiOx层的界面。由此，可推测在Si的计数和InO的计数彼此相交的附近的深度存在有IGZO层和SiOx层的界面。在表面附近处，氢、Si、InO均表现出高值。这可能是由测量时的污染引起的，因此从以下的说明中排除。
进行了氢化处理的图10B和图10C分别示出氢浓度大于或等于1×1021cm-3的氢浓度极高的一个峰值。另外，显而易见的是，峰值存在于超过40nm的厚度处。峰值是大于或等于例如IGZO层或SiOx层的层中的典型的氢浓度的值(1×1020cm-3～2×1020cm-3)的10倍的值。
另外，氢浓度的峰值对应于Si的计数和InO的计数相交的区域附近的深度。因此，氢浓度高的氧化物半导体层212(IGZO层)和氢浓度高的第一栅极绝缘层211(SiOx层)的界面附近的区域具有高的氢浓度。进一步显而易见的是，氢浓度的深度方向上的分布的峰值存在于最大值附近的大约40nm的厚度处。
同时，未进行氢化处理的图10A示出在氧化物半导体层(IGZO层)和第一栅极绝缘层(SiOx层)的界面的附近不存在氢浓度的峰值，因此既不存在氢浓度高的第一栅极绝缘层211也不存在氢浓度高的氧化物半导体层212。
另外，测量这些样本中的氧化物半导体层(包括氢浓度高的氧化物半导体层)的片材电阻的结果是，未进行氢化处理的样本的片材电阻为1.90×108Ω/sq，进行了15分钟的氢化处理的样本的片材电阻为8.09×107Ω/sq，进行了30分钟的氢化处理的样本的片材电阻为3.33×106Ω/sq。从这些结果可知，随着氢化处理时间增加，片材电阻值减小。
氧化物半导体层的片材电阻值降低的可能的原因如下。由于氢的还原作用，在氢浓度高的氧化物半导体层212中形成氧缺失。其结果，可推测在氢浓度高的氧化物半导体层212中产生载流子(更具体地，自由电子)，从而片材电阻值降低。因此，根据氢浓度，降低的片材电阻值的量变化。
图11是表示图10A～图10C的处理条件下制备的IGZO-TFT的Id-Vg特性的测量结果的曲线图。横轴表示栅极电压Vg(V)，而纵轴表示漏极电流Id(A)。曲线图中的附图标记(a)至(c)表示的线示出图10A至图10C的处理条件下制备的IGZO-TFT的Id-Vg特性。对于曲线图中的附图标记(a)和(b)表示的线，可知，当栅极电压Vg逐渐增加时，在大约-1.5V，漏极电流Id开始增加，晶体管接通。另一方面，可知，对于曲线图中的附图标记(c)表示的线，在大约-3.5V的栅极电压Vg处，晶体管接通。
推测图中(c)所示的线示出的特性主要由氢浓度高的氧化物半导体层中的过量的载流子的产生引起。在将具有这种特性的晶体管用作开关元件的情况下，栅极电压为0V时的漏极电流值过高以至于不能确保晶体管的充分的接通/断开比。因此，具有由附图标记(c)所示的特性的晶体管难以用作开关元件。
从附加的实验得到以下的认知。在通过SIMS测量观察到的深度方向上的氢浓度分布中，当氢浓度的峰值大于或等于1×1022cm-3时，晶体管开始接通的栅极电压Vg小于或等于-10V，因此晶体管不能用作开关元件。
在本条件下，为了使作为第一晶体管的多晶硅(LTPS)TFT以优选的方式操作，氢化处理所需时间大于或等于15分钟。氢化处理时间为零的第一晶体管(图10A)是有瑕疵的，但是图10B和图10C所示的第一晶体管具有优选的TFT特性。
因此，为了将作为第一晶体管的多晶硅薄膜晶体管和作为第二晶体管的IGZO-TFT用作开关元件，期望地，SiOx层和IGZO层的界面附近的氢浓度的峰值大于或等于1×1021cm-3且小于1×1022cm-3。当基础氢浓度恒定(1×1020cm-3)时，期望地，氢浓度的峰值大于或等于10倍且小于100倍。
更优选地，SiOx层和IGZO层的界面附近的氢浓度的峰值期望地大于或等于1×1021cm-3且小于8×1021cm-3。当基础氢浓度恒定(1×1020cm-3)时，期望氢浓度的峰值大于或等于10倍且小于80倍。当氢浓度的峰值在前述的条件下时，可以使第一晶体管和第二晶体管的TFT特性两者均变得良好。
实施方式3
本实施方式涉及在第一栅极绝缘层112和第二栅极绝缘层114之间形成层间绝缘层的结构。图12是表示像素驱动电路中包括的半导体装置110的结构示例的俯视图。图13是沿图12中的剖面线XIII－XIII剖开的剖视图。在图12和图13中，与图3和图4中所示的实施方式1的构成部件相同的构成部件由相同的附图标记表示，并在此省略说明。
在本实施方式中，如图13所示，在第一栅极绝缘层112和第一金属层113上形成层间绝缘层116。在层间绝缘层116上形成第二栅极绝缘层114。另外，在第二栅极绝缘层114上形成第二金属层115。第二晶体管14中的氧化物半导体层141形成在层间绝缘层116上。氧化物半导体层141和源极143经由接触孔1411相互电连接。氧化物半导体层141和漏极144经由接触孔1441相互电连接。在本实施方式中，第二晶体管14是顶栅交错型薄膜晶体管。
现在对半导体装置110的制造工序进行说明。图14是表示半导体装置110的制造工序的流程图。图15A至图15D和图16A至图16C是表示半导体装置110的制造工序的剖视图。图15A至图15D和图16A至图16C中的剖面与图13中的剖面相同。在图14中，与图5相同的工序由相同的步骤编号表示，并不再进行说明。对于图15A至图15D和图16A至图16C，不再说明与图6A至图6D和图7A至图7B相同的细节。
在本实施方式中，将第一晶体管13中包括的多晶硅层131氢化(步骤S6)之后，形成层间绝缘层116(步骤S11)。由此，获得图15D的状态。
接下来，形成接触孔1411和1412(步骤S12)。接触孔1411是从层间绝缘层116的上表面延伸至源极143的上表面的孔。接触孔1412是从层间绝缘层116的上表面延伸至漏极144的上表面的孔。形成氧化物半导体层141(步骤S7)。由此，获得图16A所示的状态。氧化物半导体层141的一部分经由接触孔1411连接到源极143。氧化物半导体层141的一部分经由接触孔1412连接到漏极144。形成第二栅极绝缘层114(步骤S8)。由此，获得图16B的状态。进行步骤S9、S10，以获得图16C的状态。
本实施方式除实施方式1中产生的效果以外，还实现以下的效果。在多晶硅层131被氢化(步骤S6)之后，形成层间绝缘层116(步骤S11)。即使用于氢化的氢例如附着于源极143、漏极144的表面而残留，其也被层间绝缘层116阻隔，而与氧化物半导体层141隔离。这能够抑制氧化物半导体层141的特性劣化。
另外，在本实施方式中，在形成源极143和漏极144的第一金属层113上直接沉积氧化物半导体。不需要通过选择性蚀刻而形成氧化物半导体层141。在选择性蚀刻中，蚀刻剂可能使第一金属层113的特性劣化。但是，在本实施方式中，不需要选择性蚀刻，使得能够抑制第一金属层113的特性劣化。
实施方式4
图17是半导体装置110的剖视图。图17中的剖面与图4中的剖面类似。本实施方式描述了在第二晶体管14的氧化物半导体层141的上表面上形成绝缘膜145的结构。绝缘膜145由SiOx(氧化硅)形成。绝缘膜145在形成氧化物半导体层141之后(步骤S7之后)且形成第二栅极绝缘层114之前(步骤S8之前)形成。
本实施方式除实施方式1中产生的效果以外，还实现了如下的效果。在氧化物半导体层141的上表面上形成绝缘膜145。这可以抑制在后面的步骤中氧化物半导体层141的特性劣化。
实施方式5
图18是表示像素驱动电路中包括的半导体装置110的结构示例的俯视图。图19是沿图18中的剖面线XIX－XIX剖开的剖视图。在图18和图19中，与上述的实施方式1相似的结构部件由相同的附图标记表示，并且在此不再说明。
根据本实施方式，将实施方式1中的2层金属结构改变为3层金属结构。在实施方式1中，第一晶体管13的栅极132由与第二晶体管14的源极143和漏极144相同的金属层形成。在本实施方式中，栅极132由与源极143和漏极144不同的金属层形成。
图20是表示半导体装置110的制造工序的流程图。在图20中，与图5和图14中的工序相同的工序由相同的步骤号表示，并且不再详细说明。在本实施方式中，在步骤S3中形成第一晶体管13的栅极132时，不进行与第二晶体管14有关的工序。在本实施方式中，形成层间绝缘层116之后(步骤S11后)，形成第二晶体管14的源极143和漏极144(步骤S3－1)。之后，进行步骤S7至S10。如图20所示，在本实施方式中，在第一栅极绝缘层112和层间绝缘层116之间形成栅极132。在层间绝缘层116上形成源极143和漏极144。
本实施方式除实施方式1中实现的效果以外，还实现以下的效果。由于三层金属结构，在第一晶体管13的栅极132被氢化(步骤S6)之后，形成层间绝缘层116。在层间绝缘层116上形成氧化物半导体层141。因此，即使氢附着于第一栅极绝缘层112的表面，层间绝缘层116也防止氢与氧化物半导体层141接触。由此，可抑制氧化物半导体层141的特性的劣化。
实施方式6
实施方式6是基于实施方式5的具体例。在本实施方式中，第一栅极绝缘层112和层间绝缘层116由SiOx构成。图20中的氢化步骤(步骤S6)的具体的处理条件包括处理温度390℃、氢气压力400Pa、RF电力密度1.3W/cm2，氢化处理时间设为15分钟。
图21是表示根据实施方式6的半导体装置110的结构示例的剖视图。如图21所示，氢浓度局部较高的第一栅极绝缘层界面区域形成为氢浓度高的第一栅极绝缘层213。
氢浓度高的第一栅极绝缘层213中的氢浓度或结构通过下述的实验和分析以具体的方式变得清楚。在实验中，在绝缘基板111上沉积SiOx膜作为第一栅极绝缘层112之后，形成栅极132，掺入杂质，并进行活性化步骤。之后，进行氢化步骤。接下来，使用纯净水清洗，之后，利用等离子CVD法在基板温度200℃下将SiOx沉积为200nm的膜厚作为层间绝缘层116。
在不存在栅极132和与栅极132相同水平面的层的区域中观察氢浓度高的第一栅极绝缘层213。
使用如上所述制备的样本，利用SIMS法测量从由SiOx构成的层间绝缘层116的表面朝向由SiOx构成的第一栅极绝缘层112的内部的深度方向上的氢浓度分布，发现在第一栅极绝缘层112和层间绝缘层116的界面区域上存在局部氢浓度较高的区域。
发现该区域中的氢浓度的峰值大于或等于1×1021cm-3，其大于或等于第一栅极绝缘层112(SiOx)或层间绝缘层116(SiOx)等层内的典型的氢浓度 的值的10倍。
根据本实施方式，第二晶体管14不受氢浓度影响，并且可以以优选的方式操作。
实施方式7
实施方式7描述了在图20所示的制造工序中步骤S6的氢化步骤和步骤S11的形成层间绝缘层116的步骤相互切换的方式。
图22是表示根据实施方式7的半导体装置110的结构示例的剖视图。如图22所示，由氧化物半导体构成的第二晶体管14具有与实施方式2相同的分层结构。氢浓度高的区域存在于层间绝缘层116和第二栅极绝缘层114的界面。在形成第二晶体管14的源极143和漏极144(S3-1)之后，形成IGZO作为氧化物半导体层141，之后在400℃下在大气压下退火1小时。
其结果，形成作为氢浓度局部较高的层间绝缘层区域的高氢浓度的层间绝缘层215、以及作为氢浓度局部较高的氧化物半导体区域的高氢浓度的氧化物半导体层216。
对这种样本中的氧化物半导体层和层间绝缘层之间的接触部分进行SIMS分析。其结果，发现，在从IGZO的表面向SiOx膜的内部的深度方向上的氢浓度分布在氧化物半导体层141和层间绝缘层116的界面区域中具有高氢浓度的峰值，该峰值的氢浓度大于或等于层间绝缘层和氧化物半导体层的内部膜区域中的典型的氢浓度的10倍。
还发现，当层间绝缘层116和氧化物半导体层141的界面区域或第一栅极绝缘层112和层间绝缘层116的界面区域中的峰值氢浓度小于1×1022cm-3时，可将氧化物半导体TFT用作开关元件。
实施方式8
图23是表示像素驱动电路中包括的半导体装置110的结构示例的俯视图。图24是沿图23中的剖面线XXIV－XXIV剖开的剖视图。半导体装置110包括绝缘基板111、多晶硅层131、第一栅极绝缘层112、第一金属层113、层间绝缘层116、氧化物半导体层141、第三金属层117、第二栅极绝缘层114以及第二金属层115。
在半导体装置110中，在作为最下层的绝缘基板111上以上述的顺序形成各层。即，在绝缘基板111上形成多晶硅层131。在多晶硅层131上形成层间绝缘层116。在层间绝缘层116上形成氧化物半导体层141。在氧化物半导体层141上形成第三金属层117。在第三金属层117上形成第二栅极绝缘层114。在第二栅极绝缘层114上形成第二金属层115。用于各层的材料与实施方式1相似，因此将不再进行说明。
在半导体装置110中，形成第一晶体管13和第二晶体管14。第一晶体管13将多晶硅层131用作沟道。栅极132由第一金属层113构成。即，与沟道131相对的第一金属层113的一部分用作第一晶体管13的栅极132。第一晶体管13的源极133和漏极134由第二金属层115构成。即，源极133是第二金属层115的一部分。源极133经由接触孔1331电连接到沟道131。同样地，漏极134是第二金属层115的一部分。漏极134经由接触孔1341电连接到沟道131。第一晶体管13是顶栅平面型薄膜晶体管。
第二晶体管14将氧化物半导体层141用作沟道。栅极142由第二金属层115构成。即，与沟道141相对的第二金属层115的一部分用作栅极142。第二晶体管14的源极143和漏极144由第三金属层117构成。第二晶体管14是顶栅平面型薄膜晶体管。
第一晶体管13的漏极134和第二晶体管14的栅极142由相同的第二金属层115构成。漏极134和栅极142在物理上相互一体化。在漏极134和栅极142之间进行电导通。
用作第二晶体管14的源极143的第三金属层117的一部分在信号线DL的配线方向上扩展。连接第一晶体管13的漏极134和第二晶体管14的栅极142的第二金属层115的一部分与第三金属层117的一部分隔着介于它们之间的第二栅极绝缘层114相对。第二栅极绝缘层114介于其之间的第三金属层117和第二金属层115的相对部分用作存储电容器15。另外，第二晶体管14的源极143的一部分上形成有接触孔121。接触孔121用于电连接有机EL元件12的阳极和源极143。
信号线DL由第二金属层115构成。信号线DL和第一晶体管13的源极133在物理上相互一体化。在信号线DL和源极133之间进行电导通。
电源线VL由第二金属层115构成。电源线VL和第二晶体管14的漏极144经由接触孔1441相互连接。
现在对半导体装置110的制造工序进行说明。图25是表示半导体装置110的制造工序的流程图。图26A至图26D、图27A至图27B以及图28A至图28B是表示半导体装置110的制造工序的剖视图。图26A至图26D、图27A至图27B以及图28A至图28B的剖面与图24的剖面相似。用于形成第一晶体管13的LTPS处理和用于形成第二晶体管14的氧化物半导体处理同时并行进行。图25中并排示出的步骤暗示它们同时进行。图26A至图26D、图27A至图27B以及图28A至图28B表示图25中的各步骤执行后的状态。图25中所示的一部分工序执行后得到的结构将不再示出于图26A至图26D、图27A至图27B、图28A至图28B以及图29中。图25中所示的各步骤的细节与实施方式1中的细节相似，因此将不详细说明。
首先，准备绝缘基板111。在绝缘基板111上形成多晶硅层131(步骤S21)。通过进行步骤S21，完成具有预定的表面面积的岛状的多晶硅层131。由此，获得图26A中所示的状态。
在绝缘基板111和多晶硅层131上形成第一栅极绝缘层112(步骤S22)。由此，获得图26B中所示的状态。
在第一栅极绝缘层112上形成第一晶体管13的栅极132(步骤S23)。由此，获得图26C中所示的状态。
将杂质掺入多晶硅层131中(步骤S24)。将多晶硅层131活性化(步骤S25)。将多晶硅层131氢化(步骤S26)。形成层间绝缘层116(步骤S27)。由此，获得图26D中所示的状态。
形成氧化物半导体层141(步骤S28)。由此，获得图27A中所示的状态。形成第二晶体管14的源极143和漏极144(步骤S29)。由此，获得图27B中所示的状态。在层间绝缘层116上形成沟道141。以覆盖沟道141的一部分的方式，在层间绝缘层116上形成源极143和漏极144。
形成第二栅极绝缘层114(步骤S30)。由此，获得图28A中所示的状态。形成多晶硅层131的接触孔1331和1341以及漏极144的接触孔1441(步骤S31)。形成第一晶体管13的源极133和漏极134以及第二晶体管14的栅极142(步骤S32)。由此，获得图28B中所示的状态。
如上所述，由于扫描线SL是第一金属层113的一部分，因此在步骤S23中形成扫描线SL。另外，由于信号线DL和电源线VL是第二金属层115的一部分，因此在步骤S32中形成信号线DL和电源线VL。
显而易见的是，在本实施方式8中也可得到与实施方式6的结构相似的结构。即，可知，通过步骤S6的氢化步骤，在由SiOx构成的第一栅极绝缘层112和由SiOx构成的层间绝缘层116的界面附近形成氢浓度局部较高的区域。该局所区域中的氢浓度峰值大于或等于1×1021cm-3。这是大于或等于栅极绝缘层112或层间绝缘层116内的典型的氢浓度(1×1020cm-3到2×1020cm-3)的值的10倍的值。
根据本实施方式，实现以下的效果。在形成第一晶体管13的步骤中包含的氢化步骤(步骤S26)之后，形成用作第二晶体管14的沟道的氧化物半导体层141(步骤S28)。与实施方式1相同，减小氧化物半导体层141暴露于氢等离子体的可能性，由此能够抑制第二晶体管14具有常导通特性。
第二晶体管14为顶栅平面型。消除了对用于连接第一晶体管13的源极133或漏极134和第二晶体管14的栅极142的接触孔的需求。由此，可减小形成半导体装置110所需的平面面积。其结果，可增加可积聚于像素内的薄膜晶体管的数量。可实现具有相同的逻辑结构的更紧凑的像素电路，由此能够提高精度。另外，可提高透明面板中的开口率。
实施方式9
图29是表示像素驱动电路中包括的半导体装置110的结构示例的俯视图。图30是沿图29中的剖面线XXX－XXX剖开的剖视图。在图29和图30中，与上述的实施方式5相似的结构部件由相同的附图标记表示，并且在此将不再进行说明。本实施方式与实施方式5的不同之处在于，第二晶体管14包括底栅极146。底栅极146形成在第一栅极绝缘层112上。底栅极146设置为与沟道141隔着层间绝缘层116相对。底栅极146是第一金属层113的一部分。底栅极146与第一晶体管13的顶栅极132同时形成。根据本实施方式的半导体装置110的制造工序与图25中所示的步骤相似。一个不同点在于在图25所示的步骤S23形成底栅极146。
第二晶体管14是顶栅型薄膜晶体管，但是底栅极146使其与不具有底栅极146的情况相比更稳定地操作。
实施方式10
图31是表示像素驱动电路中包括的半导体装置110的结构示例的俯视图。图32是沿图31中的剖面线XXXII－XXXII剖开的剖视图。在图31和图32中，与上述的实施方式8中的结构部件相似的结构部件由相同的附图标记表示，并且将不在此说明。本实施方式与实施方式8的不同之处在于，第二晶体管14包括绝缘膜145。绝缘膜145由SiOx(氧化硅)形成。绝缘膜145形成在氧化物半导体层141上的一部分上。在未形成有绝缘膜145的氧化物半导体层141的上表面上形成源极143的一部分和漏极144的一部分。在绝缘膜145的一部分上形成源极143和漏极144。在绝缘膜145的其他部分上形成第二栅极绝缘层114。根据本实施方式的半导体装置110的制造工序与图25所示的工序相似。一个不同点在于在图25所示的形成氧化物半导体层141的步骤(步骤S28)与形成源极143和漏极144的步骤(步骤S29)之间添加生成绝缘膜145的步骤。
根据本实施方式，设置有绝缘膜145。其结果，在制造半导体装置110时，通过形成氧化物半导体层141的步骤以后的步骤，可抑制氧化物半导体层141的劣化。
实施方式11
图33是表示像素驱动电路中包括的半导体装置110的结构示例的俯视图。图34是沿图33中的剖面线XXXIV－XXXIV剖开的剖视图。在图33和34中，与上述的实施方式8的结构部件相似的结构部件由相同的附图标记表示，并且将不在此进行说明。本实施方式与实施方式8的不同之处在于，在第一栅极绝缘层112上形成氧化物半导体层141。
图35是表示半导体装置110的制造工序的流程图。图36A至图36D、图37A至图37B和图38A至图38B是表示半导体装置110的制造工序的剖视图。图36A至图36D、图37A至图37B和图38A至图38B的剖面与图34中的剖面相同。
首先，准备绝缘基板111，在绝缘基板111上形成多晶硅层131(步骤S21)。由此，获得图36A所示的状态。
在绝缘基板111和多晶硅层131上形成第一栅极绝缘层112(步骤S22)。由此，获得图36B所示的状态。在第一栅极绝缘层112上形成第一晶体管13的栅极132(步骤S23)。由此，获得图36C所示的状态。将杂质掺入多晶硅层131中(步骤S24)。接下来，将多晶硅层131活性化(步骤S25)。接下来，将多晶硅层131氢化(步骤S26)。
接下来，形成氧化物半导体层141(步骤S28)。由此，获得图36D所示的状态。接下来，形成层间绝缘层116(步骤S27)。由此，获得图37A所示的状态。形成接触孔1432和1442(步骤S33)。形成源极143和漏极144(步骤S29)。由此，获得图37B所示的状态。
另外，形成第二栅极绝缘层114(步骤S30)。由此，获得图38A所示的状态。接下来，形成接触孔1331、1341和接触孔1441(步骤S31)。然后，形成第一晶体管13的源极133和漏极134以及第二晶体管14的栅极142(步骤S32)。由此，获得图38B所示的状态。
根据本实施方式，实现以下的效果。在形成第一晶体管13的步骤中包括的氢化步骤(步骤S26)之后，形成用作第二晶体管14的沟道的氧化物半导体层141(步骤S28)。这可以减小氧化物半导体层141暴露于氢等离子体的可能性。因此，可抑制第二晶体管14成为常导通特性。
根据本实施方式，在氧化物半导体层141上形成层间绝缘层116。在层间绝缘层116上形成源极143和漏极144。因此，在形成源极143和漏极144时，氧化物半导体层141被层间绝缘层116覆盖。因此，在形成源极143和漏极144的步骤中可抑制氧化物半导体层141的特性的劣化。
在实施方式8至实施方式11中，金属层标记为与实施方式1至实施方式5的标记相符。然而，如果按照形成在绝缘基板111上的顺序标记金属层，则在实施方式8至实施方式11中第二金属层115标记为第三金属层，而第三金属层117标记为第二金属层。
各实施方式中记载的技术特征(构成要素)可相互组合，这种组合可形成新的技术特征。应该理解的是，本文披露的实施方式在所有的方面是示例的，而非限制性的。由于本发明的范围由所附权利要求书限定，而不由其之前的说明限定，因此落在权利要求书的边界和界限内或这种边界和界限的等效物内的所有的变更旨在被权利要求书涵盖。
需要注意的是，如本文和所附权利要求书中使用的，单数形式的“一个”和“该”包括复数指代，除非文中明确表示并非如此。

Claims (24)

1.一种半导体装置，包括：
绝缘基板；
多晶硅层，所述多晶硅层形成在所述绝缘基板上；
第一栅极绝缘层，所述第一栅极绝缘层形成在所述多晶硅层上；
第一金属层，所述第一金属层形成在所述第一栅极绝缘层上；
氧化物半导体层，所述氧化物半导体层形成在所述第一栅极绝缘层上；
第二栅极绝缘层，所述第二栅极绝缘层形成在所述氧化物半导体层上；
第二金属层，所述第二金属层形成在所述第二栅极绝缘层上；
第一顶栅平面型薄膜晶体管，所述第一顶栅平面型薄膜晶体管将所述多晶硅层用作沟道并包括源极、漏极及栅极；以及
第二顶栅型薄膜晶体管，所述第二顶栅型薄膜晶体管将所述氧化物半导体层用作沟道并包括源极、漏极及栅极，其中，
所述第一顶栅平面型薄膜晶体管的源极和漏极以及所述第二顶栅型薄膜晶体管的栅极由所述第二金属层构成，以及
所述第一顶栅平面型薄膜晶体管的源极或漏极和所述第二顶栅型薄膜晶体管的栅极相互电连接。
2.根据权利要求1所述的半导体装置，其中，
在所述第一栅极绝缘层和所述氧化物半导体层的界面区域上形成氢浓度变得局部最大的高氢浓度区域。
3.根据权利要求2所述的半导体装置，其中，所述高氢浓度区域中的氢浓度大于或等于所述第一栅极绝缘层的内部区域或所述氧化物半导体层的内部区域中的氢浓度的10倍且小于所述第一栅极绝缘层的内部区域或所述氧化物半导体层的内部区域中的氢浓度的100倍。
4.根据权利要求2所述的半导体装置，其中，所述高氢浓度区域中的氢浓度大于或等于1×1021cm-3且小于1×1022cm-3。
5.根据权利要求1至4中任一项所述的半导体装置，其中，
所述第二顶栅型薄膜晶体管的源极和漏极由所述第一金属层形成。
6.根据权利要求1至5中任一项所述的半导体装置，还包括形成在所述第一栅极绝缘层和所述第二栅极绝缘层之间的层间绝缘层，
其中，所述第二顶栅型薄膜晶体管的源极和漏极经由形成在所述层间绝缘层中的接触孔电连接到所述第二顶栅型薄膜晶体管的所述沟道。
7.一种显示设备，包括：
根据权利要求1至6中任一项所述的半导体装置；以及
发光元件，其中，
所述第二顶栅型薄膜晶体管将驱动电流供应给所述发光元件，以及
所述第一顶栅平面型薄膜晶体管控制所述第二顶栅型薄膜晶体管的栅极电压。
8.根据权利要求7所述的显示设备，包括：
用于对所述第一顶栅平面型薄膜晶体管的源极或漏极施加电压的数据线；以及
对所述第二顶栅型薄膜晶体管施加电源电压的电源线，其中，
所述数据线和所述电源线由所述第二金属层形成。
9.根据权利要求7或8所述的显示设备，包括：用于对所述第一顶栅平面型薄膜晶体管的栅极施加电压的扫描线，其中，
所述扫描线由所述第一金属层形成。
10.一种半导体装置，包括：
绝缘基板；
多晶硅层，所述多晶硅层形成在所述绝缘基板上；
第一栅极绝缘层，所述第一栅极绝缘层形成在所述多晶硅层上；
第一金属层，所述第一金属层形成在所述第一栅极绝缘层上；
层间绝缘层，所述层间绝缘层形成在所述第一栅极绝缘层上；
氧化物半导体层，所述氧化物半导体层形成在所述层间绝缘层上；
第二金属层，所述第二金属层形成在所述氧化物半导体层上；
第二栅极绝缘层，所述第二栅极绝缘层形成在所述第二金属层上；
第三金属层，所述第三金属层形成在所述第二栅极绝缘层上；
第一顶栅平面型薄膜晶体管，所述第一顶栅平面型薄膜晶体管将所述多晶硅层用作沟道并具有源极、漏极及栅极；以及
第二顶栅型薄膜晶体管，所述第二顶栅型薄膜晶体管将所述氧化物半导体层用作沟道并具有源极、漏极及栅极，其中，
所述第一顶栅平面型薄膜晶体管的源极和漏极和所述第二顶栅型薄膜晶体管的栅极由所述第三金属层构成，以及
所述第一顶栅平面型薄膜晶体管的源极或漏极与所述第二顶栅型薄膜晶体管的栅极相互电连接。
11.一种半导体装置，包括:
绝缘基板；
多晶硅层，所述多晶硅层形成在所述绝缘基板上；
第一栅极绝缘层，所述第一栅极绝缘层形成在所述多晶硅层上；
第一金属层，所述第一金属层形成在所述第一栅极绝缘层上；
层间绝缘层，所述层间绝缘层形成在所述第一栅极绝缘层上；
第二金属层，所述第二金属层形成在所述层间绝缘层上；
氧化物半导体层，所述氧化物半导体层形成在所述第二金属层上；
第二栅极绝缘层，所述第二栅极绝缘层形成在所述氧化物半导体层上；
第三金属层，所述第三金属层形成在所述第二栅极绝缘层上；
第一顶栅平面型薄膜晶体管，所述第一顶栅平面型薄膜晶体管将所述多晶硅层用作沟道并具有源极、漏极及栅极；以及
第二顶栅型薄膜晶体管，所述第二顶栅型薄膜晶体管将所述氧化物半导体层用作沟道并具有源极、漏极及栅极，其中，
所述第一顶栅平面型薄膜晶体管的源极和漏极和所述第二顶栅型薄膜晶体管的栅极由所述第三金属层构成，以及
所述第一顶栅平面型薄膜晶体管的源极或漏极与所述第二顶栅型薄膜晶体管的栅极相互电连接。
12.根据权利要求10或11所述的半导体装置，其中，
在所述第一栅极绝缘层和所述层间绝缘层的界面区域上形成氢浓度变得局部最大的高氢浓度区域。
13.根据权利要求12所述的半导体装置，其中，
所述高氢浓度区域中的氢浓度大于或等于所述第一栅极绝缘层的内部区域或所述层间绝缘层的内部区域中的氢浓度的10倍且小于所述第一栅极绝缘层的内部区域或所述层间绝缘层的内部区域中的氢浓度的100倍。
14.根据权利要求12所述的半导体装置，其中，
所述高氢浓度区域中的氢浓度大于或等于1×1021cm-3且小于1×1022cm-3。
15.根据权利要求10或11所述的半导体装置，其中，
在所述层间绝缘层和所述氧化物半导体层的界面区域上形成氢浓度变得局部最大的高氢浓度区域。
16.根据权利要求15所述的半导体装置，其中，
所述高氢浓度区域中的氢浓度大于或等于所述层间绝缘层的内部区域或所述氧化物半导体层的内部区域中的氢浓度的10倍且小于所述层间绝缘层的内部区域或所述氧化物半导体层的内部区域中的氢浓度的100倍。
17.根据权利要求15所述的半导体装置，其中，
所述高氢浓度区域中的氢浓度大于或等于1×1021cm-3且小于1×1022cm-3。
18.一种半导体装置的制造方法，包括以下步骤：
准备绝缘基板；
形成第一顶栅平面型薄膜晶体管，所述形成第一顶栅平面型薄膜晶体管的步骤包括在所述绝缘基板上形成包含多晶硅的第一沟道半导体层的步骤和将所述第一沟道半导体层氢化的步骤；以及
形成第二顶栅型薄膜晶体管，所述形成第二顶栅型薄膜晶体管的步骤包括在将所述第一沟道半导体层氢化的步骤之后在所述绝缘基板上形成包含氧化物半导体的第二沟道半导体层的步骤。
19.根据权利要求18所述的半导体装置的制造方法，其中，
所述形成所述第一顶栅平面型薄膜晶体管的步骤包括以下步骤：
在形成所述第一沟道半导体层的步骤之后形成第一栅极绝缘层；
在所述第一栅极绝缘层上形成包括栅极的第一金属层；以及
在将所述第一沟道半导体层氢化的步骤之后形成包括源极和漏极的第二金属层，以及
所述形成所述第二顶栅型薄膜晶体管的步骤包括：
通过形成所述第一金属层的步骤形成源极和漏极；以及
在形成所述第二沟道半导体层的步骤之后，通过形成所述第二金属层的步骤，形成栅极。
20.一种半导体装置的制造方法，包括如下步骤：
准备绝缘基板；
形成第一顶栅平面型薄膜晶体管，所述形成第一顶栅平面型薄膜晶体管的步骤包括在所述绝缘基板上形成包含多晶硅的第一沟道半导体层的步骤和将所述第一沟道半导体层氢化的步骤；以及
形成第二顶栅型薄膜晶体管，所述形成第二顶栅型薄膜晶体管的步骤包括在将所述第一沟道半导体层氢化的步骤之后在所述绝缘基板上形成包含氧化物半导体的第二沟道半导体层的步骤，其中，
所述形成所述第一顶栅平面型薄膜晶体管的步骤包括形成用于对栅极施加电压的扫描线的步骤、以及形成用于对源极或漏极施加电压的数据线的步骤，以及
形成所述第二顶栅型薄膜晶体管的步骤包括形成用于对源极或漏极施加电源电压的电源线的步骤。
21.根据权利要求20所述的半导体装置的制造方法，其中，
所述形成所述第一顶栅平面型薄膜晶体管的步骤包括以下步骤：
在形成所述第一沟道半导体层的步骤之后形成第一栅极绝缘层；
在所述第一栅极绝缘层上形成包括所述栅极的第一金属层；以及
在将所述第一沟道半导体层氢化的步骤之后形成包括所述第一顶栅平面型薄膜晶体管的所述源极和所述漏极的第二金属层，以及
所述形成所述第二顶栅型薄膜晶体管的步骤包括以下步骤：
通过形成所述第一金属层的步骤形成所述第二顶栅型薄膜晶体管的所述源极和所述漏极；以及
在形成所述第二沟道半导体层的步骤之后，通过形成所述第二金属层的步骤，形成所述第二顶栅型薄膜晶体管的栅极。
22.根据权利要求21所述的半导体装置的制造方法，其中，
形成所述数据线的步骤和形成所述电源线的步骤与形成所述第二金属层的步骤相同。
23.根据权利要求21或22所述的半导体装置的制造方法，其中，
形成所述扫描线的步骤与形成所述第一金属层的步骤相同。
24.根据权利要求18至23中任一项所述的半导体装置的制造方法，其中，
所述氢化步骤对应于氢等离子体处理。
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