CN107800405A - 基于fpga设计的径向基函数神经网络自适应增强器模块 - Google Patents

基于fpga设计的径向基函数神经网络自适应增强器模块 Download PDF

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CN107800405A CN201711282866.6A CN201711282866A CN107800405A CN 107800405 A CN107800405 A CN 107800405A CN 201711282866 A CN201711282866 A CN 201711282866A CN 107800405 A CN107800405 A CN 107800405A
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Abstract

本发明涉及一种基于FPGA设计的径向基函数神经网络自适应增强器模块，其技术特点是：由信号转换电路、径向基函数电路、信号调整电路、LMS滤波器电路及输出调整电路连接构成，信号转换电路的输入端与原始信号相连接，其输出端与信号调整电路及径向基函数电路的输入端相连接，该径向基函数电路的输出端与信号调整电路另一个输入端相连接，信号调整电路的两个输出信号分别连接到LMS滤波器电路上，输出调整电路的输入端分别与LMS滤波器电路的输出端、调整信号m及调整信号n相连接并输出去除噪声的信号。本发明设计合理，提高了常规LMS滤波器的性能，实现了快速计算功能，保证其性能的稳定可靠，可满足对体感诱发电位实时监护的要求。

Description

基于FPGA设计的径向基函数神经网络自适应增强器模块
技术领域
本发明数字滤波技术领域，尤其是一种基于FPGA设计的径向基函数神经网络自适应增强器模块。
背景技术
目前，市场上现有的医疗监护设备均是基于平均叠加技术来拾取诱发电位，主要不足在于：耗时长、缺乏动态变异信息。诱发电位检测时间的延误可能耽搁了对脊髓损伤的诊断，会错过术者进行补救的时机而出现不可逆的神经功能损害。随着信号处理技术的不断发展，各种新方法和思路被应用到诱发电位的快速提取中来，但是大多数算法目前仅限于实验室离线工作方式，并且在PC机上实现，不能满足实时监护的要求，只有实现了算法的实时快速计算，才能真正实现产品化。因此，如何提高实时信号处理系统的处理速度、满足实时监护需要时目前迫切需要解决的问题。
发明内容
本发明的目的在于克服现有技术的不足，提出一种设计合理、速度快且能够满足实时监护需要的基于FPGA设计的径向基函数神经网络自适应增强器模块。
本发明解决其技术问题是采取以下技术方案实现的：
一种基于FPGA设计的径向基函数神经网络自适应增强器模块，由信号转换电路、径向基函数电路、信号调整电路、LMS滤波器电路及输出调整电路连接构成，所述信号转换电路的输入端与原始信号s(n)相连接，该信号转换电路的输出信号s0(n)与信号调整电路的一个输入端及径向基函数电路的输入端相连接，该径向基函数电路的输出信号r0(n)与信号调整电路另一个输入端相连接，经信号调整电路缩小后的信号s1(n)和r1(n)分别连接到LMS滤波器电路的输入信号端和参考信号端，该LMS滤波器电路的输出信号y(n)连接到输出调整电路的一个输入端，该输出调整电路另外两个输入端与信号转换电路输出的调整信号m及信号调整电路输出的调整信号n相连接，该输出调整电路的输出端输出去除噪声的信号Y(n)。
所述信号转换电路由第一比较器、第一缓存器、第一寄存器、第一除法器、第一移位寄存器、第二寄存器和第一整数乘法器构成，原始信号s(n)分别连接到第一比较器的一个输入端和第一缓存器的一个输入端，第一除法器的除数端和第一寄存器的输出端相连，第一除法器的被除数端和第一缓存器的输出端相连，第一寄存器的输出端还与第一比较器的另一个输入端相连接，第一除法器的输出端与第一移位寄存器相连,第二寄存器的输入端与第一移位寄存器的一个输出端相连接并输出转换后的输出信号s0(n)，第一整数乘法器的两个输入端分别与第一寄存器的输出端及第一移位寄存器的输出端相连接,第一整数乘法器输出调整信号m。
所述径向基函数电路由存储器、寄存器、小数乘法器、小数加法器及反相器连接构成并实现径向基函数的输出信号r0(n)的计算功能，该输出信号r0(n)的计算公式如下：
r0(n)＝s0(n)-[C1(n)H1(n)+C2(n)H2(n)+C3(n)H3(n)
+C4(n)H4(n)+C5(n)H5(n)]
式中，s0(n)为信号转换电路的输出信号，H1(n)、H2(n)、H3(n)、H4(n)、H5(n)分别代表n时刻五个存储器的输出信号，C1(n)、C2(n)、C3(n)、C4(n)、C5(n)分别代表n时刻的径向基函数电路中滤波器加权系数，径向基函数电路中滤波器加权系数计算公式如下：
CL(n)＝CL(n-1)+2μ1HL(n-1)r0(n-1)
上式中，CL(n)和CL(n-1)分别代表n和n-1时刻的第L个滤波器加权系数，HL(n-1)代表n-1时刻第L个储存器的输出信号，r0(n-1)代表n-1时刻径向基函数电路的输出，μ1为径向基函数网络的步长因子。
所述的信号调整电路由第二移位寄存器和第三移位寄存器构成，转换电路的输出信号s0(n)与径向基函数的输出r0(n)信号分别经第二移位寄存器和第三移位寄存器移位缩小后得到输入信号s1(n)和参考信号r1(n)。
所述LMS滤波器电路由寄存器、小数乘法器、小数加法器、反相器及整数乘法器连接构成并实现LMS滤波器的输出信号y(n)的计算功能，该输出信号y(n)的计算公式如下：
y(n)＝W0(n)r1(n)+W1(n)r1(n-1)+W2(n)r1(n-2)
+W3(n)r1(n-3)+W4(n)r1(n-4)
上式中，r1(n)、r1(n-1)、r1(n-2)、r1(n-3)、r1(n-4)分别代表n、n-1、n-2、n-3、n-4时刻输入到LMS滤波器的参考信号，W0(n)、W1(n)、W2(n)、W3(n)、W4(n)分别代表n时刻的滤波器加权系数，其计算公式如下：
WL(n)＝WL(n-1)+2μ2r1(n-L-1)e(n-1)
e(n-1)＝s1(n-1)-y(n-1)
上式中，WL(n)和WL(n-1)分别代表n和n-1时刻LMS滤波器的第L个滤波器加权系数，r1(n-L-1)代表n-L-1时刻LMS滤波器输入的参考信号，s1(n-1)为n-1时刻输入到LMS滤波器的输入信号，y(n-1)代表n-1时刻LMS滤波器的输出；μ2为LMS滤波器的步长因子。
所述输出调整电路由第三整数乘法器和第四移位寄存器构成，第三整数乘法器一个输入端与LMS滤波器的输出信号y(n)相连接，第三整数乘法器另一个输入端为信号转换电路输出的调整信号m，第三整数乘法器输出的输入信号y1(n)及信号调整电路输出的调整信号n输入到第四移位寄存器，第四移位寄存器的输出端为最终去除噪声的信号Y(n)。
所述FPGA为Spartan XC3S400芯片；所述寄存器、小数乘法器、小数加法器、除法器、反相器及整数乘法器为Spartan XC3S400芯片设计的IP核。
本发明的优点和积极效果是：
1、本发明将信号转换电路、径向基函数电路、信号调整电路、LMS滤波器电路及输出调整电路集成在FPGA内，能够对包含有噪声的原始信号进行处理并得到去除噪声的信号Y(n)，一方面以无监督学习方式确定网络的结构和参数，即隐单元数、各单元的中心点、宽度参数；另一方面以监督学习方式确定隐含层与输出层间的连接权，满足了对体感诱发电位实时监护的要求，提高了常规LMS滤波器的性能，并具备了通用性。
2、本发明采用径向基函数电路，能够充分利用径向基函数神经网络的非线性处理过程，能够迎合诱发电位的非线性特性，以及参数线性的优势，用传统的自适应方法就能有效地估计它的各个参数，因此在计算复杂性和非线性处理能力两个方面取得了平衡，实现了快速计算功能，提高了信号信噪比，同时保证其性能的稳定可靠。
3、本发明可以根据外界信号特点自动计算滤波器参数，提高了常规LMS滤波器的性能，并具备了通用性，可以稍加改动便可应用于不同的信号去噪中。
附图说明
图1是本发明的原理框图；
图2是信号转换电路的电路框图；
图3是径向基函数电路的电路框图；
图4是信号调整电路的电路框图；
图5是LMS滤波器电路的电路框图；
图6是输出调整电路的电路框图。
具体实施方式
以下结合附图对本发明实施例做进一步详述。
一种基于FPGA设计的径向基函数神经网络自适应增强器模块，是在FPGA上实现的。在本实施例中，FPGA采用xilinx公司Vertex4芯片，以下描述中所有比较器、所有缓存器、所有寄存器、所有除法器、所有整数乘法器、所有存储器、所有小数乘法器、所有小数加法器以及反相器均为Xilinx公司为自己公司的FPGA设计的IP核，其中小数乘法器和整数乘法器是在Xilinx公司的22位整数乘法器的IP核的基础上修改得来，小数乘法器是取Xilinx公司的22位整数乘法器的44位输出中的高22位作为小数乘法器的输出，整数乘法器是取Xilinx公司的22位整数乘法器的44位输出中的低22位作为小数乘法器的输出。
基于FPGA设计的径向基函数神经网络自适应增强器模块设有一个信号输入通道、一个参考信号通道及一个输出通道。一个输入通道是原始信号输入通道，该通道除接收到信号源x(n)外，还收到一个与信号不相关的噪声u(n)，因此，该输入通道接收的原始信号为s(n)＝x(n)+u(n)；一个参考信号通道是标准信号的输入通道，该通道接收来自径向基函数电路输出的与信号相关的标准信号r0(n)；输出通道是指经消噪处理后的输出端，其输出的信号为Y(n)。
如图1所示，本发明的径向基函数神经网络自适应增强器模块由信号转换电路、径向基函数电路、信号调整电路、LMS滤波器电路及输出调整电路连接构成。原始信号s(n)连接到信号转换电路的输入端，信号转换电路对s(n)信号处理后，输出两个信号：输入信号s0(n)和调整信号m；输入信号s0(n)一部分连接到径向基函数电路的输入端，经径向基函数电路处理后，输出信号r0(n)，输出信号r0(n)与另一部分输入信号s0(n)分别连接到信号调整电路的两个输入端，信号调整电路对信号s0(n)和信号r0(n)处理后，输出三个信号：输入信号s1(n)、参考信号r1(n)以及调整信号n；输入信号s1(n)和参考信号r1(n)连接到LMS滤波器的两个输入端，LMS滤波器的输出信号y(n)连接到输出调整电路的一个输入端，该输出调整电路的另两个输入端与信号转换电路的调整信号m和信号调整电路的调整信号n相连接，输出调整电路输出端输出去除噪声的信号Y(n)。
如图2所示，信号转换电路包括比较器1、缓存器1、寄存器1、除法器1、移位寄存器1、寄存器2及整数乘法器1，原始信号s(n)分别连接到比较器1的一个输入端和缓存器1的一个输入端，除法器1的除数端和寄存器1的输出端相连，除法器1的被除数端则和缓存器1的输出端相连，寄存器1的输出端还与比较器1及整数乘法器1的一个输入端相连接，除法器1的输出端与移位寄存器1相连，移位寄存器1的两个输出端分别与寄存器1及整数乘法器1相连，寄存器2输出转换后的输入信号s0(n)。上述信号转换电路的处理过程为：原始信号s(n)输入后分成两路，一路信号经过比较器1后，找到信号的最大值传送给寄存器1，同时将最大值输入到除法器1的除数端，另一路经过缓存器1输入到除法器1的被除数端,除法器1的输出信号就是归一化后的原始信号s(n)，归一化后的原始信号s(n)输入移位寄存器1，经移位缩小后，从寄存器2输出处理后的输入信号s0(n)。
电路中整数乘法器1是相对独立的一块电路，被乘数是前端采集电路中采到的信号的最大值，乘数是缩小电路的缩小的倍数，输出为调整信号m。
本实施例中的移位寄存器1及移位寄存器2均采用右移两位的方法，即缩小4倍。
如图3所示，径向基函数电路由存储器1～5、寄存器3～13、小数乘法器1～11、小数加法器1～10及反相器构成，实现径向基函数的输出r0(n)信号的计算与输出，r0(n)信号的计算公式如下：
r0(n)＝s0(n)-[C1(n)H1(n)+C2(n)H2(n)+C3(n)H3(n)
+C4(n)H4(n)+C5(n)H5(n)]
其中：s0(n)为输入到径向基函数电路的输入信号，H1(n)、H2(n)、H3(n)、H4(n)、H5(n)分别代表n时刻存储器1、存储器2、存储器3、存储器4、存储器5的输出信号，C1(n)、C2(n)、C3(n)、C4(n)、C5(n)分别代表n时刻的径向基函数电路中滤波器加权系数，其计算公式如下：
CL(n)＝CL(n-1)+2μ1HL(n-1)r0(n-1)
其中：CL(n)和CL(n-1)分别代表n和n-1时刻的第L个滤波器加权系数，HL(n-1)代表n-1时刻第L个储存器的输出信号，r0(n-1)代表n-1时刻径向基函数电路的输出，μ1为径向基函数网络的步长因子。
图3所示径向基函数电路实现上述计算功能：输入信号s0(n)输入后分为二路，一路沿着寄存器3至寄存器7传输，每当时钟信号的上升沿到来时，数据传输给下一个相邻的寄存器,形成一个单位的延时,因此，寄存器4、寄存器5、寄存器6、寄存器7存储的数据便是n-1、n-2、n-3、n-4时刻输入到LMS滤波器的参考信号r1(n-1)、r1(n-2)、r1(n-3)、r1(n-4)；另外一路传输到小数乘法器1中实现r12(n)。寄存器4、寄存器5、寄存器6、寄存器7中的数据传输方式同上，一路传输给下一个相邻的寄存器，另一路分别传输到小数乘法器2、小数乘法器3、小数乘法器4、小数乘法器5分别实现r12(n-1)、r12(n-2)、r12(n-3)、r12(n-4)。小数乘法器1和小数乘法器2的输出端连接到小数加法器1后，由小数加法器1求出二者之和，小数加法器1和小数乘法器3的输出端连接到小数加法器2后，由小数加法器2求出二者之和，小数加法器2和小数乘法器4的输出端连接到小数加法器3后，由小数加法器3求出二者之和,小数加法器3和小数乘法器5的输出端连接到小数加法器4后，由小数加法器4求出二者之和，小数加法器4的输出即是r12(n)+r12(n-1)+r12(n-2)+r12(n-3)+r12(n-4)。将小数加法器4的输出取反后输入到小数加法器10中，由小数加法器10计算其与s1(n)之和，小数加法器10的输出即为r0(n)＝s1(n)-y(n)。y(n)信号的计算公式如下：
y(n)＝C1(n)H1(n)+C2(n)H2(n)+C3(n)H3(n)+C4(n)H4(n)+C5(n)H5(n)
图3中虚线部分是实现滤波器加权系数CL(n)＝CL(n-1)+2μ1HL(n-1)r0(n-1)计算电路。每当在时钟信号的上升沿到来时,寄存器8、寄存器9、寄存器10、寄存器11和寄存器12分别输出n-1时刻的第1、2、3、4、5个的滤波器加权系数C1(n-1)、C2(n-1)、C3(n-1)、C4(n-1)、C5(n-1)。μ1值和r0(n-1)输入到小数乘法器11中实现μ1r0(n-1)。小数乘法器11的输出端分别输入到小数乘法器6、小数乘法器7、小数乘法器8、小数乘法器9和小数乘法器10的输入端中,实现μ1HL(n-1)r0(n-1)、μ1HL(n-2)r0(n-1)、μ1HL(n-3)r0(n-1)、μ1HL(n-4)r0(n-1)、μ1HL(n-5)r0(n-1)，接着小数乘法器6、小数乘法器(7)、小数乘法器8、小数乘法器9和小数乘法器10的输出端分别连接到小数加法器5、小数加法器6、小数加法器7、小数加法器8和小数加法器9中,分别计算出在n时刻的滤波器加权系数C1(n)、C2(n)、C3(n)、C4(n)、C5(n)。因此r0(n)信号的计算为：
r0(n)＝s0(n)-[C1(n)H1(n)+C2(n)H2(n)+C3(n)H3(n)
+C4(n)H4(n)+C5(n)H5(n)]
如图4所示，信号调整电路由移位寄存器3和移位寄存器4构成，输入信号s0(n)与径向基函数的输出r0(n)信号分别经移位寄存器2和移位寄存器4移位缩小后得到输出信号s1(n)和参考信号r1(n)。
如图5所示，LMS滤波器电路由寄存器14～24、小数乘法器12～21、小数加法器11～20、反相器及整数乘法器2构成实现LMS滤波器的输出y(n)信号的计算与输出，y(n)信号的计算公式如下：
y(n)＝W0(n)r1(n)+W1(n)r1(n-1)+W2(n)r1(n-2)
+W3(n)r1(n-3)+W4(n)r1(n-4)
其中：r1(n)、r1(n-1)、r1(n-2)、r1(n-3)、r1(n-4)分别代表n、n-1、n-2、n-3、n-4时刻输入到LMS滤波器的参考信号，W0(n)、W1(n)、W2(n)、W3(n)、W4(n)分别代表n时刻的滤波器加权系数，其计算公式如下：
WL(n)＝WL(n-1)+2μ2r1(n-L-1)e(n-1)
e(n-1)＝s1(n-1)-y(n-1)
其中：WL(n)和WL(n-1)分别代表n和n-1时刻LMS滤波器的第L个滤波器加权系数，r1(n-L-1)代表n-L-1时刻LMS滤波器输入的参考信号，s1(n-1)为n-1时刻输入到LMS滤波器的输入信号，y(n-1)代表n-1时刻LMS滤波器的输出。
图5给出的LMS滤波器电路能够实现上述计算功能：信号调整电路输出的参考信号r1(n)为二路，一路沿着寄存器14、寄存器15、寄存器16、寄存器17、寄存器18传输，每当时钟信号的上升沿到来时，参考信号r1(n)传输给下一个相邻的寄存器,形成一个单位的延时，因此，寄存器14、寄存器15、寄存器16、寄存器17、寄存器18存储的数据便是n-1、n-2、n-3、n-4、n-5时刻输入到LMS滤波器的参考信号r1(n-1)、r1(n-2)、r1(n-3)、r1(n-4)、r1(n-5)；另外一路传输到小数乘法器12实现W0(n)r1(n)。寄存器14、寄存器15、寄存器16、寄存器17、寄存器18的数据传输方式和r1(n)相似，一路传输给下一个相邻的寄存器，一路分别传输到小数乘法器13、小数乘法器14、小数乘法器15、小数乘法器16分别实现W1(n)r1(n-1)、W2(n)r1(n-2)、W3(n)r1(n-3)、W4(n)r1(n-4)。寄存器14、寄存器15、寄存器16、寄存器17、寄存器18的输出还有一路传给小数乘法器17、小数乘法器18、小数乘法器19、小数乘法器20、小数乘法器21,用来计算滤波器的滤波器加权系数WL(n)。小数乘法器12和小数乘法器13的输出端连接到小数加法器11，由小数加法器11求出二者之和，小数加法器11和小数乘法器14的输出端连接到小数加法器12，由小数加法器12求出二者之和，小数加法器12和小数乘法器15的输出端连接到小数加法器13，由小数加法器13求出二者之和,小数加法器13和小数乘法器16的输出端连接到小数加法器14，由小数加法器14求出二者之和，小数加法器14的输出即是y(n),接着对y(n)取反，输入到小数加法器20的输入端，小数加法器20的另一个输入来自信号转换电路输出的输入信号s1(n)，小数加法器20的输出即为：e(n)＝s1(n)-y(n)，其中y(n)为：
W0(n)r1(n)+W1(n)r1(n-1)+W2(n)r1(n-2)+W3(n)r1(n-3)+W4(n)r1(n-4)。
图5中虚线部分是实现滤波器加权系数WL(n)＝WL(n-1)+2μ2r1(n-L-1)e(n-1)计算电路。每当在时钟信号的上升沿到来时,寄存器19、寄存器20、寄存器21、寄存器22和寄存器23分别输出n-1时刻的第0、1、2、3、4个的滤波器加权系数W0(n-1)、W1(n-1)、W2(n-1)、W3(n-1)、W4(n-1)。μ2值和e(n-1)输入到整数乘法器2中实现μ2e(n-1)，μ2为常数LMS滤波器的步长因子。整数乘法器2的输出端分别输入到小数乘法器17、小数乘法器18、小数乘法器19、小数乘法器20和小数乘法器21的输入端中,实现μ2r1(n-1)e(n-1)、μ2r1(n-2)e(n-1)、μ2r1(n-3)e(n-1)、μ2r1(n-4)e(n-1)、μ2r1(n-5)e(n-1)，接着小数乘法器17、小数乘法器18、小数乘法器19、小数乘法器20和小数乘法器21的输出端分别连接到小数加法器15、小数加法器16、小数加法器17、小数加法器18和小数加法器19中,分别计算出在n时刻的滤波器加权系数W0(n)、W1(n)、W2(n)、W3(n)、W4(n)。因此e(n)信号的计算为：
e(n)＝s1(n)-y(n)
＝s1(n)-[W0(n)r1(n)+W1(n)r1(n-1)+W2(n)r1(n-2)
+W3(n)r1(n-3)+W4(n)r1(n-4)]
图5中所示的LMS滤波器也可以看作是由两部分组成的，一部分是由实现计算y(n)电路的FIR滤波器(有限脉冲响应滤波器)，另一部分是将输入信号s1(n)与y(n)信号相减的运算电路。在这里使用了最小均方算法(LMS)，使得均方误差输出在性能表面上下降。在滤波器收敛稳定后，其输出的y(n)与噪声差别达到最小，通过最后的减法计算输出达到均方误差的最小值。
如图6所示，输出调整电路由整数乘法器3和移位寄存器4构成，整数乘法器3一个输入端与LMS滤波器的输出信号y(n)相连接，整数乘法器3另一个输入端为信号转换电路输出的调整信号m，整数乘法器3输出的输入信号y1(n)及信号调整电路输出的调整信号n输入到移位寄存器4，移位寄存器4的输出端为最终去除噪声的信号Y(n)。
需要强调的是，本发明所述的实施例是说明性的，而不是限定性的，因此本发明并不限于具体实施方式中所述的实施例，凡是由本领域技术人员根据本发明的技术方案得出的其他实施方式，同样属于本发明保护的范围。

Claims (7)

1.一种基于FPGA设计的径向基函数神经网络自适应增强器模块，其特征在于：由信号转换电路、径向基函数电路、信号调整电路、LMS滤波器电路及输出调整电路连接构成，所述信号转换电路的输入端与原始信号s(n)相连接，该信号转换电路的输出信号s0(n)与信号调整电路的一个输入端及径向基函数电路的输入端相连接，该径向基函数电路的输出信号r0(n)与信号调整电路另一个输入端相连接，经信号调整电路缩小后的信号s1(n)和r1(n)分别连接到LMS滤波器电路的输入信号端和参考信号端，该LMS滤波器电路的输出信号y(n)连接到输出调整电路的一个输入端，该输出调整电路另外两个输入端与信号转换电路输出的调整信号m及信号调整电路输出的调整信号n相连接，该输出调整电路的输出端输出去除噪声的信号Y(n)。
2.根据权利要求1所述的基于FPGA设计的径向基函数神经网络自适应增强器模块，其特征在于：所述信号转换电路由第一比较器、第一缓存器、第一寄存器、第一除法器、第一移位寄存器、第二寄存器和第一整数乘法器构成，原始信号s(n)分别连接到第一比较器的一个输入端和第一缓存器的一个输入端，第一除法器的除数端和第一寄存器的输出端相连，第一除法器的被除数端和第一缓存器的输出端相连，第一寄存器的输出端还与第一比较器的另一个输入端相连接，第一除法器的输出端与第一移位寄存器相连,第二寄存器的输入端与第一移位寄存器的一个输出端相连接并输出转换后的输出信号s0(n)，第一整数乘法器的两个输入端分别与第一寄存器的输出端及第一移位寄存器的输出端相连接,第一整数乘法器输出调整信号m。
3.根据权利要求1所述的基于FPGA设计的径向基函数神经网络自适应增强器模块，其特征在于：所述径向基函数电路由存储器、寄存器、小数乘法器、小数加法器及反相器连接构成并实现径向基函数的输出信号r0(n)的计算功能，该输出信号r0(n)的计算公式如下：
r0(n)＝s0(n)-[C1(n)H1(n)+C2(n)H2(n)+C3(n)H3(n)
+C4(n)H4(n)+C5(n)H5(n)]
式中，s0(n)为信号转换电路的输出信号，H1(n)、H2(n)、H3(n)、H4(n)、H5(n)分别代表n时刻五个存储器的输出信号，C1(n)、C2(n)、C3(n)、C4(n)、C5(n)分别代表n时刻的径向基函数电路中滤波器加权系数，径向基函数电路中滤波器加权系数计算公式如下：
CL(n)＝CL(n-1)+2μ1HL(n-1)r0(n-1)
上式中，CL(n)和CL(n-1)分别代表n和n-1时刻的第L个滤波器加权系数，HL(n-1)代表n-1时刻第L个储存器的输出信号，r0(n-1)代表n-1时刻径向基函数电路的输出，常数μ1为径向基函数网络的步长因子。
4.根据权利要求1所述的基于FPGA设计的径向基函数神经网络自适应增强器模块，其特征在于：所述的信号调整电路由第二移位寄存器和第三移位寄存器构成，转换电路的输出信号s0(n)与径向基函数的输出r0(n)信号分别经第二移位寄存器和第三移位寄存器移位缩小后得到输入信号s1(n)和参考信号r1(n)。
5.根据权利要求1所述的基于FPGA设计的径向基函数神经网络自适应增强器模块，其特征在于：所述LMS滤波器电路由寄存器、小数乘法器、小数加法器、反相器及整数乘法器连接构成并实现LMS滤波器的输出信号y(n)的计算功能，该输出信号y(n)的计算公式如下：
y(n)＝W0(n)r1(n)+W1(n)r1(n-1)+W2(n)r1(n-2)
+W3(n)r1(n-3)+W4(n)r1(n-4)
上式中，r1(n)、r1(n-1)、r1(n-2)、r1(n-3)、r1(n-4)分别代表n、n-1、n-2、n-3、n-4时刻输入到LMS滤波器的参考信号，W0(n)、W1(n)、W2(n)、W3(n)、W4(n)分别代表n时刻的滤波器加权系数，其计算公式如下：
WL(n)＝WL(n-1)+2μ2r1(n-L-1)e(n-1)
e(n-1)＝s1(n-1)-y(n-1)
上式中，WL(n)和WL(n-1)分别代表n和n-1时刻LMS滤波器的第L个滤波器加权系数，r1(n-L-1)代表n-L-1时刻LMS滤波器输入的参考信号，s1(n-1)为n-1时刻输入到LMS滤波器的输入信号，y(n-1)代表n-1时刻LMS滤波器的输出；常数μ2为LMS滤波器的步长因子。
6.根据权利要求1所述的基于FPGA设计的径向基函数神经网络自适应增强器模块，其特征在于：所述输出调整电路由第三整数乘法器和第四移位寄存器构成，第三整数乘法器一个输入端与LMS滤波器的输出信号y(n)相连接，第三整数乘法器另一个输入端为信号转换电路输出的调整信号m，第三整数乘法器输出的输入信号y1(n)及信号调整电路输出的调整信号n输入到第四移位寄存器，第四移位寄存器的输出端为最终去除噪声的信号Y(n)。
7.根据权利要求1至6任一项所述的基于FPGA设计的快速自适应消噪模块，其特征在于：所述FPGA为Spartan XC3S400芯片；所述寄存器、小数乘法器、小数加法器、除法器、反相器及整数乘法器为Spartan XC3S400芯片设计的IP核。
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