CN107623035A - 一种半导体器件及制备方法、电子装置 - Google Patents

Abstract

本发明涉及一种半导体器件及制备方法、电子装置。提供半导体衬底，在所述半导体衬底上形成有牺牲层和掩膜层；图案化所述掩膜层和所述牺牲层，以在所述掩膜层和所述牺牲层中形成相互间隔的第一凹槽和第二凹槽，其中，所述第一凹槽的横向尺寸小于所述第二凹槽的横向尺寸；在所述第一凹槽中外延生长半导体材料层，以形成第一鳍片，同时在所述第二凹槽中外延生长所述半导体材料层，以形成第二鳍片，其中，所述第二鳍片的高度小于所述第一鳍片的高度；去除所述掩膜层和所述牺牲材料层，以露出所述第一鳍片和所述第二鳍片；修剪所述第二鳍片，以使所述第二鳍片的横向尺寸等于所述第一鳍片的横向尺寸。通过所述方法可以更好的控制所述鳍片的高度。

Description

一种半导体器件及制备方法、电子装置

技术领域

本发明涉及半导体技术领域，具体而言涉及一种半导体器件及制备方法、电子装置。

背景技术

随着半导体技术的不断发展，集成电路性能的提高主要是通过不断缩小集成电路器件的尺寸以提高它的速度来实现的。目前，由于高器件密度、高性能和低成本的需求，半导体工业已经进步到纳米技术工艺节点，半导体器件的制备受到各种物理极限的限制。

随着CMOS器件尺寸的不断缩小，来自制造和设计方面的挑战促使了三维设计如鳍片场效应晶体管(FinFET)的发展。相对于现有的平面晶体管，FinFET是用于20nm及以下工艺节点的先进半导体器件，其可以有效控制器件按比例缩小所导致的难以克服的短沟道效应，还可以有效提高在衬底上形成的晶体管阵列的密度，同时，FinFET中的栅极环绕鳍片(鳍形沟道)设置，因此能从三个面来控制静电，在静电控制方面的性能也更突出。

在所述FinFET器件中，NMOS FinFET器件和PMOS FinFET器件中需要制备不同高度的鳍片，以匹配NMOS FinFET器件和PMOS FinFET器件，但是目前制备不同高度的鳍片的所述方法不仅繁琐而且不容易控制鳍片的高度。

此外，扇贝形FinFET(Sccllop-Shaped FinFET，S-FinFET)的关态电流(I_off)绝对值方面被证明具有更好的性能，因此如何更加有效的制备所述S-FinFET器件成为目前解决的问题。

发明内容

在发明内容部分中引入了一系列简化形式的概念，这将在具体实施方式部分中进一步详细说明。本发明的发明内容部分并不意味着要试图限定出所要求保护的技术方案的关键特征和必要技术特征，更不意味着试图确定所要求保护的技术方案的保护范围。

为了克服目前存在的问题，本发明提供了一种半导体器件的制备方法，所述方法包括：

提供半导体衬底，在所述半导体衬底上形成有牺牲层和掩膜层；

图案化所述掩膜层和所述牺牲层，以在所述掩膜层和所述牺牲层中形成相互间隔的第一凹槽和第二凹槽，其中，所述第一凹槽的横向尺寸小于所述第二凹槽的横向尺寸；

在所述第一凹槽中外延生长半导体材料层，以形成第一鳍片，同时在所述第二凹槽中外延生长所述半导体材料层，以形成第二鳍片，其中，所述第二鳍片的高度小于所述第一鳍片的高度；

去除所述掩膜层和所述牺牲材料层，以露出所述第一鳍片和所述第二鳍片；

修剪所述第二鳍片，以使所述第二鳍片的横向尺寸等于所述第一鳍片的横向尺寸。

可选地，其中，所述第一凹槽由上往下包括交替设置的第一子凹槽和第二子凹槽，所述第二子凹槽的横向开口尺寸大于所述第一子凹槽的横向开口尺寸；

所述第二凹槽由上往下包括交替设置的第三子凹槽和第四子凹槽，所述第四子凹槽的横向开口尺寸大于所述第三子凹槽的横向开口尺寸；

并且所述第三子凹槽的横向开口尺寸大于所述第一子凹槽的横向开口尺寸，所述第四子凹槽的横向开口尺寸大于所述第二子凹槽的横向开口尺寸。

可选地，外延生长所述半导体材料层，以在所述第一子凹槽中形成第一子鳍片，在所述第二子凹槽中形成第二子鳍片，以形成所述第一鳍片；同时在所述第三子凹槽中形成第三子鳍片，在所述第四子凹槽中形成第四子鳍片，以形成所述第二鳍片；

修剪所述第二鳍片，以使所述第三子鳍片的横向尺寸等于所述第一子鳍片的横向尺寸，使所述第四子鳍片的横向尺寸等于所述第二子鳍片的横向尺寸。

可选地，在沿垂直于所述半导体衬底表面方向上的所述第一凹槽和所述第二凹槽的剖视图中，所述第一子凹槽呈方形，所述第三子凹槽呈方形，所述第二子凹槽呈椭圆形或扇形，所述第四子凹槽呈椭圆形或扇形。

可选地，形成所述第一凹槽和所述第二凹槽的步骤包括：

各向异性蚀刻所述掩膜层和所述牺牲层，以在所述掩膜层中和所述牺牲层的顶部形成所述第一子凹槽、所述第二子凹槽，同时形成所述第三子凹槽和所述第四子凹槽，继续执行所述各向异性蚀刻，以形成交替设置的所述第一子凹槽和所述第二子凹槽，以及形成交替设置的所述第三子凹槽和所述第四子凹槽；

其中，所述第一凹槽最低端为第一子凹槽，所述第二凹槽的最低端为第三子凹槽。

可选地，选用混合脉冲蚀刻工艺蚀刻所述第一凹槽和所述第二凹槽。

可选地，所述半导体材料层的外延速率随凹槽开口的增大而减小。

可选地，在外延生长所述半导体材料层之前还包括钝化所述第一凹槽和所述第二凹槽的侧壁的步骤，以在所述第一凹槽和所述第二凹槽的侧壁上形成钝化层。

可选地，所述半导体衬底包括NMOS区域和PMOS区域，在所述PMOS区域中形成所述第一鳍片，在所述NMOS区域中形成所述第二鳍片。

可选地，在修剪所述第二鳍片时，在所述第一鳍片上形成保护层，以覆盖所述第一鳍片，并在所述修剪之后去除所述保护层。

可选地，所述方法还进一步包括回蚀刻所述第一鳍片和所述第二鳍片至目标尺寸的步骤。

本发明公开了一种半导体器件，所述半导体器件包括：

半导体衬底；

第一鳍片，位于所述半导体衬底上；

第二鳍片，位于所述半导体衬底上，所述第二鳍片的高度小于所述第一鳍片的高度；

其中，所述第一鳍片包括由上向下交替设置的第一子鳍片和第二子鳍片；所述第二鳍片包括由上向下交替设置的第一子鳍片和第二子鳍片，其中，所述第二子鳍片的横向尺寸大于所述第一子鳍片的横向尺寸。

可选地，在沿垂直于所述半导体衬底表面方向上的所述第一鳍片和所述第二鳍片的剖视图中，所述第一子鳍片呈方形，所述第二子鳍片呈椭圆形或扇形。

本发明公开了一种电子装置，所述电子装置包括上述的半导体器件。

为了解决目前工艺中存在的上述问题，本发明提供了一种半导体器件的制备方法，所述方法中为了匹配器件的性能，形成高度不同的鳍片，在所述鳍片形成过程中在所述牺牲层中形成开口尺寸不同的凹槽，然后在所述凹槽中外延生长所述半导体材料层，由于所述开口的尺寸不同，所述半导体材料层的外延速度不同，因此在所述不同开口尺寸的凹槽中形成高度不同的鳍片，通过所述方法可以更好的控制所述鳍片的高度，同时通过所述方法可以更好地控制所述第一凹槽和所述第二凹槽中的轮廓。

本发明的半导体器件，由于采用了上述制造方法，因而同样具有上述优点。本发明的电子装置，由于采用了上述半导体器件，因而同样具有上述优点。

附图说明

本发明的下列附图在此作为本发明的一部分用于理解本发明。附图中示出了本发明的实施例及其描述，用来解释本发明的原理。

附图中：

图1示出了本发明所述半导体器件的制备工艺流程图；

图2示出了本发明所述半导体器件的制备方法实施所获得结构的剖面示意图；

图3示出了本发明所述半导体器件的制备方法实施所获得结构的剖面示意图；

图4示出了本发明所述半导体器件的制备方法实施所获得结构的剖面示意图；

图5示出了本发明所述半导体器件的制备方法实施所获得结构的剖面示意图；

图6示出了本发明所述半导体器件的制备方法实施所获得结构的剖面示意图；

图7示出了本发明所述半导体器件的制备方法实施所获得结构的剖面示意图；

图8示出了本发明所述半导体器件的制备方法实施所获得结构的剖面示意图；

图9示出了本发明所述半导体器件的制备方法实施所获得结构的剖面示意图；

图10示出了本发明所述半导体器件的制备方法实施所获得结构的剖面示意图；

图11示出了根据本发明一实施方式的电子装置的示意图。

具体实施方式

在下文的描述中，给出了大量具体的细节以便提供对本发明更为彻底的理解。然而，对于本领域技术人员而言显而易见的是，本发明可以无需一个或多个这些细节而得以实施。在其他的例子中，为了避免与本发明发生混淆，对于本领域公知的一些技术特征未进行描述。

应当理解的是，本发明能够以不同形式实施，而不应当解释为局限于这里提出的实施例。相反地，提供这些实施例将使公开彻底和完全，并且将本发明的范围完全地传递给本领域技术人员。在附图中，为了清楚，层和区的尺寸以及相对尺寸可能被夸大。自始至终相同附图标记表示相同的元件。

应当明白，当元件或层被称为“在…上”、“与…相邻”、“连接到”或“耦合到”其它元件或层时，其可以直接地在其它元件或层上、与之相邻、连接或耦合到其它元件或层，或者可以存在居间的元件或层。相反，当元件被称为“直接在…上”、“与…直接相邻”、“直接连接到”或“直接耦合到”其它元件或层时，则不存在居间的元件或层。应当明白，尽管可使用术语第一、第二、第三等描述各种元件、部件、区、层和/或部分，这些元件、部件、区、层和/或部分不应当被这些术语限制。这些术语仅仅用来区分一个元件、部件、区、层或部分与另一个元件、部件、区、层或部分。因此，在不脱离本发明教导之下，下面讨论的第一元件、部件、区、层或部分可表示为第二元件、部件、区、层或部分。

空间关系术语例如“在…下”、“在…下面”、“下面的”、“在…之下”、“在…之上”、“上面的”等，在这里可为了方便描述而被使用从而描述图中所示的一个元件或特征与其它元件或特征的关系。应当明白，除了图中所示的取向以外，空间关系术语意图还包括使用和操作中的器件的不同取向。例如，如果附图中的器件翻转，然后，描述为“在其它元件下面”或“在其之下”或“在其下”元件或特征将取向为在其它元件或特征“上”。因此，示例性术语“在…下面”和“在…下”可包括上和下两个取向。器件可以另外地取向(旋转90度或其它取向)并且在此使用的空间描述语相应地被解释。

在此使用的术语的目的仅在于描述具体实施例并且不作为本发明的限制。在此使用时，单数形式的“一”、“一个”和“所述/该”也意图包括复数形式，除非上下文清楚指出另外的方式。还应明白术语“组成”和/或“包括”，当在该说明书中使用时，确定所述特征、整数、步骤、操作、元件和/或部件的存在，但不排除一个或更多其它的特征、整数、步骤、操作、元件、部件和/或组的存在或添加。在此使用时，术语“和/或”包括相关所列项目的任何及所有组合。

为了彻底理解本发明，将在下列的描述中提出详细的结构以及步骤，以便阐释本发明提出的技术方案。本发明的较佳实施例详细描述如下，然而除了这些详细描述外，本发明还可以具有其他实施方式。

为了解决目前工艺中存在的上述问题，本发明提供了一种半导体器件的制备方法，所述方法包括：

提供半导体衬底，在所述半导体衬底上形成有牺牲层和掩膜层；

图案化所述掩膜层和所述牺牲层，以在所述掩膜层和所述牺牲层中形成相互间隔的第一凹槽和第二凹槽，其中，所述第一凹槽的横向尺寸小于所述第二凹槽的横向尺寸；

在所述第一凹槽中外延生长半导体材料层，以形成第一鳍片，同时在所述第二凹槽中外延生长所述半导体材料层，以形成第二鳍片，其中，所述第二鳍片的高度小于所述第一鳍片的高度；

去除所述掩膜层和所述牺牲材料层，以露出所述第一鳍片和所述第二鳍片；

修剪所述第二鳍片，以使所述第二鳍片的横向尺寸等于所述第一鳍片的横向尺寸。

其中，所述第一凹槽由上往下包括交替设置的第一子凹槽和第二子凹槽，所述第二子凹槽的开口尺寸大于所述第一子凹槽的开口尺寸；所述第二凹槽由上往下包括交替设置的第三子凹槽和第四子凹槽，所述第三子凹槽的开口尺寸大于所述第四子凹槽的开口尺寸；并且所述第一子凹槽的开口尺寸小于所述第三子凹槽的开口尺寸，所述第二子凹槽的开口尺寸小于所述第四子凹槽的开口尺寸；

在所述第一凹槽中外延生长半导体材料层，在所述第一子凹槽中形成第一子鳍片，在所述第二子凹槽中形成第二子鳍片，以形成所述第一鳍片；

同时在所述第二凹槽中外延生长所述半导体材料层，在所述第三子凹槽中形成第三子鳍片，在所述第四子凹槽中形成第四子鳍片，以形成所述第二鳍片；

修剪所述第二鳍片，以使所述第三子鳍片的横向尺寸等于所述第一子鳍片的横向尺寸，使所述第四子鳍片的横向尺寸等于所述第二子鳍片的横向尺寸。

其中，在本发明中选用混合脉冲蚀刻工艺蚀刻所述第一凹槽和所述第二凹槽。

其中，所述混合脉冲蚀刻工艺为等离子体处理系统中一种蚀刻模式，具体地蚀刻参数可以根据实际需要进行选择，并不局限于某一数值范围。

进一步，所述半导体衬底包括NMOS区域和PMOS区域，为了匹配器件的性能，所述NMOS器件中的鳍片的高度和所述PMOS器件中的鳍片的高度并不相同，例如所述NMOS器件中的鳍片的高度小于所述PMOS器件中的鳍片的高度。

在所述PMOS区域中形成所述第一鳍片，在所述NMOS区域中形成所述第二鳍片。

其中，在沿垂直于所述半导体衬底表面方向上的所述第一凹槽和所述第二凹槽的剖视图中，所述第一子凹槽和所述第三子凹槽呈方形，所述第二子凹槽和所述第四子凹槽呈椭圆形或扇形。

具体地，其中所述第一子凹槽和所述第三子凹槽可以呈方形、圆柱形结构，即其由上之下的尺寸保持一致，并且所述述第一子凹槽的开口尺寸小于所述第三子凹槽的开口尺寸，所述第二子凹槽的开口尺寸小于所述第四子凹槽的开口尺寸。

所述第二子凹槽和所述第四子凹槽可以椭圆形立方体结构或者扇形(Scallop-Shaped)立方体结构。

可选地，所述第二子凹槽和所述第四子凹槽为椭圆形锥体结构或者扇形(Scallop-Shaped)锥体结构，但是所述示例仅仅为示例形的，只要所述第一凹槽和所述第二凹槽中的基本重复单元大体呈化学容器中的容量瓶的形状结构或类似的形状结构即可。

其中，所述扇形鳍片(Scallop-Shaped Fin)和扇形FinFET(Scallop-ShapedFinFET，S-FinFET)器件中关态电流(I_off)绝对值得到极大的提高，从而提高了所述半导体器件的性能和良率。

为了形成高度不同的所述鳍片并且更加容易控制所述高度，在所述牺牲层中形成开口尺寸不同的凹槽，并在所述凹槽中外延生长半导体材料层，所述半导体材料层包括SiGe层，所述SiGe层的外延速率随凹槽开口的变大而减小，由于所述开口的不同，即可得到不同高度的鳍片，所述方法更加简单，更加容易控制，而且并不会增加工艺成本。

其中，形成所述第一凹槽和所述第二凹槽的步骤包括：

各向异性蚀刻所述掩膜层和所述牺牲层，以在所述掩膜层中和所述牺牲层的顶部形成所述第一子凹槽、所述第二子凹槽、所述第三子凹槽和所述第四子凹槽，循环执行所述各向异性蚀刻，以形成交替设置的所述第一子凹槽和所述第二子凹槽，以及形成交替设置的所述第三子凹槽和所述第四子凹槽，形成所述第一凹槽和所述第二凹槽。

其中，所述第一凹槽最低端为第一子凹槽，所述第二凹槽的最低端为第三子凹槽。

在修剪所述第二鳍片时，在所述第一鳍片上形成保护层，以覆盖所述第一鳍片，并在修剪之后去除所述保护层。

所述方法还进一步包括回蚀刻所述第一鳍片和所述第二鳍片至目标尺寸的步骤。

为了解决目前工艺中存在的上述问题，本发明提供了一种半导体器件的制备方法，所述方法中为了匹配器件的性能，形成高度不同的鳍片，在所述鳍片形成过程中在所述牺牲层中形成开口尺寸不同的凹槽，然后在所述凹槽中外延生长所述半导体材料层，由于所述开口的尺寸不同，所述半导体材料层的外延速度不同，因此在所述不同开口尺寸的凹槽中形成高度不同的鳍片，通过所述方法可以更好的控制所述鳍片的高度，同时通过所述方法可以更好地控制所述第一凹槽和所述第二凹槽中的轮廓，以形成所述扇形鳍片(Scallop-Shaped Fin)和扇形FinFET(Scallop-Shaped FinFET，S-FinFET)器件，使所述S-FinFET器件的关态电流(I_off)绝对值得到极大的提高，从而提高了所述半导体器件的性能和良率。

本发明的半导体器件，由于采用了上述制造方法，因而同样具有上述优点。本发明的电子装置，由于采用了上述半导体器件，因而同样具有上述优点。

实施例一

下面参考附图对本发明的半导体器件的制备方法做详细描述，图1示出了本发明所述半导体器件的制备工艺流程图；图2示出了本发明所述半导体器件的制备方法实施所获得结构的剖面示意图；图3示出了本发明所述半导体器件的制备方法实施所获得结构的剖面示意图；图4示出了本发明所述半导体器件的制备方法实施所获得结构的剖面示意图；图5示出了本发明所述半导体器件的制备方法实施所获得结构的剖面示意图；图6示出了本发明所述半导体器件的制备方法实施所获得结构的剖面示意图；图7示出了本发明所述半导体器件的制备方法实施所获得结构的剖面示意图；图8示出了本发明所述半导体器件的制备方法实施所获得结构的剖面示意图；图9示出了本发明所述半导体器件的制备方法实施所获得结构的剖面示意图；图10示出了本发明所述半导体器件的制备方法实施所获得结构的剖面示意图；图11示出了本发明所述半导体器件的制备方法实施所获得结构的剖面示意图。

本发明提供一种半导体器件的制备方法，如图1所示，该制备方法的主要步骤包括：

步骤S1：提供半导体衬底，在所述半导体衬底上形成有牺牲层和掩膜层；

步骤S2：图案化所述掩膜层和所述牺牲层，以在所述掩膜层和所述牺牲层中形成相互间隔的第一凹槽和第二凹槽，其中，所述第一凹槽的横向尺寸小于所述第二凹槽的横向尺寸；

步骤S3：在所述第一凹槽中外延生长半导体材料层，以形成第一鳍片，同时在所述第二凹槽中外延生长所述半导体材料层，以形成第二鳍片，其中，所述第二鳍片的高度小于所述第一鳍片的高度；

步骤S4：去除所述掩膜层和所述牺牲材料层，以露出所述第一鳍片和所述第二鳍片；

步骤S5：修剪所述第二鳍片，以使所述第二鳍片的横向尺寸等于所述第一鳍片的横向尺寸。

下面，对本发明的半导体器件的制备方法的具体实施方式做详细的说明。

首先，执行步骤一，提供半导体衬底201，在所述半导体衬底上形成有牺牲层203和掩膜层204。

具体地，如图2所示，在该步骤中所述半导体衬底可以是以下所提到的材料中的至少一种：硅、绝缘体上硅(SOI)、绝缘体上层叠硅(SSOI)、绝缘体上层叠锗化硅(S-SiGeOI)、绝缘体上锗化硅(SiGeOI)以及绝缘体上锗(GeOI)等。

在该实施例中半导体衬底201选用硅。

其中所述半导体衬底包括NMOS区域和PMOS区域，以在后续的步骤中形成不同的器件。

接着在所述半导体衬底上形成蚀刻停止层202，以在后续的步骤中作为蚀刻所述掩膜层和所述牺牲层的停止层。

其中，所述蚀刻停止层202可以选用氧化物层，例如所述蚀刻停止层202可以通过沉积的方法形成，例如化学气相沉积、原子层沉积等方法，还可以通过热氧化所述半导体衬底的表面形成，在此不再赘述。

进一步，在该步骤中还可以进一步包含执行离子注入的步骤，以在所述半导体衬底中形成阱，其中注入的离子种类以及注入方法可以为本领域中常用的方法，在此不一一赘述。

其中，所述牺牲层选用与外延生长的半导体材料层具有较大的蚀刻选择比，同时与所述蚀刻停止层202具有较大的蚀刻选择比，以避免对所述蚀刻停止层202和所述半导体材料层造成损坏。

在该实施例中所述牺牲层选用Si，但并不局限于该示例。

其中，所述掩膜层204选用硬掩膜层，例如氧化物或者氮化物等，但并不局限于某一种。

执行步骤二，蚀刻所述掩膜层和所述牺牲层，以在所述掩膜层和所述牺牲层中形成若干相互间隔的若干第一凹槽和若干第二凹槽，其中，所述第一凹槽由上往下包括交替设置的第一子凹槽和第二子凹槽，所述第二子凹槽的开口尺寸大于所述第一子凹槽的开口尺寸；所述第二凹槽由上往下包括交替设置的第三子凹槽和第四子凹槽，所述第四子凹槽的开口尺寸大于所述第三子凹槽的开口尺寸；并且所述第三子凹槽的开口尺寸大于所述第一子凹槽的开口尺寸，所述第四子凹槽的开口尺寸大于所述第二子凹槽的开口尺寸。

具体地，所述蚀刻方法包括以下步骤：

步骤1：各向异性蚀刻所述掩膜层和所述牺牲层，以在所述掩膜层中和所述牺牲层的顶部形成所述第一子凹槽、所述第二子凹槽、所述第三子凹槽和所述第四子凹槽，如图3所示；

步骤2：循环执行所述各向异性蚀刻，以形成交替设置的所述第一子凹槽和所述第二子凹槽，以及形成交替设置的所述第三子凹槽和所述第四子凹槽，形成所述第一凹槽和所述第二凹槽，如图4所示，其中，所述第一凹槽最低端为第一子凹槽，所述第二凹槽的最低端为第三子凹槽。

具体地，在本发明中选用混合脉冲蚀刻工艺蚀刻所述第一凹槽和所述第二凹槽。

其中，所述混合脉冲蚀刻工艺为等离子体处理系统中一种蚀刻模式，具体地蚀刻参数可以根据实际需要进行选择，并不局限于某一数值范围。

具体地，在该步骤中选用基于Cl₂的蚀刻气氛蚀刻形成所述第一凹槽和所述第二凹槽。进一步，所述半导体衬底包括NMOS区域和PMOS区域，为了匹配器件的性能，所述NMOS器件中的鳍片的高度和所述PMOS器件中的鳍片的高度并不相同，例如所述NMOS器件中的鳍片的高度小于所述PMOS器件中的鳍片的高度。

在所述PMOS区域中形成所述第一鳍片，在所述NMOS区域中形成所述第二鳍片。

其中，在沿垂直于所述半导体衬底表面方向上的所述第一凹槽和所述第二凹槽的剖视图中，所述第一子凹槽和所述第三子凹槽呈方形，所述第二子凹槽和所述第四子凹槽呈椭圆形或扇形。

具体地，其中所述第一子凹槽和所述第三子凹槽可以呈方形、圆柱形结构，即其由上之下的尺寸保持一致，并且所述述第一子凹槽的横向开口尺寸小于所述第三子凹槽的横向开口尺寸，所述第二子凹槽的横向开口尺寸小于所述第四子凹槽的横向开口尺寸。

所述第二子凹槽和所述第四子凹槽可以椭圆形立方体结构或者扇形(Scallop-Shaped)立方体结构，但是所述示例仅仅为示例形的，只要所述第一凹槽和所述第二凹槽中的基本重复单元大体呈化学容器中的容量瓶的形状结构或类似的形状结构即可。

其中，所述扇形鳍片(Scallop-Shaped Fin)和扇形FinFET(Scallop-ShapedFinFET，S-FinFET)器件的关态电流(I_off)绝对值得到极大的提高，从而提高了所述半导体器件的性能和良率。

执行步骤三，钝化所述第一凹槽和所述第二凹槽的侧壁，以在所述第一凹槽和所述第二凹槽的侧壁上形成钝化层。

具体地，通过氧化或者类似的工艺在所述第一凹槽和所述第二凹槽的内侧壁上形成钝化层，以保护所述第一凹槽和所述第二凹槽的轮廓。

其中，所述氧化方法可以选用本领域中的常用方法，并不局限于某一种。

执行步骤四，在所述第一凹槽中外延生长半导体材料层，以形成第一鳍片205，同时在所述第二凹槽中外延生长所述半导体材料层，以形成第二鳍片206，其中，所述第二鳍片的高度小于所述第一鳍片的高度。

具体地，如图5所示，在该步骤中所述半导体材料层包括SiGe层，所述半导体材料层的外延速率随凹槽开口的增大而减小，例如所述SiGe层的外延速率与凹槽开口大小呈反比，所述凹槽开口越大，外延生长速率越小，形成的高度越小。

在所述第一凹槽中外延生长半导体材料层，在所述第一子凹槽中形成第一子鳍片，在所述第二子凹槽中形成第二子鳍片，以形成所述第一鳍片；

同时在所述第二凹槽中外延生长所述半导体材料层，在所述第三子凹槽中形成第三子鳍片，在所述第四子凹槽中形成第四子鳍片，以形成所述第二鳍片。

为了形成高度不同的所述鳍片并且更加容易控制所述高度，在所述牺牲层中形成开口尺寸不同的凹槽，并在所述凹槽中外延生长半导体材料层，所述半导体材料层包括SiGe层，所述SiGe层的外延速率随凹槽开口的增大而减小，即可得到不同高度的鳍片，所述方法更加简单，更加容易控制，而且并不会增加工艺成本。

执行步骤五，去除所述掩膜层和所述牺牲材料层，以露出所述第一鳍片和所述第二鳍片。

具体地，如图6所示，在该步骤选用蚀刻选择比较大的方法进行蚀刻，在本发明具体实施例中可以选用干法蚀刻，反应离子蚀刻(RIE)、离子束蚀刻、等离子体蚀刻。

在该步骤中选用O基蚀刻剂蚀刻所述牺牲层，在本发明的一实施例中选用O₂的气氛，还可以同时加入其它少量气体例如CF₄、CO₂、N₂，所述蚀刻压力可以为50-200mTorr，优选为100-150mTorr，功率为200-600W，在本发明中所述蚀刻时间为5-80s，更优选10-60s，同时在本发明中选用较大的气体流量，作为优选，在本发明所述O₂的流量为30-300sccm，更优选为50-100sccm。

或者在该步骤中选用湿法蚀刻去除所述牺牲层，选用氢氟酸(HF)或稀释的氢氟酸(DHF)进行蚀刻，其中组成为HF:H2O＝1:2-1:10，以去除牺牲层，所述蚀刻温度为20-25℃。

执行步骤六，修剪所述第二鳍片，以使所述第三子鳍片的横向尺寸等于所述第一子鳍片的横向尺寸，使所述第四子鳍片的横向尺寸等于所述第二子鳍片的横向尺寸。

具体地，如图7所示，在该步骤中，在修剪所述第二鳍片时，在所述第一鳍片上形成保护层，以覆盖所述第一鳍片，如图8所示，并在修剪之后去除所述保护层，如图9所示。

其中，所述保护层可以选用有机分布层(Organic distribution layer,ODL)，含硅的底部抗反射涂层(Si-BARC)和光刻胶层中的一种或者多种。

执行步骤七，回蚀刻所述第一鳍片和所述第二鳍片至目标尺寸。

具体地，如图10所示，回蚀刻所述第一鳍片和所述第二鳍片，以进一步减小所述第一鳍片和所述第二鳍片的尺寸，从而使第一鳍片和所述第二鳍片的尺寸达到目标尺寸。

至此，完成了本发明实施例的半导体器件制备的相关步骤的介绍。在上述步骤之后，还可以包括其他相关步骤，此处不再赘述。并且，除了上述步骤之外，本实施例的制备方法还可以在上述各个步骤之中或不同的步骤之间包括其他步骤，这些步骤均可以通过现有技术中的各种工艺来实现，此处不再赘述。

为了解决目前工艺中存在的上述问题，本发明提供了一种半导体器件的制备方法，所述方法中为了匹配器件的性能，形成高度不同的鳍片，在所述鳍片形成过程中在所述牺牲层中形成开口尺寸不同的凹槽，然后在所述凹槽中外延生长所述半导体材料层，由于所述开口的尺寸不同，所述半导体材料层的外延速度不同，因此在所述不同开口尺寸的凹槽中形成高度不同的鳍片，通过所述方法可以更好的控制所述鳍片的高度，同时通过所述方法可以更好地控制所述第一凹槽和所述第二凹槽中的轮廓，以形成所述扇形鳍片(Scallop-Shaped Fin)和扇形FinFET(Scallop-Shaped FinFET，S-FinFET)器件，使所述S-FinFET器件的关态电流(I_off)绝对值得到极大的提高，从而提高了所述半导体器件的性能和良率。

本发明的半导体器件，由于采用了上述制造方法，因而同样具有上述优点。本发明的电子装置，由于采用了上述半导体器件，因而同样具有上述优点。

实施例二

本发明还提供了一种半导体器件，所述半导体器件包括：

半导体衬底；

第一鳍片，位于所述半导体衬底上；

第二鳍片位于所述半导体衬底上；

其中，所述第一鳍片的高度大于所述第二鳍片的高度。

其中，所述第一鳍片和所述第二鳍片均包括由上向下交替设置的第一子鳍片和第二子鳍片，其中，所述第二子鳍片的横向尺寸大于所述第一子鳍片的横向尺寸。

在沿垂直于所述半导体衬底表面的所述第一鳍片和所述第二鳍片的剖视图中，所述第一子鳍片呈方形，所述第二子鳍片呈椭圆形或扇形。

其中所述半导体衬底包括NMOS区域和PMOS区域，以在后续的步骤中形成不同的器件。

在所述PMOS区域中形成所述第一鳍片，在所述NMOS区域中形成所述第二鳍片。

其中，在所述第一鳍片和所述第一鳍片基于第一凹槽和第二凹槽的轮廓形成，所述第一凹槽和所述第二凹槽的剖视图中，所述第一子凹槽和所述第三子凹槽呈方形，所述第二子凹槽和所述第四子凹槽呈椭圆形或扇形。

具体地，其中所述第一子凹槽和所述第三子凹槽可以呈方形、圆柱形结构，即其由上之下的尺寸保持一致，并且所述述第一子凹槽的开口尺寸小于所述第三子凹槽的开口尺寸，所述第二子凹槽的开口尺寸小于所述第四子凹槽的开口尺寸。

可选地，所述第二子凹槽和所述第四子凹槽为椭圆形锥体结构或者扇形(Scallop-Shaped)锥体结构，但是所述示例仅仅为示例形的，只要所述第一凹槽和所述第二凹槽中的基本重复单元大体呈化学容器中的容量瓶的形状结构或类似的形状结构即可。

其中，所述扇形鳍片(Scallop-Shaped Fin)和扇形FinFET(Scallop-ShapedFinFET，S-FinFET)器件，使所述S-FinFET器件的关态电流(I_off)绝对值得到极大的提高，从而提高了所述半导体器件的性能和良率。

为了解决目前工艺中存在的上述问题，本发明提供了一种半导体器件，在所述半导体器件的制备方法中为了匹配器件的性能，形成高度不同的鳍片，在所述鳍片形成过程中在所述牺牲层中形成开口尺寸不同的凹槽，然后在所述凹槽中外延生长所述半导体材料层，由于所述开口的尺寸不同，所述半导体材料层的外延速度不同，因此在所述不同开口尺寸的凹槽中形成高度不同的鳍片，通过所述方法可以更好的控制所述鳍片的高度，同时通过所述方法可以更好地控制所述第一凹槽和所述第二凹槽中的轮廓，以形成所述扇形鳍片(Scallop-Shaped Fin)和扇形FinFET(Scallop-Shaped FinFET，S-FinFET)器件，使所述S-FinFET器件的关态电流(I_off)绝对值得到极大的提高，从而提高了所述半导体器件的性能和良率。

本发明的半导体器件，由于采用了上述制造方法，因而同样具有上述优点。本发明的电子装置，由于采用了上述半导体器件，因而同样具有上述优点。

实施例三

本发明的另一个实施例提供一种电子装置，其包括半导体器件，该半导体器件为前述实施例二中的半导体器件，或根据实施例一所述的半导体器件的制备方法所制得的半导体器件。

该电子装置，可以是手机、平板电脑、笔记本电脑、上网本、游戏机、电视机、VCD、DVD、导航仪、照相机、摄像机、录音笔、MP3、MP4、PSP等任何电子产品或设备，也可以是具有上述半导体器件的中间产品，例如：具有该集成电路的手机主板等。

由于包括的半导体器件件具有更高的性能，该电子装置同样具有上述优点。

其中，图11示出移动电话手机的示例。移动电话手机300被设置有包括在外壳301中的显示部分302、操作按钮303、外部连接端口304、扬声器305、话筒306等。

其中所述移动电话手机包括前述的半导体器件，或根据实施例一所述的半导体器件的制备方法所制得的半导体器件，在所述半导体器件的制备方法中为了匹配器件的性能，形成高度不同的鳍片，在所述鳍片形成过程中在所述牺牲层中形成开口尺寸不同的凹槽，然后在所述凹槽中外延生长所述半导体材料层，由于所述开口的尺寸不同，所述半导体材料层的外延速度不同，因此在所述不同开口尺寸的凹槽中形成高度不同的鳍片，通过所述方法可以更好的控制所述鳍片的高度，同时通过所述方法可以更好地控制所述第一凹槽和所述第二凹槽中的轮廓，以形成所述扇形鳍片(Scallop-Shaped Fin)和扇形FinFET(Scallop-Shaped FinFET，S-FinFET)器件，使所述S-FinFET器件的关态电流(I_off)绝对值得到极大的提高，从而提高了所述半导体器件的性能和良率。

本发明已经通过上述实施例进行了说明，但应当理解的是，上述实施例只是用于举例和说明的目的，而非意在将本发明限制于所描述的实施例范围内。此外本领域技术人员可以理解的是，本发明并不局限于上述实施例，根据本发明的教导还可以做出更多种的变型和修改，这些变型和修改均落在本发明所要求保护的范围以内。本发明的保护范围由附属的权利要求书及其等效范围所界定。

Claims (14)

1.一种半导体器件的制备方法，其特征在于，所述方法包括：

提供半导体衬底，在所述半导体衬底上形成有牺牲层和掩膜层；

图案化所述掩膜层和所述牺牲层，以在所述掩膜层和所述牺牲层中形成相互间隔的第一凹槽和第二凹槽，其中，所述第一凹槽的横向尺寸小于所述第二凹槽的横向尺寸；

在所述第一凹槽中外延生长半导体材料层，以形成第一鳍片，同时在所述第二凹槽中外延生长所述半导体材料层，以形成第二鳍片，其中，所述第二鳍片的高度小于所述第一鳍片的高度；

去除所述掩膜层和所述牺牲材料层，以露出所述第一鳍片和所述第二鳍片；

修剪所述第二鳍片，以使所述第二鳍片的横向尺寸等于所述第一鳍片的横向尺寸。

2.根据权利要求1所述的方法，其特征在于，其中，所述第一凹槽由上往下包括交替设置的第一子凹槽和第二子凹槽，所述第二子凹槽的横向开口尺寸大于所述第一子凹槽的横向开口尺寸；

所述第二凹槽由上往下包括交替设置的第三子凹槽和第四子凹槽，所述第四子凹槽的横向开口尺寸大于所述第三子凹槽的横向开口尺寸；

并且所述第三子凹槽的横向开口尺寸大于所述第一子凹槽的横向开口尺寸，所述第四子凹槽的横向开口尺寸大于所述第二子凹槽的横向开口尺寸。

3.根据权利要求2所述的方法，其特征在于，外延生长所述半导体材料层，以在所述第一子凹槽中形成第一子鳍片，在所述第二子凹槽中形成第二子鳍片，以形成所述第一鳍片；同时在所述第三子凹槽中形成第三子鳍片，在所述第四子凹槽中形成第四子鳍片，以形成所述第二鳍片；

修剪所述第二鳍片，以使所述第三子鳍片的横向尺寸等于所述第一子鳍片的横向尺寸，使所述第四子鳍片的横向尺寸等于所述第二子鳍片的横向尺寸。

4.根据权利要求2所述的方法，其特征在于，在沿垂直于所述半导体衬底表面方向上的所述第一凹槽和所述第二凹槽的剖视图中，所述第一子凹槽呈方形，所述第三子凹槽呈方形，所述第二子凹槽呈椭圆形或扇形，所述第四子凹槽呈椭圆形或扇形。

5.根据权利要求2所述的方法，其特征在于，形成所述第一凹槽和所述第二凹槽的步骤包括：

各向异性蚀刻所述掩膜层和所述牺牲层，以在所述掩膜层中和所述牺牲层的顶部形成所述第一子凹槽、所述第二子凹槽，同时形成所述第三子凹槽和所述第四子凹槽，继续执行所述各向异性蚀刻，以形成交替设置的所述第一子凹槽和所述第二子凹槽，以及形成交替设置的所述第三子凹槽和所述第四子凹槽；

其中，所述第一凹槽最低端为第一子凹槽，所述第二凹槽的最低端为第三子凹槽。

6.根据权利要求1或2所述的方法，其特征在于，选用混合脉冲蚀刻工艺蚀刻所述第一凹槽和所述第二凹槽。

7.根据权利要求1所述的方法，其特征在于，所述半导体材料层的外延速率随凹槽开口的增大而减小。

8.根据权利要求1或2所述的方法，其特征在于，在外延生长所述半导体材料层之前还包括钝化所述第一凹槽和所述第二凹槽的侧壁的步骤，以在所述第一凹槽和所述第二凹槽的侧壁上形成钝化层。

9.根据权利要求1所述的方法，其特征在于，所述半导体衬底包括NMOS区域和PMOS区域，在所述PMOS区域中形成所述第一鳍片，在所述NMOS区域中形成所述第二鳍片。

10.根据权利要求1所述的方法，其特征在于，在修剪所述第二鳍片时，在所述第一鳍片上形成保护层，以覆盖所述第一鳍片，并在所述修剪之后去除所述保护层。

11.根据权利要求1所述的方法，其特征在于，所述方法还进一步包括回蚀刻所述第一鳍片和所述第二鳍片至目标尺寸的步骤。

12.一种半导体器件，其特征在于，所述半导体器件包括：

半导体衬底；

第一鳍片，位于所述半导体衬底上；

第二鳍片，位于所述半导体衬底上，所述第二鳍片的高度小于所述第一鳍片的高度；

其中，所述第一鳍片包括由上向下交替设置的第一子鳍片和第二子鳍片；所述第二鳍片包括由上向下交替设置的第一子鳍片和第二子鳍片，其中，所述第二子鳍片的横向尺寸大于所述第一子鳍片的横向尺寸。

13.根据权利要求12所述的半导体器件，其特征在于，在沿垂直于所述半导体衬底表面方向上的所述第一鳍片和所述第二鳍片的剖视图中，所述第一子鳍片呈方形，所述第二子鳍片呈椭圆形或扇形。

14.一种电子装置，其特征在于，所述电子装置包括权利要求12至13之一所述的半导体器件。