CN107611093A - 晶圆级芯片封装结构及其制备方法 - Google Patents

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吴政达
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SJ Semiconductor Jiangyin Corp
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Abstract

本发明提供一种晶圆级芯片封装结构及其制备方法，所述晶圆级芯片封装结构包括：半导体芯片；重新布线层，包括低k介质层、位于低k介质层内及低k介质层上表面的金属连接层；焊料凸块，位于重新布线层的上表面，且与金属连接层电连接；保护层，位于半导体芯片及重新布线层的外围。本发明通过在半导体芯片及重新布线层的低k介质层外围形成保护层，即可以有效避免外部的水汽渗入到低k介质层内使得低k介质层更易破裂，又可以起到稳固低k介质层，防止外力对低k介质层破坏的作用，从而使得低k介质层在切割过程中不会出现裂痕，进而确保了封装芯片的性能。

Description

晶圆级芯片封装结构及其制备方法
技术领域
本发明涉及一种半导体封装结构及封装方法，特别是涉及一种晶圆级芯片封装结构及其制备方法。
背景技术
在现有的晶圆级芯片封装结构(WLCSP)中，为了满足小尺寸发展的需求，会在晶圆级芯片封装结构中使用低k介质层(譬如，重新布线层)，以及在后续要进行激光切割(lasersaw)或刀片切割(blade saw)；但由于低k介质层比较脆，尤其是在低k介质层暴露于大气环境中，大气中的水汽进入到低k介质层内之后，使得所述低k介质层在后续的切割过程中会容易产生裂痕(crack)，而低k介质层中裂痕的存在会严重影响封装芯片的性能。
发明内容
鉴于以上所述现有技术的缺点，本发明的目的在于提供一种晶圆级芯片封装结构及其制备方法，用于解决现有技术中的存在在切割过程中会导致低k介质层产生裂痕，进而影响封装芯片的性能的问题。
为实现上述目的及其他相关目的，本发明提供一种晶圆级芯片封装结构，所述晶圆级芯片封装结构包括：
半导体芯片；
重新布线层，包括低k介质层、位于所述低k介质层内及所述低k介质层上表面的金属连接层；所述低k介质层位于所述半导体芯片的正面，且所述金属连接层与所述半导体芯片电连接；
焊料凸块，位于所述重新布线层的上表面，且与所述金属连接层电连接；
保护层，位于所述半导体芯片及所述重新布线层的外围，且将所述半导体芯片的侧面及所述低k介质层的侧面塑封。
优选地，所述重新布线层包括：
第一低k介质层，位于所述半导体芯片的正面；
至少一层金属线层，位于所述第一低k介质层内，且与所述半导体芯片电连接；
第二低k介质层，覆盖于所述第一低k介质层及所述金属线层的上表面；
凸块下金属层，位于所述第二低k介质层内及所述第二低k介质层表面，且所述凸块下金属层的下表面与所述金属线层的上表面电连接；其中
所述第一低k介质层及所述第二低k介质层共同构成所述低k介质层，所述金属线层及所述凸块下金属层共同构成所述金属连接层。
优选地，所述金属连接层包括一层金属线层，且所述金属线层位于所述低k介质层内，与所述半导体芯片及所述焊料凸块电连接。
优选地，所述保护层为高分子防水材料层。
优选地，所述保护层的材料为环氧树脂层。
优选地，所述保护层的上表面不低于所述低k介质层的上表面，且所述保护层的下表面与所述半导体芯片的下表面相平齐。
本发明还提供一种晶圆级芯片封装结构的制备方法，所述晶圆级芯片封装结构的制备方法包括如下步骤：
1)提供一半导体衬底，所述半导体衬底内形成有若干个半导体芯片；
2)于所述半导体衬底的上表面形成重新布线层，所述重新布线层包括低k介质层、位于所述低k介质层内及所述低k介质层上表面的金属连接层；
3)于所述重新布线层的上表面形成焊料凸块，所述焊料凸块与所述金属连接层电连接；
4)于所述低k介质层及所述半导体衬底内形成沟槽，所述沟槽上下贯穿所述低k介质层并延伸至所述半导体衬底内，所述沟槽位于各所述半导体芯片之间，且环绕各所述半导体芯片；
5)于所述沟槽内填充保护层；
6)自所述半导体衬底的下表面对所述半导体衬底进行减薄处理，使得所述保护层的下表面与保留的所述半导体衬底的下表面相平齐
7)自所述保护层处进行切割分离。
优选地，步骤4)包括如下步骤：
4-1)于所述低k介质层内形成第一沟槽部，所述第一沟槽部上下贯通所述低k介质层，所述第一沟槽部位于各所述半导体芯片之间，且环绕各所述半导体芯片；
4-2)于所述第一沟槽部底部的所述半导体衬底内形成第二沟槽部，所述第二沟槽部与所述第一沟槽部相连通；所述第二沟槽部位于各所述半导体芯片之间，且环绕各所述半导体芯片；所述第二沟槽部与所述第一沟槽部共同构成所述沟槽。
优选地，步骤4-1)中，采用激光于所述低k介质层内形成所述第一沟槽部；步骤4-2)中，采用钻石合成刀于所述第一沟槽部底部的所述半导体衬底内形成所述第二沟槽部。
优选地，步骤7)中，采用激光切割工艺将各所述半导体芯片自所述保护层处进行切割分离。
如上所述，本发明的晶圆级芯片封装结构及其制备方法，具有以下有益效果：
本发明的晶圆级芯片封装结构通过在半导体芯片及重新布线层的低k介质层外围形成保护层，保护层将半导体芯片及低k介质层的侧壁塑封，即可以有效避免外部的水汽渗入到低k介质层内使得低k介质层更易破裂，又可以起到稳固所述低k介质层，防止外力对所述低k介质层破坏的作用，从而使得本发明中的低k介质层在切割过程中不会出现裂痕，进而确保了封装芯片的性能。
附图说明
图1显示为本发明实施例一中提供的晶圆级芯片封装结构的制备方法的流程图。
图2～图10显示为本发明实施例一中提供的晶圆级芯片封装结构的制备方法各步骤所呈现的结构示意图，其中，图10显示为本发明的晶圆级芯片封装结构的结构示意图。
元件标号说明
10 半导体芯片
101 连接焊垫
11 重新布线层
111 低k介质层
1111 第一低k介质层
1112 第二低k介质层
112 金属连接层
1121 金属线层
1122 凸块下金属层
12 焊料凸块
13 保护层
14 半导体衬底
15 沟槽
151 第一沟槽部
152 第二沟槽部
16 激光器
17 钻石合成刀
具体实施方式
以下通过特定的具体实例说明本发明的实施方式，本领域技术人员可由本说明书所揭露的内容轻易地了解本发明的其他优点与功效。本发明还可以通过另外不同的具体实施方式加以实施或应用，本说明书中的各项细节也可以基于不同观点与应用，在没有背离本发明的精神下进行各种修饰或改变。
请参阅图1～图10。需要说明的是，本实施例中所提供的图示仅以示意方式说明本发明的基本构想，虽图示中仅显示与本发明中有关的组件而非按照实际实施时的组件数目、形状及尺寸绘制，其实际实施时各组件的形态、数量及比例可为一种随意的改变，且其组件布局形态也可能更为复杂。
实施例一
请参阅图1，本发明提供一种晶圆级芯片封装结构的制备方法，所述晶圆级芯片封装结构的制备方法包括如下步骤：
1)提供一半导体衬底，所述半导体衬底内形成有若干个半导体芯片；
2)于所述半导体衬底的上表面形成重新布线层，所述重新布线层包括低k介质层、位于所述低k介质层内及所述低k介质层上表面的金属连接层；
3)于所述重新布线层的上表面形成焊料凸块，所述焊料凸块与所述金属连接层电连接；
4)于所述低k介质层及所述半导体衬底内形成沟槽，所述沟槽上下贯穿所述低k介质层并延伸至所述半导体衬底内，所述沟槽位于各所述半导体芯片之间，且环绕各所述半导体芯片；
5)于所述沟槽内填充保护层；
6)自所述半导体衬底的下表面对所述半导体衬底进行减薄处理，使得所述保护层的下表面与保留的所述半导体衬底的下表面相平齐；
7)自所述保护层处进行切割分离。
在步骤1)中，请参阅图1中的S1步骤及图2，提供一半导体衬底14，所述半导体衬底14内形成有若干个半导体芯片10。
作为示例，所述半导体衬底14可以为硅衬底、蓝宝石衬底或氮化镓衬底等；优选地，本实施例中，所述半导体衬底14为硅晶圆。
作为示例，所述半导体芯片10可以为任意一种半导体功能芯片，所述半导体芯片10的正面形成有将其内部功能器件电引出的连接焊垫101，所述连接焊垫101的上表面裸露于所述半导体芯片10的上表面，即所述连接焊垫101的上表面与所述半导体芯片10的上表面相平齐。
请参阅图1中的S2步骤及图3，于所述半导体衬底14的上表面形成重新布线层11，所述重新布线层11包括低k介质层111、位于所述低k介质层111内及所述低k介质层111上表面的金属连接层112。
在一示例中，如图3所示，于所述半导体衬底14的上表面形成所述重新布线层11包括如下步骤：
2-1)于所述半导体衬底14的上表面形成第一低k介质层1111；
2-2)于所述第一低k介质层1111内形成第一开口(未示出)，所述第一开口暴露出所述连接焊垫101；
2-3)于所述第一开口内及所述第一开口外围的所述第一低k介质层1111的上表面形成金属线层1121，所述金属线层1121与所述连接焊垫101接触连接；
2-4)于所述金属线层1121及所述第一低k介质层1111的上表面形成第二低k介质层1112；
2-5)于所述第二低k介质层1112内形成第二开口(未示出)，所述第二开口暴露出所述金属线层1121；
2-6)于所述第二开口内及所述第二开口外围的所述第二低k介质层1112的上表面形成凸块下金属层1122，所述凸块下金属层1122与所述金属线层1121接触连接。
当然，在其他示例中，还可以采用现有的任意一种重新布线层制备工艺制备包括所述低k介质层111、所述金属线层1121及所述凸块下金属层1122的重新布线层11。
在另一示例中，所述重新布线层11包括一层低k介质层111及一层金属线层1121，于所述半导体衬底14的上表面形成所述重新布线层11包括如下步骤：
2-1)于所述半导体衬底14的上表面形成所述低k介质层111；
2-2)于所述低k介质层111内形成开口(未示出)，所述开口暴露出所述连接焊垫101；
2-3)于所述开口内及所述开口外围的所述低k介质层111的上表面形成金属线层1121，所述金属线层1121与所述连接焊垫101接触连接。
在步骤3)中，请参阅图1中的S3步骤及图4，于所述重新布线层11的上表面形成焊料凸块12，所述焊料凸块12与所述金属连接层112电连接。
在一示例中，于所述重新布线层11的上表面形成焊料凸块12包括如下步骤：
3-1)于所述重新布线层11的上表面形成金属柱；
3-2)于所述金属柱的上表面形成焊球。
作为示例，所述金属柱的材料可以为铜、铝、镍、金、银、钛中的一种材料或两种及两种以上的组合材料，可以通过物理气相沉积工艺(PVD)、化学气相沉积工艺(CVD)、溅射、电镀或化学镀中的任一种工艺形成所述金属柱。所述焊球的材料可以为铜、铝、镍、金、银、钛中的一种材料或两种及两种以上的组合材料，可以通过植球回流工艺形成所述焊球。
在另一示例中，如图4所示，所述焊料凸块12即为一焊球，可以通过植球回流工艺直接形成焊球作为所述焊料凸块12。
具体的，当所述重新布线层11内的所述金属连接层112包括金属线层1121及所述凸块下金属层1122时，所述焊料凸块12形成于所述凸块下金属层1122的上表面；当所述重新布线层11内的所述金属连接层112仅包括所述金属线层1121时，所述焊料凸块12形成于所述金属线层1121的上表面。
在步骤4)中，请参阅图1的S4步骤及图5至图6，于所述低k介质层111及所述半导体衬底14内形成沟槽15，所述沟槽15上下贯穿所述低k介质层111并延伸至所述半导体衬底14内，所述沟槽15位于各所述半导体芯片10之间，且环绕各所述半导体芯片10。
作为示例，于所述低k介质层111及所述半导体衬底14内形成沟槽15包括如下步骤：
4-1)于所述低k介质层111内形成第一沟槽部151，所述第一沟槽部151上下贯通所述低k介质层111，所述第一沟槽部151位于各所述半导体芯片10之间，且环绕各所述半导体芯片10，如图5所示；
4-2)于所述第一沟槽部151底部的所述半导体衬底14内形成第二沟槽部152，所述第二沟槽部152与所述第一沟槽部151相连通；所述第二沟槽部152位于各所述半导体芯片10之间，且环绕各所述半导体芯片10；所述第二沟槽部152与所述第一沟槽部151共同构成所述沟槽15，如图6所示。
需要说明的是，步骤4-2)中于所述第一沟槽部151底部的所述半导体衬底14内形成的所述第二沟槽部152的横向尺寸可以如图6所示小于相邻所述半导体芯片10之间的间距，即形成所述第二沟槽部152的过程中，去除相邻所述半导体芯片10之间的部分所述半导体衬底14；也可以为所述第二沟槽部152的横向尺寸等于相邻所述半导体芯片10之间的间距，即形成所述第二沟槽部152的过程中，去除相邻所述半导体芯片10之间的所有所述半导体衬底14。
作为示例，步骤4-1)中，可以采用激光器16发射的激光于所述低k介质层111内形成所述第一沟槽部151，当然，在其他示例中，也可以采用刻蚀工艺或机械切割工艺于所述低k介质层111内形成所述第一沟槽部151。
作为示例，步骤4-2)中，采用钻石合成刀17于所述第一沟槽部151底部的所述半导体衬底14内形成所述第二沟槽部152，当然，在其他示例中，也可采用激光或刻蚀工艺于所述第一沟槽部151底部的所述半导体衬底14内形成所述第二沟槽部152。
在步骤5)中，请参阅图1的S5步骤及图7，于所述沟槽15内填充保护层13。
作为示例，可以采用点胶工艺会喷墨打印工艺于所述沟槽15内填充所述保护层13。
作为示例，所述保护层13可以为高分子防水材料层，所述保护层13用于后续各所述半导体芯片10切割分离后将所述半导体芯片10及所述低k介质层111的四面侧壁塑封，即可以有效避免外部的水汽渗入到所述低k介质层111内使得所述低k介质层111更易破裂，又可以起到稳固所述低k介质层111，防止外力对所述低k介质层111破坏的作用，从而使得本发明中的所述低k介质层111在切割过程中不会出现裂痕，进而确保了封装芯片的性能。
作为示例，所述保护层13可以为但不仅限于环氧树脂层。
在步骤6)中，请参阅图1中的S6步骤及图8，自所述半导体衬底14的下表面对所述半导体衬底14进行减薄处理，使得所述保护层13的下表面与保留的所述半导体衬底14的下表面相平齐。
作为示例，可以采用研磨工艺、刻蚀工艺等工艺对所述半导体衬底14自下表面进行减薄处理。
在步骤7)中，请参阅图1中的S7步骤及图9及图10，自所述保护层13处进行切割分离。
在一示例中，可以采用激光切割工艺自各所述半导体芯片10之间的所述保护层13处进行切割分离，即可以使用激光器16发射的激光将各所述半导体芯片10自所述保护层13处进行切割分离，以得到包括一个所述半导体芯片10的所述晶圆级芯片封装结构，如图10所示。
在另一示例中，也可以采用激光切割工艺自两个或多个所述半导体芯片10之间的所述保护层13处进行切割分离，以得到两个或多个所述半导体芯片10的所述晶圆级芯片封装结构。
实施例二
请结合图2至图10继续参阅图10，本实施例还提供一种晶圆级芯片封装结构，所述晶圆级芯片封装结构包括：半导体芯片10；重新布线层11，所述重新布线层11包括低k介质层111、位于所述低k介质层111内及所述低k介质层111上表面的金属连接层112；所述低k介质层111位于所述半导体芯片10的正面，且所述金属连接层112与所述半导体芯片10电连接；焊料凸块12，所述焊料凸块12位于所述重新布线层11的上表面，且与所述金属连接层112电连接；保护层13，所述保护层13位于所述半导体芯片及10所述重新布线层11的外围，且将所述半导体芯片10的侧面及所述低k介质层111的侧面塑封。
需要说明的是，即可以如图10所示，所述晶圆级芯片封装结构还包括半导体衬底14，所述半导体芯片10位于所述半导体衬底14内，所述保护层13位于所述半导体芯片10外围的所述半导体衬底14的四周侧面，以将所述半导体芯片10及所述半导体芯片10外围的所述半导体衬底14塑封；也可以为所述保护层13可以直接位于所述半导体芯片10的四周侧面，以将所述半导体芯片10直接塑封，即也可以为将如图10中所示的所述半导体衬底14去除，所述半导体芯片10占据如图10中的所述半导体衬底14的位置，亦即所述半导体芯片10位于所述保护层13之间所述重新布线层11下方的的所有区域。
作为示例，所述半导体衬底14可以为硅衬底、蓝宝石衬底或氮化镓衬底等；优选地，本实施例中，所述半导体衬底14为硅晶圆。
作为示例，所述半导体芯片10可以为任意一种半导体功能芯片，所述半导体芯片10的正面形成有将其内部功能器件电引出的连接焊垫101，所述连接焊垫101的上表面裸露于所述半导体芯片10的上表面，即所述连接焊垫101的上表面与所述半导体芯片10的上表面相平齐。
在一示例中，如图3及图10所示，所述重新布线层11包括：第一低k介质层1111，所述第一低k介质层1111位于所述半导体芯片10的正面；至少一层金属线层1121，所述金属线层1121位于所述第一低k介质层1111内，且与所述半导体芯片10电连接；第二低k介质层1112，所述第二低k介质层1112覆盖于所述第一低k介质层1111及所述金属线层1121的上表面；凸块下金属层1122，所述凸块下金属层1122位于所述第二低k介质层1112内及所述第二低k介质层1112表面，且所述凸块下金属层1122的下表面与所述金属线层1121的上表面电连接；其中，所述第一低k介质层1111及所述第二低k介质层1112共同构成所述低k介质层111，所述金属线层1121及所述凸块下金属层1122共同构成所述金属连接层112。
在另一示例中，所述金属连接层112仅包括一层金属线层1121，且所述金属线层1121位于所述低k介质层111内，与所述半导体芯片10及所述焊料凸块12电连接。
在一示例中，所述焊料凸块12包括金属柱及焊球，其中，所述金属柱位于所述重新布线层11的上表面，且与所述重新布线层11电连接；所述焊球位于所述金属柱的上表面。
作为示例，所述金属柱的材料可以为铜、铝、镍、金、银、钛中的一种材料或两种及两种以上的组合材料。所述焊球的材料可以为铜、铝、镍、金、银、钛中的一种材料或两种及两种以上的组合材料。
在另一示例中，如图10所示，所述焊料凸块12即为一焊球。
作为示例，所述保护层13的为高分子防水材料层。优选地，所述保护层13的材料可以为但不仅限于环氧树脂层。
作为示例，所述保护层13的上表面不低于所述低k介质层111的上表面，即所述保护层13的上表面与所述低k介质层111的上表面相平齐或高于所述低k介质层111的上表面，且所述保护层13的下表面与所述半导体芯片10的下表面相平齐，以确保所述保护层13将所述半导体芯片10的侧面及所述低k介质层111的侧面塑封。
在一示例中，如图10所示，所述晶圆级芯片封装结构包括一个所述半导体芯片10。
在另一示例中，所述晶圆级芯片封装结构还可以包括两个或多个所述半导体芯片10。相邻所述半导体芯片10之间设置有环绕各所述半导体芯片10的所述保护层13。
综上所述，本发明的晶圆级芯片封装结构及其制备方法，所述晶圆级芯片封装结构包括：半导体芯片；重新布线层，包括低k介质层、位于所述低k介质层内及所述低k介质层上表面的金属连接层；所述低k介质层位于所述半导体芯片的正面，且所述金属连接层与所述半导体芯片电连接；焊料凸块，位于所述重新布线层的上表面，且与所述金属连接层电连接；保护层，位于所述半导体芯片及所述重新布线层的外围，且将所述半导体芯片的侧面及所述低k介质层的侧面塑封。本发明的晶圆级芯片封装结构通过在半导体芯片及重新布线层的低k介质层外围形成保护层，保护层将半导体芯片及低k介质层的侧壁塑封，即可以有效避免外部的水汽渗入到低k介质层内使得低k介质层更易破裂，又可以起到稳固所述低k介质层，防止外力对所述低k介质层破坏的作用，从而使得本发明中的低k介质层在切割过程中不会出现裂痕，进而确保了封装芯片的性能。
上述实施例仅例示性说明本发明的原理及其功效，而非用于限制本发明。任何熟悉此技术的人士皆可在不违背本发明的精神及范畴下，对上述实施例进行修饰或改变。因此，举凡所属技术领域中具有通常知识者在未脱离本发明所揭示的精神与技术思想下所完成的一切等效修饰或改变，仍应由本发明的权利要求所涵盖。

Claims (10)

1.一种晶圆级芯片封装结构，其特征在于，所述晶圆级芯片封装结构包括：
半导体芯片；
重新布线层，包括低k介质层、位于所述低k介质层内及所述低k介质层上表面的金属连接层；所述低k介质层位于所述半导体芯片的正面，且所述金属连接层与所述半导体芯片电连接；
焊料凸块，位于所述重新布线层的上表面，且与所述金属连接层电连接；
保护层，位于所述半导体芯片及所述重新布线层的外围，且将所述半导体芯片的侧面及所述低k介质层的侧面塑封。
2.根据权利要求1所述的晶圆级芯片封装结构，其特征在于：所述重新布线层包括：
第一低k介质层，位于所述半导体芯片的正面；
至少一层金属线层，位于所述第一低k介质层内，且与所述半导体芯片电连接；
第二低k介质层，覆盖于所述第一低k介质层及所述金属线层的上表面；
凸块下金属层，位于所述第二低k介质层内及所述第二低k介质层表面，且所述凸块下金属层的下表面与所述金属线层的上表面电连接；其中
所述第一低k介质层及所述第二低k介质层共同构成所述低k介质层，所述金属线层及所述凸块下金属层共同构成所述金属连接层。
3.根据权利要求1所述的晶圆级芯片封装结构，其特征在于：所述金属连接层包括一层金属线层，且所述金属线层位于所述低k介质层内，与所述半导体芯片及所述焊料凸块电连接。
4.根据权利要求1所述的晶圆级芯片封装结构，其特征在于：所述保护层为高分子防水材料层。
5.根据权利要求4所述的晶圆级芯片封装结构，其特征在于：所述保护层的材料为环氧树脂层。
6.根据权利要求1所述的晶圆级芯片封装结构，其特征在于：所述保护层的上表面不低于所述低k介质层的上表面，且所述保护层的下表面与所述半导体芯片的下表面相平齐。
7.一种晶圆级芯片封装结构的制备方法，其特征在于，所述晶圆级芯片封装结构的制备方法包括如下步骤：
1)提供一半导体衬底，所述半导体衬底内形成有若干个半导体芯片；
2)于所述半导体衬底的上表面形成重新布线层，所述重新布线层包括低k介质层、位于所述低k介质层内及所述低k介质层上表面的金属连接层；
3)于所述重新布线层的上表面形成焊料凸块，所述焊料凸块与所述金属连接层电连接；
4)于所述低k介质层及所述半导体衬底内形成沟槽，所述沟槽上下贯穿所述低k介质层并延伸至所述半导体衬底内，所述沟槽位于各所述半导体芯片之间，且环绕各所述半导体芯片；
5)于所述沟槽内填充保护层；
6)自所述半导体衬底的下表面对所述半导体衬底进行减薄处理，使得所述保护层的下表面与保留的所述半导体衬底的下表面相平齐
7)自所述保护层处进行切割分离。
8.根据权利要求7所述的晶圆级芯片封装结构的制备方法，其特征在于：步骤4)包括如下步骤：
4-1)于所述低k介质层内形成第一沟槽部，所述第一沟槽部上下贯通所述低k介质层，所述第一沟槽部位于各所述半导体芯片之间，且环绕各所述半导体芯片；
4-2)于所述第一沟槽部底部的所述半导体衬底内形成第二沟槽部，所述第二沟槽部与所述第一沟槽部相连通；所述第二沟槽部位于各所述半导体芯片之间，且环绕各所述半导体芯片；所述第二沟槽部与所述第一沟槽部共同构成所述沟槽。
9.根据权利要求8所述的晶圆级芯片封装结构的制备方法，其特征在于：步骤4-1)中，采用激光于所述低k介质层内形成所述第一沟槽部；步骤4-2)中，采用钻石合成刀于所述第一沟槽部底部的所述半导体衬底内形成所述第二沟槽部。
10.根据权利要求7所述的晶圆级芯片封装结构的制备方法，其特征在于：步骤7)中，采用激光切割工艺将各所述半导体芯片自所述保护层处进行切割分离。
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Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101552248A (zh) * 2008-03-31 2009-10-07 卡西欧计算机株式会社 半导体装置及其制造方法
US20120326300A1 (en) * 2011-06-24 2012-12-27 National Semiconductor Corporation Low profile package and method
CN207250487U (zh) * 2017-10-13 2018-04-17 中芯长电半导体（江阴）有限公司 晶圆级芯片封装结构

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101552248A (zh) * 2008-03-31 2009-10-07 卡西欧计算机株式会社 半导体装置及其制造方法
US20120326300A1 (en) * 2011-06-24 2012-12-27 National Semiconductor Corporation Low profile package and method
CN207250487U (zh) * 2017-10-13 2018-04-17 中芯长电半导体（江阴）有限公司 晶圆级芯片封装结构

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