CN107564956B - 具有完全耗尽的沟道区域的功率半导体器件 - Google Patents

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Abstract

本申请涉及具有完全耗尽的沟道区域的功率半导体器件。其包括：半导体主体，耦合到第一和第二负载端子结构并传导负载电流；第一和第二单元，均在一侧上电连接到第一负载端子结构并在另一侧上电连接到半导体主体的漂移区域，漂移区域具有第一导电类型；第一单元中的第一台面，包括具有第一导电类型并且电连接到第一负载端子结构的第一端口区域和耦合到漂移区域的第一沟道区域；第二单元中的第二台面，包括具有第二导电类型并且电连接到第一负载端子结构的第二端口区域和耦合到漂移区域的第二沟道区域；在与相应台面内负载电流的方向垂直的方向上，第一和第二台面中的每一个被绝缘结构在空间上限制，并且在该方向上呈现小于100nm的总延伸。

Description

具有完全耗尽的沟道区域的功率半导体器件
技术领域
本说明书涉及功率半导体器件的实施例。具体而言，本说明书涉及具有多个第一和第二单元的功率半导体器件的实施例，每个单元具有在各自台面中的沟道区域，其中控制电极结构和与控制电极结构绝缘的引导电极均被提供。
背景技术
诸如转换电能和驱动电动机或电机器之类的汽车、消费和工业应用中的现代设备的许多功能依赖于半导体器件。例如，绝缘栅双极晶体管(IGBT)、金属氧化物半导体场效应晶体管(MOSFET)和二极管等等已被用于包括但不限于电源和功率转换器中的开关的各种应用。
一个一般的目的是将半导体器件处发生的损耗保持为低，其中所述损耗基本上是由传导损耗和/或开关损耗引起的。
例如，功率半导体器件包括多个MOS控制头，其中每个控制头可以具有至少一个控制电极以及与其相邻布置的沟道区域和源极区域。
为了将功率半导体器件设置为传导状态，可以向控制电极提供具有在第一范围内的电压的控制信号，以便在沟道区域内引发负载电流路径，在传导状态期间可以传导正向方向中的负载电流。
为了将功率半导体器件设置为阻塞状态，可以向控制电极提供具有与所述第一范围不同的第二范围内的电压的控制信号，以切断沟道区域中的负载电流路径，在阻塞状态期间可以阻塞施加到半导体器件的负载端子的正向电压，并且阻止正向方向中的负载电流的流动。然后，正向电压可以在由功率半导体器件的沟道区域和漂移区域之间的过渡形成的结处引发耗尽区域，其中耗尽区域也被称为“空间电荷区域”，并且可以主要地扩展到半导体器件的漂移区域中。在这种上下文下，沟道区域时常也被称为“体区域”，在其中所述负载电流路径(例如，反向沟道)可以由控制信号引发以将半导体器件设置在传导状态中。在沟道区域中没有负载电流路径的情况下，沟道区域可以与漂移区域形成阻塞结。
从阻塞状态到传导状态或反之亦然的不受控制的变化会导致功率半导体器件和/或它可以连接到的负载的显著损坏。
发明内容
根据实施例，功率半导体器件包括：被耦合到第一负载端子结构和第二负载端子结构并且被配置为传导负载电流的半导体主体；第一单元和第二单元，其每一个在一侧上电连接到第一负载端子结构并且在另一侧上电连接到半导体主体的漂移区域，所述漂移区域具有第一导电类型；包括在第一单元中的第一台面，第一台面包括：具有第一导电类型并且电连接到第一负载端子结构的第一端口区域，以及耦合到漂移区域的第一沟道区域；包括在第二单元中的第二台面，第二台面包括：具有第二导电类型并且电连接到第一负载端子结构的第二端口区域，以及耦合到漂移区域的第二沟道区域；第一台面和第二台面在与相应台面内的负载电流的方向垂直的方向上被绝缘结构在空间上限制，并且在所述方向上呈现小于100nm的总延伸。绝缘结构容纳：用于控制第一台面和第二台面内的负载电流的控制电极结构，该控制电极结构与第一负载端子结构电绝缘；以及与所述控制电极结构电绝缘并且布置在所述第一台面和所述第二台面之间的引导电极。
在阅读以下详细描述后以及在查看附图后，本领域技术人员将认识到附加的特征和优点。
附图说明
附图中的各部分不一定是按比例的，而重点在于图示本发明的原理。此外，在附图中，相同的参考标记表示相应的部分。在附图中：
图1A-图1B各自示意性地图示出了根据一个或多个实施例的功率半导体器件的水平投影的部分；
图2A-图2B各自示意性地图示出了根据一个或多个实施例的功率半导体器件的垂直横截面的部分；
图3A-图3B各自示意性地图示出了根据一个或多个实施例的功率半导体器件的垂直横截面的部分；
图4示意性地图示出了根据一个或多个实施例的功率半导体器件的半导体主体中的电荷载流子浓度的分布；
图5A示意性地图示出了根据一个或多个实施例的功率半导体器件的垂直横截面的部分；
图5B-图5C各自示意性地图示出了根据一个或多个实施例的功率半导体器件的水平投影的部分；
图6示意性地图示出了根据一个或多个实施例的功率半导体器件的垂直横截面的部分；
图7示意性地图示出了根据一个或多个实施例的功率半导体器件的垂直横截面的部分；
图8示意性地图示出了根据一个或多个实施例的功率半导体器件的垂直横截面的部分；
图9示意性地图示出了根据一个或多个实施例的功率半导体器件的垂直横截面的部分；
图10示意性地图示出了根据一个或多个实施例的功率半导体器件的垂直横截面的部分；
图11示意性地图示出了根据一个或多个实施例的功率半导体器件的垂直横截面的部分；
图12示意性地图示出了根据一个或多个实施例的功率半导体器件的垂直横截面的部分；和
图13示意性地图示出了根据一个或多个实施例的功率半导体器件的垂直横截面的部分。
具体实施方式
在下面的详细描述中，对形成其一部分的附图进行参考，并且在其中通过图示的方式示出了在其中可以实践本发明的具体实施例。
在这方面，诸如“顶部”、“底部”、“前部”、“后部”、“背部”、“头部”、“尾部”、“下方”、“上方”等等可以参考所描述的图的朝向而被使用。因为实施例的各部分可以被定位在多个不同的朝向中，所以使用方向术语以用于说明的目的，但不是进行限制。应当理解，在不脱离本发明的范围的情况下，可以利用其他实施例并且可以进行结构或逻辑上的改变。因此，不是在限制性的意义上进行以下详细描述，并且本发明的范围由所附权利要求来限定。
现在将详细参考各种实施例，附图中图示出了其中的一个或多个示例。每个示例以解释的方式被提供，并且不意味着对本发明的限制。例如，作为一个实施例的一部分而被图示出或描述的特征可以在其他实施例上或与其他实施例结合使用以产生另一实施例。本发明旨在包括这些修改和变型。使用特定语言来描述示例，这些语言不应被解释为限制所附权利要求的范围。附图没有按比例绘制并且仅用于说明的目的。为了清楚起见，如果没有另外说明，则相同的元件或制造步骤在不同的附图中由相同的参考标记来指明。
在本说明书中使用的术语“水平”可以描述与诸如下面提及的半导体主体之类的半导体区域的或半导体衬底的水平表面基本上平行的朝向。这可以是例如半导体晶片或裸片的表面。例如，下面提及的第一横向方向X和第二横向方向Y都可以是水平方向，其中第一横向方向X和第二横向方向Y可以彼此垂直。
本说明书中使用的术语“垂直”可以描述基本上垂直于水平表面布置的朝向，即平行于半导体晶片的表面的法线方向。例如，下面提及的延伸方向Z可以是垂直于第一横向方向X和第二横向方向Y两者的垂直方向。
然而，应当理解，下面描述的功率半导体器件的实施例可以呈现横向配置或垂直配置。在第一情况中，延伸方向Z实际上可以是横向方向而不是垂直方向，并且第一横向方向X和第二横向方向Y中的至少一个实际上可以是垂直方向。
在本说明书中，n掺杂被称为“第一导电类型”，而p掺杂被称为“第二导电类型”。可替代地，可以采用相反的掺杂关系，使得第一导电类型可以是p掺杂，并且第二导电类型可以是n掺杂。
此外，在本说明书中，术语“掺杂剂浓度”可以是指平均掺杂剂浓度或分别指特定半导体区域或半导体区的平均掺杂剂浓度或方块电荷载流子浓度。因此，例如，声称特定半导体区域呈现出与另一半导体区域的掺杂剂浓度相比而言更高或更低的特定掺杂剂浓度的声明可以指示半导体区域的相应平均掺杂剂浓度彼此不同。
在本说明书的上下文中，术语“欧姆接触”、“电接触”、“欧姆连接”和“电连接”旨在描述半导体器件的两个区域、区段、区、部分或部件之间或在一个或多个器件的不同端子之间或者在端子或金属化部或电极以及半导体器件的一部分或部件之间存在低欧姆电连接或低欧姆电流路径。此外，在本说明书的上下文中，术语“接触”旨在描述在相应的半导体器件的两个元件之间存在直接物理连接；例如，彼此接触的两个元件之间的过渡可以不包括另外的中间元件等。
在本说明书中使用的术语“功率半导体器件”旨在描述具有高电压阻塞和/或高电流承载能力的单个芯片上的半导体器件。换言之，这种功率半导体器件被配置用于通常在例如高达几十或一百安培的安培范围内的高负载电流，和/或通常高于5V、或高于15V或通常更高的400V、以及例如高达约1000V的高电压。
例如，本说明书中使用的术语“功率半导体器件”不是针对用于例如存储数据、计算数据和/或其他类型的基于半导体的数据处理的逻辑半导体器件。
因此，在本说明书中描述的具体实施例涉及但不限于如下的功率半导体器件(以下简称为“半导体器件”或“器件”)，该功率半导体器件可以使用在功率转换器或电源内，例如用于将第一功率信号转换成与第一功率信号不同的第二功率信号。例如，为此，功率半导体器件可以包括一个或多个功率半导体单元，诸如单片集成晶体管单元、单片集成二极管单元和/或单片集成IGBT单元、和/或单片集成MOS栅控二极管(MGD)单元和/或单片集成MOSFET单元和/或其衍生物。可以将此类二极管单元和/或此类晶体管单元集成在半导体芯片中，其中可以将许多这样的芯片集成在诸如IGBT模块的功率半导体模块中。
图1A示意性地且示例性地图示出了根据一个或多个实施例的功率半导体器件1的水平投影的部分。另外，图1B示意性地且示例性地图示出了根据一个或多个其它实施例的功率半导体器件1的水平投影的部分。在图1A和图1B二者中，水平投影可以与由第一横向方向X和第二横向方向Y限定的平面平行。半导体器件1的组件可以各自沿着可以与第一横向方向X和第二横向方向Y中的每一个相垂直的延伸方向Z延伸。
半导体器件1可以包括有源单元场区16，有源单元场区16包括一个或多个有源单元14，例如MOS(金属氧化物半导体)单元，以下简称为“单元”14。单元14的数量可以在
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的范围内。有源单元场区16可以被配置为传导总负载电流，其中总负载电流可以大于1A、大于10A或甚至大于100A。在下文中，所述总负载电流也简称为“负载电流”。
有源单元场区16可以被半导体器件1的边缘终止区18围绕。例如，边缘终止区18不包括任何有源单元。边缘终止区18可以由边缘19终止，边缘19可以例如通过从晶片切割出芯片而产生。
此外，有源单元场区16或分别地有源单元场区16和边缘终止区18可以被配置为阻塞至少20V的、至少100V的、至少400V的、或至少1000V的电压。
如图1A中所示意性地图示的，单元14可以呈现条形配置。因此，每个单元14以及它们可以包括的组件可以沿着第一横向方向X和第二横向方向Y(如图所示)中的一个来沿着基本上整个有源单元场区16延伸，例如，与有源单元场区16和边缘终止区18之间的过渡区域相邻。例如，相应(条形)单元的总横向延伸合计为沿着第一横向方向X和第二横向横向Y中的一个的有源单元场区16的总延伸的小于30％、小于5％或甚至小于1％。
在图1B中示意性地图示出的另一个实施例中，单元14可以呈现出针状配置，其沿着第一横向方向X和第二横向方向Y中的每一个的总横向延伸仅合计为沿着有源单元场区16的第一横向方向X和第二横向方向Y的总横向延伸的一部分。例如，相应针状单元的总横向延伸合计为沿着第一横向方向X和第二横向方向Y中的一个的有源单元场区16的总延伸的小于30％、小于5％或甚至小于1％。下面将进一步解释针状单元和条形单元的其它可选方面。
在另一个实施例中，有源单元场区16可以包括两种类型的单元14，例如条形配置的一个或多个单元14和针状配置的一个或多个单元14。
有源单元场区16和边缘终止区18二者可以至少部分地形成在器件1的联合半导体主体10内。半导体主体10可被配置为承载总负载电流，所述总负载电流可以例如借助于单元14来控制，如将在下面更详细地解释的那样。
在一个实施例中，半导体器件1是双极功率半导体器件1。因此，半导体主体10内的总负载电流可以由通过第一导电类型的第一电荷载流子形成的第一负载电流和通过与第一导电类型互补的第二导电类型的第二电荷载流子形成的第二负载电流构成。例如，第一电荷载流子是电子，并且第二电荷载流子是空穴。
现在关于图2A，其示意性地且示例性地图示出了根据一个或多个实施例的半导体器件1的垂直横截面的部分，半导体器件1还可以包括第一负载端子结构11和第二负载端子结构12。例如，第一负载端子结构11与第二负载端子结构12分离地布置。半导体主体10可以耦合到第一负载端子结构11和第二负载端子结构12中的每一个，并且可以被配置为经由第一负载端子结构11接收总负载电流15(也称为“负载电流”)，并且经由第二负载端子结构12输出总负载电流15，和/或反之亦然。
半导体器件1可以呈现垂直设置，据此，例如，将第一负载端子结构11布置在半导体器件1的前侧上，并且将第二负载端子结构12布置在半导体器件1的背侧上。在另一个实施例中，半导体器件1可以呈现横向设置，据此，例如，将第一负载端子结构11和第二负载端子结构12中的每一个布置在半导体器件1的同一侧上。
例如，第一负载端子结构11包括第一金属化部，例如前侧金属化部，并且第二负载端子结构12可以包括第二金属化部，例如背侧金属化部。此外，第一负载端子结构11和第二负载端子结构12中的一个或两个可以包括扩散势垒区。
在本说明书内，总负载电流15的方向以常规方式表达，即为诸如空穴的正电荷载流子的流动方向和/或与诸如电子的负电荷载流子的流动相反的方向。总负载电流15的正向方向例如可以指从第二负载端子结构12到第一负载端子结构11。
正如上面已经解释的那样，总负载电流15可以包括第一导电类型的第一负载电流151，例如电子电流，以及第二导电类型的第二负载电流152，例如空穴电流。因此，第二负载电流152的方向可以与总负载电流15的技术(常规)方向平行，而第一负载电流151的方向可以与负载电流的方向反平行。第一负载电流151和第二负载电流152的量的总和可以形成由半导体主体10传导的总负载电流15。
从第一负载端子结构11向第二负载端子结构12移动或者反之亦然的第一导电类型的第一电荷载流子例如电子，可以在其通过半导体主体10的路径上与互补类型例如第二导电类型的第二电荷载流子例如空穴复合。例如，如图2B和图3B所图示，在第一负载端子结构11的附近，正向方向上的总负载电流15可以极大地或甚至完全由朝着第二负载端子结构12移动的电子的第一负载电流151组成，其中在第二负载端子结构12的附近，正向方向上的总负载电流15可以极大地或甚至完全由朝着第一负载端子结构11移动的空穴的第二负载电流152组成。电子和空穴可以在半导体主体10内部复合。然而，在半导体主体10的漂移区域100内，根据一个或多个实施例，基本上不发生或者只有很少的复合。根据实施例，第一和第二电荷载流子类型的双极寿命，即，直到载流子的密度降低到值1/e＝其初始值的37％的时间，大于例如1μs、大于10μs、大于30μs或大于70μs。
此外，第一负载电流151可以由第一漂移电流例如电子漂移电流和第一扩散电流例如电子扩散电流构成。此外，第二负载电流152可以由第二漂移电流例如空穴漂移电流和第二扩散电流例如空穴扩散电流构成。
因此，在半导体器件1的传导状态中，总负载电流15可以由半导体主体10传导，其中在通过半导体主体10的将第一负载接触结构11与第二负载接触结构12分离的每个横截面处，总负载电流15可以由流过所述横截面的第一负载电流151(其可以是电子电流)和流过所述横截面的第二负载电流152(其可以是空穴电流)组成。在每个横截面处，第一负载电流151和第二负载电流152的量的总和可以等于总负载电流15的量，其中所述横截面可以垂直于总负载电流的方向。例如，在传导状态期间，总负载电流15可以由第一负载电流151主导，即，第一负载电流151可以基本上大于第二负载电流152，例如合计为总负载电流15的大于75％、大于80％、甚至大于90％。在从阻塞状态到传导状态的过渡期间或者在从传导状态到阻塞状态的过渡期间，即在切换期间，第二负载电流152可以表示总负载电流15的较高部分，即第二负载电流152可以甚至大于第一负载电流151。
为了控制总负载电流15，半导体器件1还可以包括控制端子结构13。例如，半导体器件1可以被配置为借助于控制端子结构13而被设置为阻塞状态和传导状态之一。
在实施例中，为了将半导体器件1设置为传导状态，控制端子结构13可以被提供有具有在第一范围内的电压的控制信号，在传导状态期间可以传导正向方向上的总负载电流15。为了将半导体器件1设置为阻塞状态，控制端子结构13可以被提供有在与第一范围不同的第二范围内的电压的控制信号，在阻塞状态期间可以阻塞正向电压并避免正向方向上的负载电流15的流动。
在实施例中，可以通过在控制端子结构13和第一负载端子结构11之间施加电压和/或通过在控制端子结构13和第二负载端子结构12之间施加电压来提供控制信号。
例如，控制端子结构13可以至少部分地在单元14内实现，如图2A-图3B所示意性地图示的那样。此外，单元14可以至少部分地在半导体主体10内实现。换言之，单元14可以形成半导体主体10的一部分。
在实施例中，单元14可以包括至少一个第一单元141和至少一个第二单元142。第二单元142可以与第一单元141不同并且与第一单元141分离地布置。
第一单元141和第二单元142中的每一个可以在一侧上电连接到第一负载端子结构11并且在另一侧上电连接到半导体主体10的半导体漂移区域100(这里也简称为“漂移区域”)。因此，在实施例中，第一单元141和第二单元142中的每一个可以在一侧上的半导体主体10的漂移区域100与另一侧上的第一负载端子结构11之间形成界面。此外，在半导体器件1的其中不存在单元14的区域中，例如在所述边缘终止区18中，半导体主体10例如漂移区域100可以与第一负载端子结构11电绝缘。
漂移区域100可以具有第一导电类型。例如，漂移区域100呈现出在1012cm-3至1018cm-3范围内的第一和/或第二导电类型的掺杂剂的浓度，例如1013cm-3至1015cm-3，例如在2*1012cm-3至2*1014cm-3的范围内。例如，如果半导体器件1呈现出补偿结构(也称为超结结构)，则可以应用相对高的掺杂剂浓度。在这种情况下，可能发生第一和第二导电类型的掺杂剂的局部高浓度。然而，当在平面中将第一和第二掺杂浓度集成到漂移区域100中时，所得到的集成掺杂剂浓度可以至少比第一和/或第二导电类型的个体掺杂剂浓度中的较大者显著降低例如为3的因子、或为5的因子、或为10的因子。这种局部高的掺杂剂浓度可以支持例如在关断期间将电荷载流子排出半导体主体10外，并且因此可以导致降低的关断损耗和/或更快的关断。
在实施例中，第一单元141被配置为控制第一负载电流151，并且第二单元142被配置为控制第二负载电流152。例如，第一单元141被配置为防止第二负载电流152穿过第一单元152。此外，第二单元142也可以被配置为防止第二负载电流152穿过第二单元152，例如，如果半导体器件1处于传导状态中。
因此，第一单元141可以是被配置为控制第一导电类型的电荷载流子的单极单元，并且第二单元142可以是被配置为控制第二导电类型的电荷载流子的单极单元。
在实施例中，半导体器件1可以被配置为借助于可以在第一负载端子结构11和半导体主体10的一部分(例如，所述漂移区域100)之间形成界面的第一单元141和第二单元142，来将由半导体主体10传导的总负载电流15拆分成第一负载电流151和第二负载电流152。因此，在半导体主体10的漂移区域100和第一负载端子结构11之间的总负载电流15的路径中，例如如果半导体器件1处于传导状态，则第一负载电流151可以穿过第一单元141，并且例如如果半导体器件1从传导状态切换到阻塞状态，则第二负载电流152可以穿过第二单元142，如下面将更详细地解释的那样。
关于图3A和图3B，将解释单元14的各个示例性方面。
图3A和图3B示意性地且示例性地图示出了根据一个或多个实施例的半导体器件1的垂直横截面的部分。根据图3A和图3B的实施例的半导体器件1的一般配置可以与根据图1A、图1B和图2A、图2B的实施例的半导体器件1的一般配置相同或相似。因此，如果没有另外说明，上面关于图1A至图2B已经陈述过的内容可以同样适用于图3A和图3B的实施例。
在实施例中，提供给控制端子结构13的控制信号包括第一控制信号和第二控制信号。可以提供第一控制信号以用于控制第一单元141，并且可以提供第二控制信号以用于控制第二单元142。在实施例中，第一控制信号与第二控制信号相同。在另一个实施例中，第一控制信号与第二控制信号不同。控制信号可以例如由被配置为生成第一控制信号和第二控制信号的驱动器(未图示出)从半导体器件1的外部提供。在另一个实施例中，第一控制信号和第二控制信号中的一个或二者可以由内部信号或由半导体器件1的内部电位生成或提供。
此外，控制端子结构13可以包括一个或多个第一控制电极131和/或一个或多个第二控制电极132。
第一单元141可以包括可被配置为接收第一控制信号的一个或多个第一控制电极131。第一控制电极131可以借助于绝缘结构133来与半导体主体10绝缘。
第二单元142可以包括可被配置为接收第二控制信号的一个或多个第二控制电极132。第二控制电极132也可以借助于绝缘结构133来与半导体主体10绝缘。
一个或多个第一控制电极131的材料和尺寸可以与一个或多个第二控制电极132的材料和尺寸相同或不同。
此外，已经在这一点上，应当理解，与图3A、图3B、图5A和图6中的示例性示意图对照，根据一个或多个实施例，控制电极131和132也可以布置成彼此接触，从而形成用于控制第一单元141和第二单元中的每一个的单片控制电极。换言之，在实施例中，控制电极131和132可以是一个联合控制电极的相应区段。
因此，绝缘结构133可以容纳第一控制电极131和第二控制电极132中的每一个。此外，第一控制电极131和第二控制电极132中的一个、多个或每个可以与第一负载端子结构11电绝缘。
在实施例中，第一单元141包括第一台面101，第一台面101至少部分地实现为半导体主体10的一部分。另外，第二单元142可以包括第二台面102，第二台面102至少部分地实现为半导体主体10的一部分。例如，第一台面101和第二台面102中的每一个电连接到第一负载端子结构11。第二台面102可以与第一台面101不同并且与第一台面101分离地布置。
第一台面101和第二台面102可以由绝缘结构133在空间上进行限制。将关于图5公开台面101和102以及它们的组件的空间尺寸的示例性规范。同时，绝缘结构133可以容纳第一控制电极131和第二控制电极132。
第一台面101可以包括电连接到第一负载端子结构11的第一端口区域1011。第一端口区域1011可以是第一半导体端口区域。例如，第一端口区域1011具有第一导电类型，例如在1019cm-3至1022cm-3范围内的掺杂剂浓度，例如1020cm-3至5*1021cm-3。例如，第一端口区域1011是n+区域。因此，第一端口区域1011的掺杂剂浓度可以比漂移区域100的掺杂剂浓度大至少两个数量级(相当于100倍)。
而且，第二台面102可以包括电连接到第一负载端子结构11的第二端口区域1021。第二端口区域1021可以是第二半导体端口区域。例如，第二端口区域1021具有第二导电类型，例如在1018cm-3至1022cm-3范围内的掺杂剂浓度，例如1019cm-3至1021cm-3。例如，第二端口区域1021是p+区域。因此，第二端口区域1021的掺杂剂浓度可以比漂移区域100的掺杂剂浓度大至少两个数量级。
第一台面101还可以包括与第一端口区域1011接触的第一沟道区域1012。第一沟道区域1012可以是第一半导体沟道区域。例如，第一沟道区域1012具有第二导电类型，例如，在高达1019cm-3范围中的掺杂剂浓度处，例如1011cm-3至1018cm-3，例如在1014cm-3至1018cm-3的范围中。例如，第一沟道区域1012是p区域或p-区域。在另一个实施例中，第一沟道区域1012具有第一导电类型，例如，在高达1019cm-3的范围中的掺杂剂浓度处，例如1011cm-3至1018cm-3，例如在1014cm-3至1018cm-3的范围中。
例如，第一沟道区域1012还可以耦合到半导体漂移区域100，例如，它可以与漂移区域100接触，或者可以借助于在下面更详细地阐述的平台(plateau)区域(图2A-图3B中未图示出)耦合到漂移区域100。
在实施例中，第一沟道区域1012可以将第一端口区域1011与半导体漂移区域100隔离。此外，第一沟道区域1012可以是电浮置区域。例如，第一沟道区域1012不与第一负载端子结构11接触，而是借助于第一端口区域1011而与第一负载端子结构11分离。
第二台面102还可以包括与第二端口区域1021接触的第二沟道区域1022。第二沟道区域1022可以是第二半导体沟道区域。例如，第二沟道区域1022具有第二导电类型，例如，在高达1019cm-3范围中的掺杂剂浓度处，例如1011cm-3至1018cm-3，例如在1014cm-3至1018cm-3的范围中。例如，第二沟道区域1022是p区域。在另一个实施例中，第二沟道区域1022具有第一导电类型，例如，在高达1019cm-3范围中的掺杂剂浓度处，例如1011cm-3至1018cm-3，例如在1014cm-3至1018cm-3的范围中。
例如，第二沟道区域1022还可以耦合到半导体漂移区域100，例如，其可以与漂移区域100接触，或者可以借助于在下面更详细地阐述的另一平台区域(图2A-图3B中未图示出)耦合到漂移区域100。
此外，第二沟道区域1022可以将第二端口区域1021与半导体漂移区域100隔离。此外，第二沟道区域1022可以是电浮置区域。例如，第二沟道区域1022不与第一负载端子结构11接触，而是借助于第一端口区域1011而与第一负载端子结构11分离。在另一示例中，第二沟道区域1022可以是与第二端口区域1021相同的导电类型，并且仅通过将第二控制电极132的材料的合适的功函数或适当的电位施加到第二控制电极132来使第二沟道区域1022暂时成为绝缘或浮置状态。
因此，与传统的IGBT配置对照而言，在功率半导体器件1的实施例中，至少第一沟道区域1012没有电连接到有源单元场区16内的第一负载端子结构11，而是电浮置的。例如，第一台面101专门地借助于第一端口区域1011而耦合到第一负载端子结构。附加地或可替代地，第二沟道区域1022没有电连接到有源单元场区16内的第一负载端子结构11，而是电浮置的。例如，第二台面102专门地借助于第二端口区域1021耦合到第一负载端子结构。
第一台面101可以是第一半导体台面，并且第二台面102可以是第二半导体台面。在另一个实施例中，第一端口区域1011和第二端口区域1022中的一个或每个可以包括金属。
例如，第一端口区域1011合计为第一台面101的总体积的某一部分，例如在高达75％的范围内，例如10％至75％，例如在20％至50％的范围中。第一沟道区域1012可以合计为第一台面101的总体积的另一部分，例如在10％至90％的范围内，例如25％至90％，例如在25％至75％的范围中。
第二端口区域1021可以合计为第二台面102的总体积的某一部分，例如，在高达75％的范围内，例如10％至75％，例如在20％至50％的范围中。第二沟道区域1022可以合计为第二台面102的总体积的另一部分，例如在10％至90％的范围内，例如25％至90％，例如在25％至75％的范围中。
在实施例中，包括第一台面101的第一单元141被配置为在半导体器件1的传导状态下完全耗尽第二导电类型的移动电荷载流子的第一沟道区域1012。
此外，包括第二台面102的第二单元142可以被配置为在半导体器件1的传导状态下完全耗尽第二导电类型的移动电荷载流子的第二沟道区域1022。
在传导状态下，如图3B所图示，半导体器件1可以被配置为将总负载电流15的路径拆分成至少两个分离的路径，其中第一路径由第一负载电流151采用并且穿过包括完全耗尽第二导电类型的移动电荷载流子的第一沟道区域1012的第一台面101，并且其中第二路径由第二负载电流152采用，并且既不穿过包括可能完全耗尽第二导电类型的移动电荷载流子的第二沟道区域1022的第二台面102、也不穿过包括可能也完全耗尽第二导电类型的移动电荷载流子的第一沟道区域1012的第一台面101。相反，第二单元142可以被配置为阻塞第二负载电流152流动通过第二台面102，从而避免第二导电类型的移动电荷载流子在半导体器件1的传导状态期间离开半导体主体10。换言之，在传导状态期间，根据一个实施例，第一台面101和第二台面102中的每一个内的第二负载电流152的量值可以基本上合计为零。根据另一个实施例，负载电流的高达30％或高达20％或高达10％的某一部分可以由可以穿过第一台面101和第二台面102中的至少一个的第二负载电流152来传导。
在下文中，术语“完全耗尽的沟道区域”旨在描述完全耗尽第二导电类型的移动电荷载流子的沟道区域，其中第一导电类型的移动电荷载流子在很大程度上仍可存在于完全耗尽的沟道区域中。同样的定义适用于“完全可耗尽的沟道区域”。
例如，完全耗尽的第一沟道区域1012不包括第二导电类型的任何移动电荷载流子或至少没有超过泄漏电流水平的第二导电类型的移动电荷载流子密度。此外，在实施例中，完全耗尽的第二沟道区域1022不包括第二导电类型的任何移动电荷载流子或至少没有超过泄漏电流水平的第二导电类型的移动电荷载流子密度。
因此，根据实施例，沟道区域1012和1022是在半导体器件1的传导状态下的完全耗尽的区域。
例如，沟道区域1012和1022被完全耗尽。这可以通过例如选择用于控制电极131和132的材料从而导致控制电极131、132的功函数可以不同于沟道区域1012和/或1022的功函数来实现。附加地或可替代地，这可以通过相对于例如第一负载端子结构11的电位而将控制电极131和132设置为适当的电位来实现。因此，在实施例中，由于在一侧上的控制电极131、132中的一个或二者的功函数与另一侧上的沟道区域1012、1022中的一个或二者的功函数之间的差异以及由于将控制电极131、132中的一个或二者设置为定义的电位，可以实现沟道区域1012、1022的完全耗尽。
例如，如果例如通过将所述第一范围内的电压施加在一侧上的每个控制电极131和132与另一侧上的第一负载端子结构11之间(例如，每个控制电极131和132的电位可以大于第一负载端子结构11的电位)，而将半导体器件1设置为传导状态，则沟道区域1012和1022可能变得完全耗尽第二导电类型的移动电荷载流子。在第一沟道区域1012中，与其中不施加正电压的状态相比，可以存在显著较少的第二导电类型的移动电荷载流子，例如空穴。并且，在第二沟道区域1022中，也可以存在显著较少的第二导电类型的移动电荷载流子，例如空穴。例如，表述“显著较少的移动电荷载流子”旨在于在本说明书中描述相应导电类型的移动电荷载流子的量小于另一导电类型的移动电荷载流子的10％。
根据实施例，如果施加在第一控制电极131和第一负载端子结构11之间的电压在所述第一范围内，例如在-3V至+3V的范围内，则半导体器件1被配置为完全耗尽第二导电类型的电荷载流子的第一沟道区域1012。根据另一实施例，如果施加在第一控制电极131和第一负载端子结构11之间的电场在第一范围内，例如在-10MV/cm至+10MV/cm的范围内或在-6MV/cm至+6MV/cm的范围内或在-4MV/cm至+4MV/cm内，则半导体器件1被配置为完全耗尽第一沟道区域1012。这类似地可以应用于第二沟道区域1022。
例如，在半导体器件1的阻塞状态下，在沟道区域1012和1022中的至少一个中——例如仅在沟道区域1022中，仅存在用于第二负载电流152的电流路径，从而允许最终泄漏电流经过。如上所述，施加在半导体器件1的负载端子结构11和12之间的正向电压可以在去向漂移区域100的过渡处形成的结处引发空间电荷区域。
为了将半导体器件1从传导状态切换到阻塞状态，可以在第一控制电极131和第一负载端子结构11之间施加与第一范围不同的第二范围内的电压，以便切断在第一沟道区域1012中的负载电流路径。例如，在要被切断的第一沟道区域1012中的负载电流路径是电子电流路径的情况下，第二范围可以在0V到特定负电压值的范围内。因此，在要被切断的第一沟道区域1012中的负载电流路径是空穴电流路径的情况下，第二范围可以在0V到特定正电压值的范围内。也可以在第二控制电极132和第一负载端子结构11之间施加又一电压或者在第二范围内的相同电压或另一电压。然后，可以在第二沟道区域1022中引发第二导电类型的移动电荷载流子的累积沟道。此外，在实施例中，第二沟道区域1022没有被耗尽，而是由于第二导电类型的掺杂剂而形成朝着第一负载端子结构11的导电连接。例如，累积沟道可以促进第二导电类型的第二电荷载流子从半导体主体10移出到第一负载端子结构11。这可有助于在半导体器件1的关断期间半导体主体10中的总电荷载流子浓度的快速降低。
为了将半导体器件1从阻塞状态切换到传导状态，可以在第一控制电极131和第一负载端子结构11之间施加第一范围内的电压，如上所述。然后可以例如通过形成反向沟道而在第一沟道区域1012中引发用于第一导电类型的移动电荷载流子的电流路径。反向沟道可以沿着延伸方向Z在整个第一沟道区域1012之上延伸。在一个变型中，反向沟道也可以沿着第一横向方向X和/或第二横向方向Y在整个第一沟道区域1012之上延伸。同时，由于所述电压在所述第一范围内，第一沟道区域1012可能变得完全耗尽第二导电类型的移动电荷载流子，使得抑制第二导电类型的移动电荷载流子流过半导体主体10和第一负载端子结构11之间的第一沟道区域1012。还可以在第二控制电极132和第一负载端子结构11之间施加又一电压或者在第一范围内的相同电压或另一电压。然后，第二沟道区域1022可以变得完全耗尽第二导电类型的移动电荷载流子，使得减少或抑制第二导电类型的移动电荷载流子流过半导体主体10和第一负载端子结构11之间的第二沟道区域1022。
半导体主体10还可以包括电连接到第二负载端子结构12并耦合到漂移区域100的第三端口区域103。第三端口区域103可以是第三半导体端口区域。例如，第三端口区域103包括具有第二导电类型的第一发射极和/或具有第一导电类型的第二发射极，例如所谓的n短路(在第一导电类型为n的情况下)，以便实现半导体器件1的反向导电性。此外，第三端口区域103可以包括缓冲区域，也称为场停止区域，其可以包括例如与漂移区域100相同的导电类型的掺杂剂，例如第一导电类型的掺杂剂，但与漂移区域100的掺杂剂浓度相比而言是更高的掺杂剂浓度。然而，由于第三端口区域103的这些示例性配置对于本领域技术人员来说通常是已知的，所以第一发射极、第二发射极和缓冲区域既没有在图3中图示出也没有在这里更详细地进行解释。
如在上面已经解释过的那样，半导体主体10可以被配置为在所述负载端子结构11和12之间的正向方向上传导总负载电流15。为此，第一控制电极131可以被配置为响应于接收到所述第一控制信号而引发反向沟道用于在第一沟道区域1012内传导第一负载电流151。例如，响应于接收到第一控制信号，半导体器件1可被配置为关于第二导电类型的移动电荷载流子完全耗尽第一沟道区域1012。因此，响应于接收到第二控制信号，半导体器件1还可以被配置为关于第二导电类型的移动电荷载流子完全耗尽第二沟道区域1022。
根据实施例，第一负载端子结构11包括源极端子(也称为“发射极端子”)，并且第二负载端子结构12包括漏极端子(也称为“集电极端子”)并且控制端子结构13包括栅极端子。因此，第一台面101的第一端口区域1011可以构成源极区域，例如半导体源极区域。
例如，为了将半导体器件1设置为传导状态，第一控制电极131可以被提供有具有在第一范围内的电压的第一控制信号，以便在第一沟道区域1012内引发反向沟道，在传导状态期间负载端子结构11、12之间的总负载电流15可以在正向方向上传导。例如，在第一控制电极131和第一负载端子结构11之间施加电压。在实施例中，如果施加的电压在第一范围内，则第一控制电极131的电位大于第一负载端子结构11的电位。
为了将半导体器件1设置成阻塞状态，第一控制电极131可以被提供有具有不同于第一范围的第二范围内的电压的控制信号，以便例如在第一沟道区域1012和漂移区域100之间的过渡处引发耗尽区域，在阻塞状态中可以阻止在正向方向上施加在第二负载端子结构12和第一负载端子结构11之间的电压并且防止负载电流15在正向方向上的流动。例如，电压施加在第一负载端子结构11和第一控制电极131之间。在实施例中，如果施加的电压在第二范围内，则第一控制电极131的电位等于或低于第一负载端子结构11的电位。
例如，可以采用在图1A至图3B的每一个中示意性地图示出的结构来形成IGBT、RC-IGBT、MOSFET等中的一个或多个器件单元。在实施例中，半导体器件1是IGBT、RC-IGBT或MOSFET之一。
根据上述，半导体器件1的操作和配置的实施例可以总结如下。半导体器件1可以被配置为通过提供具有在所述第一范围内的电压的控制信号而被设置到传导状态中。响应于接收到这样的控制信号，第一单元141可以被配置为在第一沟道区域1012内引发反向沟道，使得第一导电类型的第一电荷载流子的第一负载电流151可以穿过第一台面101。同时，第一单元141可以被配置为关于第二导电类型的电荷载流子完全耗尽第一沟道区域1012，并且因此大大降低或抑制第二负载电流152在第一台面101内的流动。此外，响应于接收到这样的控制信号，第二单元142可以被配置为关于第二导电类型的电荷载流子完全耗尽第二沟道区域1022，并且因此抑制第一负载电流151和第二负载电流152中的每一个在第二台面102内的流动。因此，在传导状态期间，单元141和142内的总负载电流可以至少基本上由第一负载电流151主导或者甚至说由其构成，因为第二负载电流152在所述单元141和142内基本上合计为零。为了将半导体器件1从传导状态切换到阻塞状态，控制信号可以被提供有在不同于第一范围的所述第二范围内的电压。响应于接收到这样的控制信号，半导体器件1可以被配置为使移动电荷载流子从半导体主体10移出。为此，第一单元141可以被配置为通过击穿所述反向沟道来切断第一台面101内的第一负载电流151。同时，第二单元142可以被配置为在第二沟道区域1022内引发累积沟道，以便允许第二负载电流152在第二台面内的流动。事实上，这样的第二负载电流152可以被认为是移除电流，因为它导致半导体主体10关于第二导电类型的第二电荷载流子而被耗尽。因此，在关断期间，单元141和142内的总负载电流15，即在第一负载端子结构11附近的总负载电流15，可以由第二单元142内的第二负载电流152主导或者甚至基本是由其构成。
图4示意性地图示出了根据一个或多个实施例的当处于传导状态中时半导体器件1的半导体主体10中的电荷载流子浓度的示例性分布。虚线示意性地图示出了沿着延伸方向Z的第一导电类型的电荷载流子例如电子的浓度(CC)的分布，并且点线示意性地图示出了沿着延伸方向Z的第二导电类型的电荷载流子例如空穴的电荷载流子浓度(CC)的分布。如图所示，在第一负载端子结构11附近，例如，在单元141和142内，与第二导电类型的载流子的浓度相比，第一导电类型的电荷载流子的浓度可能更高，例如是由于在前面段落中概述的原因以及由于单元141和142中的掺杂区域可能贡献于曲线。
例如在漂移区域100内沿着半导体主体10在延伸方向Z上的延伸，第一导电类型的电荷载流子的浓度例如由于可以在漂移区域100内的电子-空穴等离子体内建立的电荷中性的物理要求而可以基本上等于第二导电类型的电荷载流子的浓度。
在第二负载端子结构12附近，与第一导电类型的电荷载流子的浓度相比，第二导电类型的电荷载流子的浓度可能显著更高，例如这是由于第一导电类型的电荷载流子可以从半导体主体10持续地移动到第二负载端子结构12，并且其中第二导电类型的电荷载流子可以被持续地泵送到所述第一发射极外的漂移区域100中，该第一发射极可以被包括第三端口区域103内，该第三端口区域103被电连接到第二负载端子结构12，其中第一发射极可以具有第二导电类型。根据图4中未图示出的另一个实施例，在第二负载端子结构12附近，第一导电类型的电荷载流子的密度也可以在靠近第一导电类型的掺杂区域的面积中大得多，例如，以便实现如前所述的半导体器件1的反向导电性。在缓冲区或场停止区的区域中，可以出现第一和第二导电类型的电荷载流子的密度的差异。
例如，半导体器件1可以被配置为在半导体主体10内例如在漂移区域100内引发大于1016cm-3、或者甚至大于1017cm-3或者甚至大于2*1017cm-3的电荷载流子的总浓度。电荷载流子的这样的高浓度可以允许在传导状态期间实现相对低的通态电压，即，第一负载端子结构11和第二负载端子结构12之间的电压在标称负载电流处或者在流过半导体器件1的水平横截面的负载电流密度为至少100A/cm2处和约20℃处小于1V、小于0.9V、或者甚至小于0.8V。所述通态电压可以基本上由在第二负载端子结构12附近的pn结(未图示出)引起。因此，通态电压的下降可以沿着第一负载端子结构11和第二负载端子结构12之间的距离不对称地分布，例如这是由于在第二负载端子结构12附近出现的电压的主要变化和在第一负载端子结构11附近出现的可忽略的电压变化导致的。如果例如半导体主体10主要基于硅(Si)，则几乎不能实现显著小于0.7V的通态电压。
关于图5A，将解释第一单元141和第二单元142的一些示例性的空间尺寸。在给出具体值之前，应当理解，包括第一单元141和第二单元142的单元14可以呈现条形配置或针状配置，正如已经关于图1A所解释的那样。
在第一种情况(“条形”)中，如图5B中示意性所图示的，第一台面101和第二台面102中的每一个可以呈现鳍的形状，该鳍具有沿着一个横向方向(例如，Y)的总横向延伸，其合计为在其他横向方向(如X)上的总横向延伸的至少一倍。例如，鳍形台面101和102可以基本沿着整个有源单元场区16在一个横向方向上延伸。
在第二种情况(“针状”)中，如图5C中示意性所图示的，第一台面101和第二台面102中的每一个可以呈现线的形状。例如，台面101和102可以各自具有平行于水平面的圆形或矩形横截面，并且每个可以被绝缘结构133完全包围。
因此，根据图5A中示意性图示出的实施例，例如，单元141和142可以呈现针状配置或条形配置。在另一个实施例中，第一单元141可以呈现条形配置，并且第二单元142可以呈现针状配置，或反之亦然。
在实施例中，第一端口区域1011和第二端口区域1021每一个在水平Z0处(其可以是0nm)从它们与第一负载端子结构11的相应接触处沿着延伸方向Z分别延伸到水平Z12或水平Z22，其每一个都可以在30nm至500nm范围内、在50nm至400nm范围内、或者在50nm至300nm的范围内。水平Z12和Z22可以彼此基本上相同。因此，沿着延伸方向Z，第一端口区域1011可以具有在30nm至500nm范围内、在50nm至400nm的范围内、或在50nm至300nm的范围内的总延伸DZ13并且第二端口区域1021可以在延伸方向Z上具有与DZ13基本相同的总延伸DZ23。
此外，第一沟道区域1012和第二沟道区域1022每一个可以在水平Z12处从与第一端口区域1011的接触处或者分别在水平Z12处从与第二端口区域1021的接触处分别延伸，沿着延伸方向Z到水平Z13，或者分别到水平Z23，水平Z13和Z23每一个都可以是在50nm至700nm的范围内、在60nm至550nm的范围内、或者在100nm至400nm的范围内。水平Z13和Z23可以彼此相同。因此，沿着延伸方向Z，第一沟道区域1012可以具有在50nm至700nm的范围内、在80nm至550nm的范围内、或者在150nm至400nm的范围内的总延伸DZ14，并且第二沟道区域1022可以在延伸方向Z上具有与DZ14基本相同的总延伸DZ24。
第一控制电极131和第二控制电极132可以沿着延伸方向Z而与第一负载端子结构11分别地间隔开距离DZ11或可以等于DZ11的距离DZ21。因此，所述距离DZ11和DZ21可以与沿着延伸方向Z将控制电极131和132与第一负载端子结构11隔离的绝缘结构133的区段的厚度相同。DZ11和DZ21中的每一个可以在10nm至490nm的范围内、在20nm至180nm的范围内、或在50nm至250nm的范围内。换言之，第一控制电极131在量值上可以呈现出布置在与DZ11相对应的水平Z11处的近端，而第二控制电极132在量值上可以呈现出布置在与DZ11相对应的水平Z21处的近端。
在实施例中，第一控制电极131可以沿着延伸方向Z呈现出总延伸DZ15，其比第一沟道区域1012的总延伸DZ14更大并且可以被布置成使得其沿着第一沟道区域1012的延伸方向Z呈现出比第一沟道区域1012的总延伸DZ14的100％更大的公共延伸范围，如图5A中示意性所图示。因此，第一控制电极131的所述总延伸DZ15可以合计为DZ14的至少1.1倍、DZ14的1.3倍、或甚至DZ14的1.5倍。在与延伸方向Z的相反方向上，可以存在一个在10nm至490nm的范围内、在20nm至380nm的范围内或在50nm至250nm的范围内的重叠DZ12，其同时可以是与第一端口区域1011的公共延伸范围。在延伸方向Z上，第一控制电极131可以呈现出在10nm至490nm的范围内、在20nm至380nm的范围内或在50nm至250nm的范围内的重叠DZ16，其同时可以是与漂移区域100的公共延伸范围。此外，第一控制电极131可以在水平Z14处呈现一个与在Z15处的绝缘结构133的远端间隔开距离DZ17的远端，距离DZ17可以在60nm至1200nm的范围内、在100nm至900nm的范围内或在200nm至650nm的范围内。
在实施例中，沿着第一横向方向X将第一控制电极131与第一沟道区域1012绝缘的绝缘结构133的有效厚度DX12/DX14小于沿着负载电流方向Z——即延伸方向Z将第一控制电极131与半导体主体10绝缘的绝缘结构133的有效厚度DZ17。例如，DX12和DX14中的每一个合计为不大于DZ17的90％、不大于DZ17的75％、或者甚至低于DZ17的50％。然而，在实施例中，DZ17因此可以大于DX12和DX14中的每一个，DZ17与DX12(或Dx14)之间的倍数小于6或小于3。
上面关于第一控制电极131沿着延伸方向Z的延伸和布置已经陈述的内容可以同样适用于第二控制电极132及其相对于第二沟道区域1022的相对位置。因此，DZ25的值可以在与DZ15相同的范围内，DZ21的值可以在与DZ11相同的范围内，DZ22的值可以在与DZ12相同的范围内，并且DZ26的值可以在与DZ16相同的范围内。此外，第二控制电极132可以在水平Z24处呈现一个与在Z25处的绝缘结构133的远端间隔开距离DZ27的远端，其中DZ27的值可以在与DZ17相同的范围内。
在实施例中，沿着第一横向方向X将第二控制电极132与第二沟道区域1022绝缘的绝缘结构133的有效厚度DX22/DX24小于沿着负载电流方向Z——即延伸方向Z将第二控制电极132与半导体主体10绝缘的绝缘结构133的有效厚度DZ27。例如，DX22和DX24中的每一个合计为不大于DZ27的90％、不大于DZ27的75％、或者甚至低于DZ27的50％。然而，在实施例中，DZ27因此可以大于DX22和DX24中的每一个，DZ27与DX22(或DX24)之间的倍数小于6或小于3。
沿着第一横向方向X，第一控制电极131可以与第一沟道区域1021间隔开距离DX12，距离DX12可以在1nm至100nm的范围内、在2nm至50nm的范围内nm或者在3nm至20nm的范围内。所述距离DX12可以与沿着第一横向方向X将第一控制电极131与第一台面101隔离的绝缘结构133的厚度相同。相应地，沿着第一横向方向X，第二控制电极132可以与第二沟道区域1022间隔开距离DX22，距离DX22可以在1nm至100nm的范围内、在2nm至50nm的范围内或者在3nm至20nm的范围内。所述距离DX22可以与沿着第一横向方向X将第二控制电极132与第二台面102隔离的绝缘结构133的厚度相同。
第一控制电极131沿着第一横向方向X的厚度DX11可以在10nm至10,000nm的范围内、在50nm至7000nm的范围内、或在100nm至5,000nm的范围内。第二控制电极132沿着第一横向方向X的厚度DX21可以与厚度DX11范围相同，或者在与在上面关于厚度DX11所描述的所述范围不同的另一个范围中。如上所提及，与图5A中的示例性示意图相对照，根据一个或多个实施例，控制电极131和132可以彼此接触(即，在图5A中，X16将等于X21)，从而形成可用于控制第一单元141和第二单元142中的每一个的联合控制电极。
在根据图5A的实施例中，如在上面所解释的，单元141和142可以呈现针状配置或条形配置。例如，在第一种情况(“针状”)中，单元141和142可以每一个呈现出例如径向对称的结构并且图5A的垂直横截面的部分实际上仅仅描绘了分别涂覆第一台面101或第二台面102的呈现出例如圆筒形状的单个第一控制电极131和呈现出例如也是圆筒形状的单个第二控制电极132。在这种情况下，第一横向方向X和第二横向方向Y中的每一个表示径向方向。此外，针状单元还可以平行于YX平面呈现矩形横截面，例如具有圆角或椭圆形横截面。在第二种情况(“条形”)中，第一单元141可以包括仅在一个横向侧面上位于第一台面101侧面的单片第一控制电极131，并且相应地，第二单元142也可以包括仅在一个横向侧面上位于第二台面102侧面的单片第二控制电极132。在另一个实施例中，如图5A所图示，第一控制电极131可以是多部分的，例如两部分第一电极131，并且第二控制电极132也可以是多部分的，例如两部分第二电极132。例如，根据图5A的实施例，如果单元141和142呈现条形配置，则第一控制电极131可以是关于第一台面101而沿着第一横向方向X镜像对称地布置的两部分第一控制电极131，并且第二控制电极132可以是关于第二台面102而沿着第一横向方向X镜像对称地布置的两部分第二控制电极132。因此，在上面关于尺寸DX11、DX21和DX12、DX22已经陈述的内容可以同样适用于图5A所指示的尺寸DX14、DX24和DX15、DX25。
正如在上面已经解释的那样，台面101和102及其组件的空间尺寸可以各自被绝缘结构133限制。第一台面101和第二台面102中的每一个的总延伸Z15分别平行于可以与延伸方向Z平行的第一负载电流151或第二负载电流152的路径，其可以合计为例如在第一横向方向X和第二横向方向Y中的至少一个上的垂直于负载电流路径的相应总延伸DX13、DX23的至少一个倍数。
例如，第一台面101的第一沟道区域1012在与第一台面101内的第一负载电流151的行进垂直的方向上、例如在垂直于延伸方向Z的方向上、例如第一横向方向X上的宽度DX13，可以比在第一台面101内的第一负载电流151的方向上、例如沿着平行于延伸方向Z的方向上合计为DX13的至少三倍的距离小100nm、小60nm、或甚至小40nm。例如，第一沟道区域1012可以沿着延伸方向Z上的至少300nm呈现小于100nm的DX13的宽度，沿着延伸方向Z上的至少180nm呈现小于60nm的DX13的宽度，或者沿着延伸方向Z上的至少120nm呈现小于40nm的DX13的宽度。
类似地，第二台面102的第二沟道区域1022在与第二台面102内的第二负载电流152的行进垂直的方向上、例如在垂直于延伸方向Z的方向上、例如第一横向方向X上的宽度DX23，可以比在第二台面102内的第二负载电流152的方向上、例如沿着平行于延伸方向Z的方向上合计为DX23的至少三倍的距离小100nm、小60nm、或甚至小40nm。例如，第二沟道区域1022可以沿着延伸方向Z上的至少300nm呈现小于100nm的DX23的宽度，沿着延伸方向Z上的至少180nm呈现小于60nm的DX23的宽度，或者沿着延伸方向Z上的至少120nm呈现小于40nm的DX23的宽度。
应当理解，与图5A中的示意表示相反，绝缘结构133不是必须至少与第一控制电极131在延伸方向Z上沿着第一台面101和第二台面102之间的整个距离DX30延伸得一样远，而是可以在延伸方向Z上延伸较少，例如分别与在延伸方向Z上第一端口区域1011的总延伸或者第二端口区域1021的总延伸(图5A中的DZ13，DZ23)的范围相同，例如沿着第一台面101和第二台面102之间的距离DX30的至少80％。
沿着第一横向方向X和第二横向方向Y之一的在第一单元141和第二单元142之间的距离在下文中也被称为“单元间间距”DX40，其可以在100nm至15,000nm的范围内、在300nm至10,000nm的范围内或在500nm至8000nm的范围内。
在实施例中，根据下面给出的以下等式(1)来确定第一台面101的尺寸
DX13≤2*Wmax；
Figure BDA0001338258310000281
因此，在实施例中，DX13(即，第一沟道区域1011的宽度)等于或小于沿着第一台面101在延伸方向Z上的总延伸的至少80％、至少90％、或沿着至少95％、或甚至沿着至少99％的最大宽度Wmax的两倍，最大宽度Wmax根据上面给出的等式(1)确定，其中
ε＝第一沟道区域1012的材料的介电常数；
k＝波尔兹曼常数；
T＝温度；
ln表示自然对数；
NA＝第一沟道区域1012的材料的掺杂剂浓度；
ni＝本征载流子浓度(例如，在27℃、Si的情况下为1.45*1010)；和
q＝基本电荷。
在实施例中，第二台面102被相应地确定尺寸，即，DX23等于或小于沿着第一台面101在延伸方向Z上的总延伸的至少80％、至少90％、或沿着至少95％、或甚至沿着至少99％的最大宽度Wmax的两倍，最大宽度Wmax由适用于第二沟道区域1022的值确定。
例如，DX13和DX23中的每一个在15nm至100nm的范围内，而第一沟道区域1012的掺杂浓度和第二沟道区域1022的掺杂浓度中的每一个都大于8*1018cm-3。
在实施例中，第一端口区域1011、第一沟道区域1012、第二端口区域1021和第二沟道区域1022中的每一个可以因此构成纳米尺度的结构，其具有在第一横向方向X、第二横向方向Y和延伸方向Z中的至少一个方向上小于100nm的空间尺寸。在实施例中，相应区域呈现小于100nm的延伸的所述至少一个方向垂直于在相应区域内传导的适用负载电流的方向。
根据图6中示意性和示例性地图示出的实施例，半导体主体10还可以包括第一平台区域1013和第二平台区域1023。
第一平台区域1013可以与第一沟道区域1012接触并且可以呈现出与第一沟道区域1012的掺杂剂互补的导电类型的掺杂剂。因此，第一平台区域1013可以具有第一导电类型。
第二平台区域1023可以被布置在第二沟道区域1022和半导体漂移区域100之间；例如，它可以与第二沟道区域1022接触并且可以呈现出与第二沟道区域1022的掺杂剂相同的导电类型的掺杂剂。因此，第二平台区域1023可以具有第二导电类型。
例如，第二平台区域1023朝着第一控制电极131延伸，并且第一平台区域1013朝着第二控制电极132延伸。例如，第二平台区域1023和第一控制电极131可以呈现公共横向延伸范围DX80。例如，沿着第一横向方向X的在第一台面101和第二台面102之间的距离合计为小于200nm、小于150nm、或者甚至小于100nm。此外，第二平台区域1023可以呈现出沿着延伸方向Z的变化的掺杂剂浓度，其可以在沿着延伸方向Z的平均总延伸DZ30的大致中心处呈现例如最大值。
例如，第一平台区域1013朝着第二控制电极132延伸。第一平台区域1013和第二平台区域1023可以彼此接触并且可以沿着第一横向方向X呈现出至少为20nm、至少为50nm或大于100nm的公共横向延伸范围DX90。公共横向延伸范围DX90可以至少部分地包括公共横向延伸范围DX80。因此，第一平台区域1013和第一控制电极131也可以呈现出公共横向延伸范围。此外，第一平台区域1013可以呈现出沿着延伸方向Z的变化的掺杂剂浓度，其可以在沿着延伸方向Z的平均总延伸DZ40的大致中心处呈现例如最大值。
在实施例中，与第一平台区域1013相比，第二平台区域1023沿着延伸方向Z进一步延伸到半导体漂移区域100内。
在图7中以及在图8中示意性地图示出了第一平台区域1013和第二平台区域1023的另外的示例性实施例。
因此，第一平台区域1013可以与第一沟道区域1012接触，其中两个区域之间的过渡1014可以在第一台面101内建立。例如，在第一沟道区域1012具有第二导电类型的情况下和在第一平台区1013具有第一导电类型的情况下，如图6的示例中那样，第一沟道区域1012和第一平台区域1013之间的过渡1014可以建立pn结。所述pn结可以在第一台面101内建立。与被绝缘结构133在空间上限制的第一台面101相比，从过渡1014处开始，第一平台区域1013可以沿着延伸方向Z进一步延伸。在实施例中，第一平台区域1013的掺杂剂浓度可以沿着延伸方向Z变化。例如，在向第一沟道区域1012的过渡处，掺杂剂浓度可以在漂移区域100的掺杂剂浓度的范围内，然后可以沿着延伸方向Z而增加例如在中心处达到峰值(根据沿着延伸方向Z的延伸)，然后再次减小例如达到与漂移区域掺杂剂浓度相当的值。
例如，在第一台面101外部，第一平台区域1013可以在延伸方向Z以及平行于第一横向方向X的方向和与第一横向方向X反平行的方向中的每一个上延伸。例如，在第一平台区域1013被布置在第一台面101的外部的区段中，第一平台区域1013可以沿着第一横向方向X在其总延伸DX70的至少一部分上与绝缘结构133接触，其中所述部分可以在例如DX70的10％至100％的范围内。在第一台面101的外部的沿着第一横向方向X的总横向延伸的可能剩余区段可以借助于漂移区域100而与绝缘结构133分离，其中沿着延伸方向Z的距离DZ60可以是在高达300nm的范围内、在高达200nm的范围内或在高达150nm的范围内。而且，正如上面已经解释过的那样，对于绝缘结构133，根据一个或多个实施例也可以将控制电极131和132彼此接触地布置，从而形成用于控制第一单元141和第二单元142中的每一个的单片控制电极。换言之，在实施例中，控制电极131和132可以是一个联合控制电极的相应区段，导致控制电极131和132(与图6中的示意性和示例性表示形成对照)不通过绝缘结构133彼此分离。
总横向延伸DX70可以是(图5A中所指示)第一台面101的宽度DX13的至少一个倍数，例如，合计为DX13的在2到1000的范围内、在4至700的范围内、或在10至500范围内的倍数。因此，DX70可以例如在40nm至10000nm的范围内、在80nm至7000nm的范围内、或者在200nm至5000nm的范围内。此外，在第一平台区域1013的被布置在第一台面101的外部的区段中，第一平台区域1013可以呈现沿着延伸方向Z的总延伸DZ40，其可以在与第一台面101沿着延伸方向Z的总延伸Z15(参见图5A)相似的范围内。例如，DZ40可以在高达600nm的范围内、在高达500nm的范围内、或者在高达400nm的范围内。如图7中所图示，DZ40可以沿着第一平台区域1013的第一横向方向X上的总延伸而变化。此外，与图6中的示意性和示例性表示形成对照，第一平台区域1013可以沿着第一横向方向X例如靠近第二台面102进一步延伸。
此外，关于根据图8的示例性实施例，第二平台区域1023可以与第二沟道区域1022接触，其中两个区域之间的过渡可以在第二台面102内建立。然而，在第二沟道区域1022具有第二导电类型的情况下以及在第二平台区域1023也具有第二导电类型的情况下，如图6的示例中那样，第二沟道区域1022和第二平台区域1023之间的过渡可以例如仅仅通过沿着延伸方向Z的掺杂剂浓度的改变来建立。所述改变可以存在于第二台面102内。
与被绝缘结构133在空间上限制的第二台面102相比，在第二台面102内的所述过渡处开始，第二平台区域1023可以沿着延伸方向Z进一步延伸。例如，在第二台面102的外部，第二平台区域1023可以沿着延伸方向Z以及平行于第一横向方向X的方向和与第一横向方向X反平行的方向中的每一个上延伸。例如，在第二平台区域1023被布置在第二台面102的外部的区段中，第二平台区域1023沿着第一横向方向X在其总延伸DX60的至少一部分上与绝缘结构133接触，其中所述部分可以在例如DX60的10％至100％的范围内。在第二台面102的外部的沿着第一横向方向X的总横向延伸的可能剩余部分可以借助于漂移区域100而与绝缘结构133分离，其中沿着延伸方向Z的距离DZ50可以是在20nm至400nm的范围内、在30nm至300nm的范围内、或在50nm至200nm的范围内。
总横向延伸DX60可以是(图5A中所示)第二台面102的宽度DX23的至少一个倍数，例如，合计为DX23的在2到1000范围内、在4到700的范围内、或在10到500的范围内的倍数。因此，DX60可以例如在40nm至10000nm的范围内，在80nm至7000nm的范围内、或者在200nm至5000nm的范围内。此外，在第二平台区域1023的被布置在第二台面102的外部的区段中，第二平台区域1023可以呈现沿着延伸方向Z的总延伸DZ35，其可以在与第二台面102沿着延伸方向Z的总延伸Z25相似的范围内(参见图5A)。例如，DZ35可以在高达1000nm的范围内、在高达700nm的范围内、或在高达500nm的范围内。如图7中所图示，DZ35可以沿着第二平台区域1023的第一横向方向X上的总延伸而变化，所述总延伸例如在可以沿着延伸方向Z与所述绝缘结构133间隔开距离DZ50的区段中合计为仅DZ30。例如，DZ30可以在10nm至500nm的范围内、在20nm至400nm的范围内、或者在30nm至600nm的范围内。
图9至图13中的每一个示意性地且示例性地图示出了根据一些实施例的半导体器件1的垂直横截面的区段。半导体器件1可以包括耦合到第一负载端子结构11和第二负载端子结构(图9-13中未示出；参考例如图2A至图3B中的参考标记12)的半导体主体10。半导体主体10可以被配置为传导负载电流15。
提供第一单元141和第二单元142，其中所述单元141和142的每一个可以在一侧上电连接到第一负载端子结构11，并且在另一侧上电连接到半导体主体10的漂移区域100。如在上面已经解释过的那样，漂移区域100可以具有第一导电类型。
第一台面101可以被包括在第一单元141中。第一台面101可以包括可以电连接到第一负载端子结构11的具有第一导电类型的第一端口区域1011和可以耦合到漂移区域100的第一沟道区域1012。
第二台面102可以被包括在第二单元142中。第二台面102可以包括可以电连接到第一负载端子结构11的具有第二导电类型的第二端口区域1021和耦合到漂移区域100的第二沟道区域1022。
第一台面101和第二台面102中的每一个可以在相应台面内在垂直于负载电流的方向上——其可以平行于延伸方向Z——被绝缘结构133在空间上限制，并且可以在所述方向例如第一横向方向X上呈现小于100nm的总延伸(参见图5A中的参考标记DX13和DX23)。
绝缘结构133可容纳用于控制第一台面101和第二台面102内的负载电流的控制电极结构131、132。例如，控制电极结构131、132可以与第一负载端子结构11电绝缘。根据一个或多个实施例，控制电极结构131、132可以由第一控制电极131和第二控制电极132中的至少一个形成。
关于根据图9到图13的半导体器件1的实施例的这些组件的示例性功能和/或结构配置，对上面进行参考。因此，应当理解，如果没有另外明确说明，则已经关于图1A至图8中的每一个所陈述的内容也可以适用于根据图9到图13的实施例。
因此，参考根据图9到图13的实施例，控制电极结构131、132可以被配置为在第一沟道区域1012内引发反向沟道，并且在第二沟道区域1022内引发累积沟道。此外，半导体器件1可以被配置为例如在切换到阻塞状态之前不久、在关断之前不久的过渡状态期间同时提供在第一沟道区域1012内的反向沟道和在第二沟道区域1022内的累积沟道。例如，控制电极结构131、132可以沿着延伸方向Z平行于第一台面101和第二台面102中的每一个而延伸，并且可以沿着所述延伸方向Z与第一沟道区域1012和第二沟道区域1022中的每一个完全重叠。在实施例中，将控制电极结构131与第一沟道区域1012绝缘的绝缘结构133的有效厚度(参见图5A中的参考标记DX12和DX14)和将控制电极结构132与第二沟道区域1022绝缘的绝缘结构133的有效厚度(参见图5A中的参考标记DX22、DX24)中的每一个可以小于25nm。
根据如图9-图13的每一个中示例性且示意性地图示出的一个或多个实施例，半导体器件1可以另外包括可以与控制电极结构131、132电绝缘的引导电极134。
例如，绝缘结构133不仅容纳控制电极结构131、132而且容纳引导电极134。可以将引导电极134布置在第一台面101和第二台面102之间。例如，引导电极134可以与第一控制电极131和第二控制电极132中的每一个相分离地定位。
在实施例中，沿着第一横向方向X将第一控制电极131与第一沟道区域1012绝缘的绝缘结构133的有效厚度DX12/DX14小于沿着负载电流方向Z——即延伸方向Z将引导电极134与半导体主体10绝缘的绝缘结构133的有效厚度。例如，DX12和DX14中的每一个合计不大于沿着延伸方向Z将引导电极134与半导体主体10绝缘的绝缘结构133的有效厚度的90％、不大于所述有效厚度的75％、或甚至小于所述有效厚度的50％。
在实施例中，沿着第一横向方向X将第二控制电极132与第二沟道区域1022绝缘的绝缘结构133的有效厚度DX22/DX24小于沿着负载电流方向Z——即延伸方向Z将引导电极134与半导体主体10绝缘的绝缘结构133的有效厚度。例如，DX22和DX24中的每一个合计不大于沿着延伸方向Z将引导电极134与半导体主体10绝缘的绝缘结构133的有效厚度的90％、不大于所述有效厚度的75％、或甚至小于所述有效厚度的50％。
在实施例中，与可以提供给第一控制电极131和第二控制电极132中的一个或二者的电位相比，引导电极134连接到另一个电位。例如，引导电极134可以电连接到第一负载端子结构11或第二沟道区域1022。因此，根据一个或多个实施例，引导电极134的电位可以与第一负载端子结构11的电位例如接地/基础电位(mass)以及第二沟道区域1022的电位之一基本相同。
在下文中，将解释引导电极134的定位和尺寸定制的一些示例性方式。
例如，例如沿着第一横向方向X的在第一台面101和第二台面102之间的距离可以合计为间距宽度p，如图9-图13的每一个中所指示。关于图5A，该间距宽度p也被称为“单元间间距”(参照图5A中的参考标记DX40)。例如，间距宽度p可以在300nm至20μm的范围内、在300nm至10μm的范围内、或在300nm至1μm的范围内。在实施例中，引导电极134至少沿着所述间距宽度p的70％延伸。如图10到图13的每一个中示意性地图示出的那样，所述百分比可以甚至更大；例如，引导电极134甚至可以至少沿着所述间距宽度p的85％延伸。
此外，引导电极134可以沿着延伸方向Z至少延伸到控制电极结构131、132那么远，或者甚至进一步延伸至绝缘结构133内。例如，在垂直横截面中，引导电极134可以沿着延伸方向Z、或者分别在垂直横截面中与控制电极结构131、132重叠，引导电极134可以完全布置在控制电极结构131、132的下方。在一个或多个实施例中，至少在引导电极134被布置在控制电极结构131、132的下方的区域中，引导电极134可以在第一横向方向X上呈现与控制电极结构131、132的公共延伸范围，如在图10-图13的每一个中示意性和示例性地图示出的那样。引导电极134甚至可以在第一台面101和第二台面102中的每一个的绝缘结构133内沿着延伸方向Z进一步延伸。
在实施例中，绝缘结构133耦合到第一负载端子结构11并形成彼此相邻布置的多个沟槽，其中每个沟槽可以包括相应的控制电极结构131、132和相应的引导电极134，如图9-图13中所示意性和示例性图示出的那样。此外，每个沟槽可以被布置成与第一台面101和第二台面102中的至少一个相邻。在实施例中，每个沟槽与第一台面101和第二台面102中的每一个接触。如关于图1A-图8已经解释过的那样，第一控制电极131和第二控制电极132可以被实现为联合控制电极，其也被称为第一控制电极131，并且在图12和图13中被示意性地图示出。
此外，关于根据图9至图11的实施例，应当理解，在这里所图示的第一控制电极131和第二控制电极132可以彼此电连接或彼此电绝缘。
无论所述示例性实现变型涉及将第一控制电极131和第二控制电极132作为分开的控制电极或联合控制电极，应当理解，由绝缘结构133形成的每个沟槽可以容纳相应的控制电极结构131、132(或分别地，131)和相应的引导电极134。例如，由绝缘结构133形成的两个相邻的沟槽可以例如沿着第一横向方向X通过第一台面101和第二台面102之一彼此分离。此外，每个沟槽可以呈现出相等的空间尺寸。
根据一个或多个实施例，引导电极134的横向表面面积1347——例如沿着延伸方向Z在引导电极134的远端处，可以大于控制电极结构131、132的横向表面面积137——例如沿着延伸方向Z在控制电极结构131、132的远端处，如图9-图11的每一个中示意性和示例性地图示出的那样。所述横向表面面积1347和137中的每一个可以与由第一横向方向X和第二横向方向Y限定的平面平行。例如，引导电极134的所述横向表面面积1347合计为控制电极结构131、132的横向表面面积137的至少两倍。这个倍数甚至可以大于2，例如大于3、大于5或甚至大于10。在其它实施例中，如图12和图13中示意性和示例性地图示出的那样，所述表面面积1347和137也可以彼此基本相同。
在实施例中，引导电极134具有在第一台面101和第二台面102之间沿着第一横向方向X的总横向延伸，例如，以及例如沿着延伸方向Z的总垂直延伸，其中总横向延伸可以大于总垂直延伸。例如，总横向延伸可以合计为大于总垂直延伸的110％、大于总垂直延伸的150％或甚至大于200％。例如，这种结构可导致引导电极134的横向耦合电容大于引导电极134的垂直耦合电容。
在另一个实施例中，如图9至图13的每一个中示例性地图示出的，第一台面101和第二台面102(例如，第一台面101)中的至少一个以及控制电极结构131、132(例如，第一控制电极131)具有沿着延伸方向Z(例如，垂直方向)的第一公共延伸范围，例如与第一台面101和第二台面102中的至少一个和控制电极结构(例如，第一控制电极131)之间的绝缘结构133相邻。此外，第一台面101和第二台面102中的所述至少一个和引导电极134可以具有沿着延伸方向Z的第二公共延伸范围，例如与第一台面101和第二台面102中的至少一个与引导电极134之间的绝缘结构133相邻。例如，第二公共延伸范围小于第一公共延伸范围；例如，第二公共延伸范围合计为小于第一公共延伸范围的90％、小于第一公共延伸范围的75％或者甚至小于50％。参见图9和图10，应当理解，其中控制电极结构131、132中的每一个和引导电极134沿着延伸方向Z与台面101和102重叠并且其中控制电极结构131、132被布置得更靠近台面的区段将对第二公共延伸范围没有贡献；因此，也根据图9和图10的实施例，第二公共延伸范围小于第一公共延伸范围。
在另一实施例中，如图9至图11的每一个中示例性地图示出的，引导电极134可以具有在第一横向方向X上例如沿着第一横向方向X的总横向延伸，所述总横向延伸大于控制电极结构131、132例如沿着第一横向方向X的总横向延伸。例如，控制电极结构131、132的总延伸由第一控制电极131和第二控制电极132中的一个形成。例如，引导电极134的总横向延伸合计为控制电极结构131、132的总延伸的至少200％。
参考图9的实施例，可以彼此共面地布置控制电极结构131、132和引导电极134。例如，这可以意味着第一控制电极131、第二控制电极132和引导电极134中的每一个具有基本上相同的总垂直延伸，并且沿着延伸方向Z呈现与所述总垂直延伸基本相同的公共延伸范围；即，根据实施例，这三个电极131、132和134不沿着延伸方向Z彼此偏移，或者在另一个实施例中，沿着延伸方向Z彼此偏移不超过电极131、132和134之一的总垂直延伸的10％。
例如，根据一个或多个实施例，如果电连接到第一负载端子结构11，则引导电极134可以用作场电极，或者分别地，用作屏蔽电极。例如，这可以允许增加沿着第一横向方向X的第一台面101和第二台面102之间的距离，即增加上述间距宽度p，而不增加半导体器件1的不受控制的开启的风险(也称为“锁存”)。
现在更详细地参考根据图9的半导体器件1的实施例，第一控制电极131和第二控制电极132中的每一个沿着第一横向方向X的宽度可以相对小，如示意性图示的那样。例如，如果控制电极131和132由多晶硅制成，那么例如150nm的相应宽度可以是足够的。在硅化结构的情况下，宽度可以甚至更小。例如，根据一个或多个实施例，生产控制电极131和132可以包括执行沉积处理步骤和间隔物蚀刻处理步骤，其可以遵循用于生产例如基于金属硅化物和/或金属自对准硅化物的结构的方法。根据另一个实施例，控制电极131和/或132和/或引导电极134可以由以下中的一项或多项组成或包括以下中的一项或多项：例如TaN或TiN的金属氮化物、铝、钛、镁、钪、钇、铷、硒和锶。此外，例如在提供用于绝缘控制电极131和132的电介质层之后，可以至少部分地填充的所述控制电极131和132之间的体积是用于形成引导电极134的电极材料。
现在转到根据图10的半导体器件1的实施例，在绝缘结构133内形成控制电极131和132之前，可以在绝缘结构133的底部区域内形成薄电极层。在薄电极层的顶部上，可以形成电介质层，以便在要在之后形成的控制电极131和132与薄电极层之间提供绝缘。例如，可以然后如上所概述的那样创建控制电极131和132。在实施例中，在形成控制电极131和132之后，可以部分地去除所述电介质层，以便在控制电极131和132之间的区域中露出薄电极层。然后，可以至少部分地填充的控制电极131和132之间的剩余体积是与电极层接触以便形成引导电极134的电极材料。
参考图11作为示例，第一台面101还可以包括布置在第一沟道区域1012下方的半导体区域1017。例如，根据一个或多个实施例，半导体区域1017具有第一导电类型，其中半导体区域1017可以呈现出与漂移区域100相比更大的掺杂剂浓度。例如，半导体区域1017的增加的掺杂剂浓度可以允许在半导体器件1的传导状态期间经由第一沟道区域1012抑制第二导电类型的电荷载流子的排出。参考图10和图11作为示例，可以通过在如上所提及的那样在绝缘结构133的底部区域中形成所述薄电极层之后中断电极创建过程，并且通过执行用于增加第一沟道区域1012下方的掺杂剂浓度的注入处理步骤来提供这种半导体区域1017，以便创建半导体区域1017。例如，注入处理步骤可以包括斜角注入和双斜角注入中的至少一个。此外，在第一沟道区域1012下方的掺杂剂浓度增加之后，即在已经形成半导体区域1017之后，可以继续使用如前面段落中示例性地概述的电极创建过程。
如之前某个时候已经强调的那样，根据一个或多个实施例，第一控制电极131和第二控制电极132不一定必须彼此分开布置，而是还可以被实现为联合控制电极，本文中也被称为第一控制电极131，如图12和图13中示意性图示的那样。为此，在绝缘结构133的底部区域中形成所述薄电极层之后，也可以认为在绝缘结构133内形成引导电极134的过程基本结束。然后，可以在形成引导电极134的薄电极层的顶部上创建所述电介质层。然后，绝缘结构13内的剩余体积可以几乎被形成第一控制电极131的电极材料完全填充，第一控制电极131可用于用公共控制信号来控制第一台面101和第二台面102中的每一个。换言之，引导电极134不一定必须布置在所述第一控制电极131和所述第二控制电极132之间，而是可以完全布置在控制电极结构的下方，而不管是以两个分开布置的控制电极131、132或联合控制电极131的形式来实现的。本领域技术人员通常已知用于接触掩埋电极的部件，掩埋电极诸如根据图12和图13示意性地图示出的实施例的引导电极134。例如，引导电极134可以与横向绝缘的接触孔接触，该接触孔在引导电极134和例如第一负载端子结构11之间建立电连接。可替代地或附加地，与第一控制电极131相比，引导电极134可以沿着第二横向方向Y进一步延伸并且可以相应地在第二横向方向Y上在绝缘结构133的一端处——例如在由绝缘结构133形成的沟槽的端部处被接触。
正如在上面已经解释过的那样，代替与第一负载端接结构11电连接，引导电极134也可以电连接到第二沟道区域1022。参考图13作为示例，第二台面102可以包括接触区域1341，所述接触区域1341将一个沟槽的引导电极134连接到相邻沟槽的引导电极134。例如，接触区域1341可以与所述两个引导电极134都接触。就延伸方向Z而言，接触区域1341还可以在一侧上与第二沟道区域1022接触并且在另一侧上与漂移区域100接触。在实施例中，接触区域1341是作为第二沟道区域1022的半导体接触区域1341，其包括例如更大掺杂剂浓度的例如第二导电类型的掺杂剂。例如，连接到接触区域1341的引导电极134可以允许在第一控制电极131下方引导可能与第一负载端子结构11的电位接近的第二沟道区域1022的电位，而不需要如前面段落中所概述的那样分开提供用于接触掩埋引导电极134的接触部件。
在从属权利要求中限定了另外的实施例的特征。只要没有将这些特征明确地描述为彼此替代，则上述实施例的特征和另外实施例的特征可以彼此组合以用于形成附加实施例。
在上文中，解释了关于功率半导体器件和加工功率半导体器件的方法的实施例。例如，这些实施例基于硅(Si)。因此，单晶半导体区域或层，例如示例性实施例的半导体区域10、100、101、1011、1012、1013、1017、102、1021、1022、1023、103、1341，可以是单晶硅区域或硅层。在其它实施例中，可以使用多晶硅或非晶硅。
然而，应当理解，半导体区域例如示例性实施例的区域10、100、101、1011、1012、1013、1017、102、1021、1022、1023、103、1341可以由适用于制造半导体器件的任何半导体材料来制成。这种材料的示例包括但不限于：诸如硅(Si)或锗(Ge)的基本半导体材料，诸如碳化硅(SiC)或硅锗(SiGe)的IV族化合物半导体材料，诸如氮化镓(GaN)、砷化镓(GaAs)、磷化镓(GaP)、磷化铟(InP)、磷化铟镓(InGaPa)、氮化铝镓(AlGaN)、氮化铟铝(AlInN)、氮化铟镓(InGaN)、氮化铝镓(AlGaInN)或磷砷化镓铟(InGaAsP)的二元、三元或四元III-V族半导体材料，以及诸如碲化镉(CdTe)和碲化汞镉(HgCdTe)等的二元或三元II-VI半导体材料。上述半导体材料也被称为“同质结半导体材料”。当组合两种不同的半导体材料时，形成异质结半导体材料。异质结半导体材料的示例包括但不限于：氮化铝镓(AlGaN)-氮化铝镓铟(AlGaInN)、氮化铟镓(InGaN)-氮化铝镓铟(AlGaInN)、氮化铟镓(InGaN)-氮化镓(GaN)、氮化镓铝(AlGaN)-氮化镓(GaN)、氮化铟镓(InGaN)-氮化铝镓(AlGaN)、硅-碳化硅(SixC1-x)和硅-SiGe异质结半导体材料。对于功率半导体器件的应用，目前主要使用Si、SiC、GaAs和GaN材料。
为了便于说明，使用诸如“之下”、“下方”、“下部”、“上部”、“上方”等等之类的空间相对术语来解释一个元素相对于第二元素的定位。除了与图中所描绘的不同的朝向之外，这些术语旨在包括相应器件的不同朝向。此外，诸如“第一”、“第二”等的术语也用于描述各种元素、区域、区段等，并且也不旨在限制。遍及整个描述，相同的术语指代相同的元素。
如本文所使用的，术语“具有”、“包含”、“包括”、“含有”、“呈现”等是开放式术语，其指示所述元素或特征的存在，但不排除附加的元素或特征。除非上下文另有明确说明，否则冠词“一”、“一个”和“该”旨在包括复数和单数。
考虑到变型和应用的上述范围，应当理解本发明不受前述描述的限制，也不受附图的限制。相反，本发明仅由所附权利要求及其合法等同物限制。

Claims (21)

1.一种功率半导体器件(1)，包括：
-半导体主体(10)，被耦合到第一负载端子结构(11)和第二负载端子结构(12)并且被配置为传导负载电流(15)；
-第一单元(141)和第二单元(142)，其每一个在一侧上电连接到所述第一负载端子结构(11)并在另一侧上电连接到所述半导体主体(10)的漂移区域(100)，所述漂移区域(100)具有第一导电类型；
-包括在所述第一单元(141)中的第一台面(101)，所述第一台面(101)包括：具有所述第一导电类型并且被电连接到所述第一负载端子结构(11)的第一端口区域(1011)，和被耦合到所述漂移区域(100)的第一沟道区域(1012)；
-包括在所述第二单元(142)中的第二台面(102)，所述第二台面(102)包括：具有第二导电类型并且被电连接到所述第一负载端子结构(11)的第二端口区域(1021)，和被耦合到所述漂移区域(100)的第二沟道区域(1022)；
-在与相应台面(101、102)内的所述负载电流(15)的延伸方向(Z)垂直的第一方向(X)上，所述第一台面(101)和所述第二台面(102)中的每一个被绝缘结构(133)在空间上限制，并且在所述第一方向(X)上呈现小于100nm的总延伸(DX13；DX23)；其中所述绝缘结构(133)容纳：
-控制电极结构(131、132)，用于控制所述第一台面(101)和所述第二台面(102)内的所述负载电流(15)，所述控制电极结构(131、132)与所述第一负载端子结构(11)电绝缘；和
-引导电极(134)，与所述控制电极结构(131、132)电绝缘且被布置在所述第一台面(101)和所述第二台面(102)之间，
其中所述控制电极结构(131、132)被配置为在所述第一沟道区域(1012)内引发反向沟道并且在所述第二沟道区域(1022)内引发累积沟道。
2.根据权利要求1所述的功率半导体器件(1)，其中，所述引导电极(134)被电连接到所述第一负载端子结构(11)。
3.根据权利要求1所述的功率半导体器件(1)，其中，所述引导电极(134)被电连接到所述第二沟道区域(1022)。
4.根据前述权利要求之一所述的功率半导体器件(1)，其中，所述引导电极(134)呈现大于所述控制电极结构(131、132)的横向表面面积(137)的横向表面面积(1347)。
5.根据权利要求1所述的功率半导体器件(1)，其中，所述第一台面(101)和所述第二台面(102)之间的距离合计为间距宽度(p)，并且其中所述引导电极(134)至少沿着所述间距宽度(p)的70％延伸。
6.根据权利要求5所述的功率半导体器件(1)，其中，所述间距宽度(p)在300nm至20μm的范围内。
7.根据权利要求1所述的功率半导体器件(1)，其中，所述控制电极结构(131、132)沿着所述延伸方向(Z)平行于所述第一台面(101)和第二台面(102)中的每一个而延伸，并且沿着所述延伸方向(Z)而与所述第一沟道区域(1012)和所述第二沟道区域(1022)中的每一个完全重叠。
8.根据权利要求1所述的功率半导体器件(1)，其中，与所述控制电极结构(131、132)相比，所述引导电极(134)在所述绝缘结构(133)内沿着所述延伸方向(Z)进一步延伸。
9.根据权利要求1所述的功率半导体器件(1)，其中，所述引导电极(134)和所述控制电极结构(131、132)沿着所述第一方向(X)呈现公共延伸范围。
10.根据权利要求1所述的功率半导体器件(1)，其中，所述绝缘结构(133)被耦合到所述第一负载端子结构(11)并且形成彼此相邻布置的多个沟槽，每个沟槽
-包括相应的控制电极结构(131、132)和相应的引导电极(134)；和
-被布置成与所述第一台面(101)和所述第二台面(102)中的至少一个相邻。
11.根据权利要求10所述的功率半导体器件(1)，其中，所述多个沟槽中的相邻两个沟槽通过所述第一台面(101)和所述第二台面(102)之一而彼此分离。
12.根据权利要求10或11所述的功率半导体器件(1)，其中，所述第二台面(102)包括接触区域(1341)，所述接触区域(1341)将所述相邻两个沟槽中的一个沟槽的所述引导电极(134)连接到所述相邻两个沟槽中的另一个沟槽的所述引导电极(134)。
13.根据权利要求1所述的功率半导体器件(1)，其中，所述第一台面(101)包括布置在所述第一沟道区域(1012)下方的半导体区域(1017)，所述半导体区域(1017)具有第一导电类型，并且其中所述半导体区域(1017)呈现出与漂移区域(100)相比更大的掺杂剂浓度。
14.根据权利要求1所述的功率半导体器件(1)，其中，使所述控制电极结构(131)与所述第一沟道区域(1012)绝缘的所述绝缘结构(133)的有效厚度(DX12，DX14)和使所述控制电极结构(132)与所述第二沟道区域(1022)绝缘的所述绝缘结构(133)的有效厚度(DX22，DX24)中的每一个小于25nm。
15.根据权利要求1所述的功率半导体器件(1)，其中，所述引导电极(134)在所述第一台面和所述第二台面之间的所述第一方向(X)上具有总横向延伸，并且具有总垂直延伸，所述总横向延伸大于所述总垂直延伸。
16.根据权利要求1所述的功率半导体器件(1)，其中
-所述第一台面(101)和所述第二台面(102)中的至少一个以及所述控制电极结构(131、132)具有在所述第一台面(101)和所述第二台面(102)中的所述至少一个与所述控制电极结构(131、132)之间的所述绝缘结构(133)附近沿着所述延伸方向(Z)的第一公共延伸范围；
-所述第一台面(101)和所述第二台面(102)中的所述至少一个和所述引导电极(134)具有在所述第一台面(101)和所述第二台面(102)中的至少一个与所述引导电极(22)之间的所述绝缘结构(133)附近沿着所述延伸方向(Z)的第二公共延伸范围；
-所述第二公共延伸范围小于所述第一公共延伸范围。
17.根据权利要求1所述的功率半导体器件(1)，其中，所述引导电极(134)具有在所述第一方向(X)上的总横向延伸，所述总横向延伸大于所述控制电极结构(131、132)的总横向延伸。
18.根据权利要求1所述的功率半导体器件(1)，其中，沿着所述第一方向(X)使所述控制电极结构(131、132)与所述第一沟道区域(1012)绝缘的所述绝缘结构(133)的有效厚度(DX12)小于沿着所述延伸方向(Z)使所述引导电极(134)与所述半导体主体(10)绝缘的所述绝缘结构(133)的有效厚度。
19.根据权利要求1所述的功率半导体器件(1)，其中，所述第一沟道区域(1012)和所述第二沟道区域(1022)中的至少一个是完全可耗尽的。
20.一种功率半导体器件(1)，包括：
-半导体主体(10)，被耦合到第一负载端子结构(11)和第二负载端子结构(12)并且被配置为传导负载电流(15)；
-第一单元(141)和第二单元(142)，其每一个在一侧上电连接到所述第一负载端子结构(11)并在另一侧上电连接到所述半导体主体(10)的漂移区域(100)，所述漂移区域(100)具有第一导电类型；
-包括在所述第一单元(141)中的第一台面(101)，所述第一台面(101)包括：具有所述第一导电类型并且被电连接到所述第一负载端子结构(11)的第一端口区域(1011)，和被耦合到所述漂移区域(100)的第一沟道区域(1012)；
-包括在所述第二单元(142)中的第二台面(102)，所述第二台面(102)包括：具有第二导电类型并且被电连接到所述第一负载端子结构(11)的第二端口区域(1021)，和被耦合到所述漂移区域(100)的第二沟道区域(1022)；
-在与相应台面(101、102)内的所述负载电流(15)的延伸方向(Z)垂直的第一方向(X)上，所述第一台面(101)和所述第二台面(102)中的每一个被绝缘结构(133)在空间上限制，并且在所述第一方向(X)上呈现小于100nm的总延伸(DX13；DX23)；其中所述绝缘结构(133)容纳：
-控制电极结构(131、132)，用于控制所述第一台面(101)和所述第二台面(102)内的所述负载电流(15)，所述控制电极结构(131、132)与所述第一负载端子结构(11)电绝缘；和
-引导电极(134)，与所述控制电极结构(131、132)电绝缘且被布置在所述第一台面(101)和所述第二台面(102)之间,
其中所述引导电极(134)和所述控制电极结构(131、132)沿着所述第一方向(X)呈现公共延伸范围。
21.一种功率半导体器件(1)，包括：
-半导体主体(10)，被耦合到第一负载端子结构(11)和第二负载端子结构(12)并且被配置为传导负载电流(15)；
-第一单元(141)和第二单元(142)，其每一个在一侧上电连接到所述第一负载端子结构(11)并在另一侧上电连接到所述半导体主体(10)的漂移区域(100)，所述漂移区域(100)具有第一导电类型；
-包括在所述第一单元(141)中的第一台面(101)，所述第一台面(101)包括：具有所述第一导电类型并且被电连接到所述第一负载端子结构(11)的第一端口区域(1011)，和被耦合到所述漂移区域(100)的第一沟道区域(1012)；
-包括在所述第二单元(142)中的第二台面(102)，所述第二台面(102)包括：具有第二导电类型并且被电连接到所述第一负载端子结构(11)的第二端口区域(1021)，和被耦合到所述漂移区域(100)的第二沟道区域(1022)；
-在与相应台面(101、102)内的所述负载电流(15)的延伸方向(Z)垂直的第一方向(X)上，所述第一台面(101)和所述第二台面(102)中的每一个被绝缘结构(133)在空间上限制，并且在所述第一方向(X)上呈现小于100nm的总延伸(DX13；DX23)；其中所述绝缘结构(133)容纳：
-控制电极结构(131、132)，用于控制所述第一台面(101)和所述第二台面(102)内的所述负载电流(15)，所述控制电极结构(131、132)与所述第一负载端子结构(11)电绝缘；和
-引导电极(134)，与所述控制电极结构(131、132)电绝缘且被布置在所述第一台面(101)和所述第二台面(102)之间,
其中所述引导电极(134)在所述第一台面和所述第二台面之间的所述第一方向(X)上具有总横向延伸，并且具有总垂直延伸，所述总横向延伸大于所述总垂直延伸。
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Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE102016112016A1 (de) 2016-06-30 2018-01-04 Infineon Technologies Ag Leistungshalbleiter mit vollständig verarmten Kanalregionen
DE102016112017B4 (de) 2016-06-30 2020-03-12 Infineon Technologies Ag Leistungshalbleitervorrichtung mit vollständig verarmten Kanalregionen und Verfahren zum Betreiben einer Leistungshalbleitervorrichtung
DE102016112020B4 (de) 2016-06-30 2021-04-22 Infineon Technologies Ag Leistungshalbleitervorrichtung mit vollständig verarmten Kanalregionen
DE102017130092A1 (de) 2017-12-15 2019-06-19 Infineon Technologies Dresden Gmbh IGBT mit vollständig verarmbaren n- und p-Kanalgebieten
DE102021214432A1 (de) * 2021-12-15 2023-06-15 Robert Bosch Gesellschaft mit beschränkter Haftung Verfahren zum Herstellen eines Power-FinFETs und Power-FinFET

Family Cites Families (28)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5488236A (en) 1994-05-26 1996-01-30 North Carolina State University Latch-up resistant bipolar transistor with trench IGFET and buried collector
US5592005A (en) * 1995-03-31 1997-01-07 Siliconix Incorporated Punch-through field effect transistor
US6392273B1 (en) 2000-01-14 2002-05-21 Rockwell Science Center, Llc Trench insulated-gate bipolar transistor with improved safe-operating-area
JP4799829B2 (ja) 2003-08-27 2011-10-26 三菱電機株式会社 絶縁ゲート型トランジスタ及びインバータ回路
JP4575713B2 (ja) * 2004-05-31 2010-11-04 三菱電機株式会社 絶縁ゲート型半導体装置
JP2007043123A (ja) 2005-07-01 2007-02-15 Toshiba Corp 半導体装置
US7554153B2 (en) * 2006-03-07 2009-06-30 International Rectifier Corporation Power semiconductor device
US7674678B2 (en) * 2008-05-05 2010-03-09 Infineon Technologies Austria Ag Method for producing a transistor component having a field plate
US20090309647A1 (en) * 2008-06-16 2009-12-17 Integrated Device Technology, Inc. High voltage tolerant pass-gate assembly for an integrated circuit
US9159627B2 (en) * 2010-11-12 2015-10-13 Tela Innovations, Inc. Methods for linewidth modification and apparatus implementing the same
US20120168819A1 (en) * 2011-01-03 2012-07-05 Fabio Alessio Marino Semiconductor pillar power MOS
US8748977B2 (en) 2011-03-23 2014-06-10 Panasonic Corporation Semiconductor device and method for producing same
US8698229B2 (en) * 2011-05-31 2014-04-15 Infineon Technologies Austria Ag Transistor with controllable compensation regions
JP5802636B2 (ja) * 2012-09-18 2015-10-28 株式会社東芝 半導体装置およびその製造方法
US9024413B2 (en) 2013-01-17 2015-05-05 Infineon Technologies Ag Semiconductor device with IGBT cell and desaturation channel structure
US9768160B2 (en) 2013-08-09 2017-09-19 Infineon Technologies Austria Ag Semiconductor device, electronic circuit and method for switching high voltages
JP5987990B2 (ja) 2013-08-15 2016-09-07 富士電機株式会社 半導体装置
US9123802B2 (en) * 2013-10-03 2015-09-01 Texas Instruments Incorporated Vertical trench MOSFET device in integrated power technologies
US9653598B2 (en) * 2013-11-15 2017-05-16 Infineon Technologies Austria Ag Transistor component
US9105679B2 (en) * 2013-11-27 2015-08-11 Infineon Technologies Ag Semiconductor device and insulated gate bipolar transistor with barrier regions
DE102014108913B4 (de) * 2014-06-25 2021-09-30 Infineon Technologies Ag Bipolartransistorvorrichtung mit isoliertem Gate und Halbleitervorrichtung
DE102014119543B4 (de) * 2014-12-23 2018-10-11 Infineon Technologies Ag Halbleitervorrichtung mit transistorzellen und anreicherungszellen sowie leistungsmodul
US9818827B2 (en) 2015-04-08 2017-11-14 Infineon Technologies Austria Ag Field plate trench semiconductor device with planar gate
DE102016112017B4 (de) 2016-06-30 2020-03-12 Infineon Technologies Ag Leistungshalbleitervorrichtung mit vollständig verarmten Kanalregionen und Verfahren zum Betreiben einer Leistungshalbleitervorrichtung
DE102016112019B4 (de) 2016-06-30 2020-03-12 Infineon Technologies Ag Leistungshalbleitervorrichtung mit vollständig verarmten Kanalregionen und Verfahren zum Betreiben einer Leistungshalbleitervorrichtung
DE102016112016A1 (de) 2016-06-30 2018-01-04 Infineon Technologies Ag Leistungshalbleiter mit vollständig verarmten Kanalregionen
DE102016112018B4 (de) 2016-06-30 2020-03-12 Infineon Technologies Ag Leistungshalbleitervorrichtung mit vollständig verarmten Kanalregionen
DE102016112020B4 (de) 2016-06-30 2021-04-22 Infineon Technologies Ag Leistungshalbleitervorrichtung mit vollständig verarmten Kanalregionen

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