CN107564821A - 具有引线框和内部引线与外部引线的封装半导体装置和形成方法 - Google Patents

具有引线框和内部引线与外部引线的封装半导体装置和形成方法 Download PDF

Info

Publication number
CN107564821A
CN107564821A CN201710511511.3A CN201710511511A CN107564821A CN 107564821 A CN107564821 A CN 107564821A CN 201710511511 A CN201710511511 A CN 201710511511A CN 107564821 A CN107564821 A CN 107564821A
Authority
CN
China
Prior art keywords
lead
subset
yield
section
interior section
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CN201710511511.3A
Other languages
English (en)
Other versions
CN107564821B (zh
Inventor
冯志成
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
NXP USA Inc
Original Assignee
NXP USA Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by NXP USA Inc filed Critical NXP USA Inc
Publication of CN107564821A publication Critical patent/CN107564821A/zh
Application granted granted Critical
Publication of CN107564821B publication Critical patent/CN107564821B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/495—Lead-frames or other flat leads
    • H01L23/49541—Geometry of the lead-frame
    • H01L23/49548—Cross section geometry
    • H01L23/49551—Cross section geometry characterised by bent parts
    • H01L23/49555—Cross section geometry characterised by bent parts the bent parts being the outer leads
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/48—Manufacture or treatment of parts, e.g. containers, prior to assembly of the devices, using processes not provided for in a single one of the subgroups H01L21/06 - H01L21/326
    • H01L21/4814—Conductive parts
    • H01L21/4821—Flat leads, e.g. lead frames with or without insulating supports
    • H01L21/4825—Connection or disconnection of other leads to or from flat leads, e.g. wires, bumps, other flat leads
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/48—Manufacture or treatment of parts, e.g. containers, prior to assembly of the devices, using processes not provided for in a single one of the subgroups H01L21/06 - H01L21/326
    • H01L21/4814—Conductive parts
    • H01L21/4821—Flat leads, e.g. lead frames with or without insulating supports
    • H01L21/4842—Mechanical treatment, e.g. punching, cutting, deforming, cold welding
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
    • H01L21/565—Moulds
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H01L23/3114—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed the device being a chip scale package, e.g. CSP
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/495—Lead-frames or other flat leads
    • H01L23/49503—Lead-frames or other flat leads characterised by the die pad
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/495—Lead-frames or other flat leads
    • H01L23/49517—Additional leads
    • H01L23/4952—Additional leads the additional leads being a bump or a wire
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/495—Lead-frames or other flat leads
    • H01L23/49541—Geometry of the lead-frame
    • H01L23/49548—Cross section geometry
    • H01L23/49551—Cross section geometry characterised by bent parts
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32245—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805—Shape
    • H01L2224/4809—Loop shape
    • H01L2224/48091—Arched
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48245—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H01L2224/48247—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic connecting the wire to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/484—Connecting portions
    • H01L2224/48463—Connecting portions the connecting portion on the bonding area of the semiconductor or solid-state body being a ball bond
    • H01L2224/48465—Connecting portions the connecting portion on the bonding area of the semiconductor or solid-state body being a ball bond the other connecting portion not on the bonding area being a wedge bond, i.e. ball-to-wedge, regular stitch
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73265—Layer and wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Power Engineering (AREA)
  • Geometry (AREA)
  • Manufacturing & Machinery (AREA)
  • Lead Frames For Integrated Circuits (AREA)

Abstract

本文公开一种用于制作封装集成电路装置的方法，所述方法包括形成具有引线的引线框，所述引线具有内部部分和外部部分，所述引线的所述内部部分位于管芯垫的周边之间并且延伸到围绕所述管芯垫的开口的一端。所述引线的所述外部部分沿其长度分隔开，几乎到达所述开口的相反端。所述引线的第一子集中的引线与所述引线的第二子集中的引线交替。使所述引线的所述第一子集的所述内部部分弯曲。对所述管芯垫、所述引线的所述内部部分和仅邻近所述引线的所述内部部分的所述开口的第一部分进行包封。所述开口的第二部分和所述引线的所述输出部分形成所述包封材料的堤条。

Description

具有引线框和内部引线与外部引线的封装半导体装置和形成 方法
技术领域
本发明大体上涉及一种封装半导体装置，且更具体地说，涉及具有引线框和内部引线与外部引线的封装半导体装置。
背景技术
方形扁平式封装(QFP)是一种具有从四个侧面中的每一侧面延伸的引线的表面安装集成电路封装体。然而，QFP设计的难题在于由于位于周边的外部引线的性质而具有有限数量的可用I/O。在目前的QFP设计中，约50％的用于制作引线框的金属薄片被压印或蚀刻出，以形成电绝缘引线。这限制了引线框中最终可形成的引线的数量。然而，随着技术的进步，需要更多数量的I/O来将信号传输到封装装置和从封装装置传输信号。因此，需要允许在引线框中形成更多数量的引线的经改进的QFP设计。
发明内容
实施例是关于一种制作封装集成电路装置的方法，该方法包括：在片状材料中形成多个开口；在片状材料中形成引线框的管芯垫；在片状材料中形成引线，其中所述引线具有内部部分和外部部分，引线的内部部分在管芯垫的周边与开口的一端之间并延伸到开口的一端，引线的外部部分沿其长度分隔开，而几乎到达开口的相反端，引线的第一子集中的引线与引线的第二子集中的引线围绕管芯垫的周边交替；使引线的第一子集的内部部分弯曲；用包封材料包封管芯垫、引线的内部部分和仅邻近引线的内部部分的开口的第一部分，其中所述开口的第二部分和所述引线的输出部分形成包封材料的堤条。在上文实施例的一个方面中，管芯垫的周边被引线的内部部分围绕。在另一方面中，所述方法另外包括移除开口的第二部分中的包封材料。在另一方面中，所述方法另外包括将引线的第一子集的外部部分与引线的第二子集的外部部分分隔开，直至所述开口。在另一方面中，所述方法另外包括：使引线的第一子集的外部部分在开口的第二部分处弯曲；使引线的第二子集的外部部分弯曲，其中引线的第二子集的外部部分中的弯部距开口中的相应一个开口的距离比引线的第一子集中的弯部距其的距离更远。在又一方面中，所述方法另外包括：使引线的第二子集的外部部分在开口的第二部分处弯曲；使引线的第一子集的外部部分弯曲，其中引线的第一子集的外部部分中的弯部距开口的距离比引线的第二子集中的弯部距其的距离更远。在另一方面中，所述方法另外包括形成用于片状材料中的管芯垫的连接条。在另一方面中，所述方法另外包括使引线的第二子集的内部部分相反于引线的第一子集的内部部分中的弯部而弯曲。在另一方面中，使引线的第二子集的内部部分在比引线的第一子集中的弯部更接近于包封材料的位置处弯曲弯部。在另一方面中，所述方法另外包括缩短引线的第一或第二子集的外部部分的长度。
在另一实施例中，封装集成电路(IC)装置包括：具有管芯垫的引线框；围绕管芯垫的周边的引线，其中引线具有内部部分和外部部分，引线中的每一引线的内部部分在管芯垫的周边与具有减小的宽度的部分的一端之间并延伸到具有减小的宽度的部分的一端，引线中的每一引线的外部部分从具有减小的宽度的部分的相反端延伸，引线的第一子集中的每一引线位于引线的第二子集的两个引线之间，引线的第一子集的内部部分在具有减小的宽度的部分的一端处弯曲，以防与引线的第二子集的内部部分相接触，引线的第一或第二子集中的一者的外部部分在具有减小的宽度的部分的相反端处弯曲，以防与引线的第一或第二子集中的另一者的外部部分相接触，以及引线的第一或第二子集中的另一者的外部部分在距具有减小的宽度的部分的相反端一定距离处弯曲。在另一实施例的一个方面中，封装IC装置另外包括包封材料，该包封材料位于管芯垫、引线的内部部分和仅邻近引线的内部部分的具有减小的宽度的部分的第一部分的上方。在另一方面中，封装IC装置另外包括邻近具有减小的宽度的部分且位于包封材料外部的空间，其未填充有包封材料。在另一方面中，引线的第一或第二子集的外部部分的长度不同于引线的第一或第二子集中的另一者的外部部分的长度。在另一方面中，封装IC装置另外包括安装在管芯垫上的IC管芯。在另一方面中，封装IC装置另外包括在IC管芯上的接合垫与引线之间的线接合。
在又一实施例中，一种制作封装集成电路(IC)装置的方法包括：由片状材料冲压引线框的矩阵，其中引线中的每一引线框包括管芯垫；围绕每一管芯垫形成引线，其中引线在引线的内部部分与外部部分之间具有宽度减小的部分，引线的第一子集中的每一引线位于引线的第二子集中的两个引线之间；使引线的第一子集的内部部分在具有减小的宽度的部分的一端处弯曲，以防与引线的第二子集的内部部分相接触；使引线的第一或第二子集中的一者的外部部分在具有减小的宽度的部分的相反端处弯曲，以防与引线的第一或第二子集中的另一者的外部部分相接触，其中使引线的第一或第二子集中的另一者的外部部分在距具有减小的宽度的部分的相反端一定距离处弯曲。在上文又一个实施例的一个方面中，所述方法另外包括包封管芯垫、引线的内部部分和仅邻近引线的内部部分的具有减小的宽度的部分的第一部分，其中具有减小的宽度的部分的第二部分以及引线的外部部分的邻近部分形成包封材料的堤条。在又一个方面中，所述方法另外包括从具有减小的宽度的部分的第二部分移除包封材料。在另一方面中，所述方法另外包括使引线的第一或第二子集的外部部分的长度相比于引线的第一或第二子集中的另一者的长度而缩短。
附图说明
本发明借助于例子示出，且不受附图的限制，在附图中类似编号指示类似元件。为简单和清晰起见示出各图中的元件，并且这些元件未必按比例绘制。
图1示出根据本发明的一个实施例的处于加工阶段的引线框的一部分的俯视图。
图2示出根据本发明的一个实施例的处于后续加工阶段的图1的引线框的俯视图。
图3示出根据本发明的一个实施例的处于后续加工阶段的图2的引线框的俯视图。
图4示出图3的引线框的横截面视图。
图5示出根据本发明的一个实施例的处于后续加工阶段的形成有图3的引线框的封装装置的一部分的俯视图。
图6示出在第一横截面位置处截取的图5的封装装置的横截面视图。
图7示出在第二横截面位置处截取的图5的封装装置的横截面视图。
图8示出图5的封装装置的等角视图。
图9示出根据本发明的一个实施例的处于后续加工阶段的图5的封装装置的俯视图。
图10至图11示出根据本发明的实施例的处于多种加工阶段的图8的封装装置的等角视图。
具体实施方式
为了在QFP中实现更多数量的I/O，形成一种引线框，在所述引线框中，围绕管芯垫的周边在对应于随后形成的包封物的边缘的位置处冲压出孔。进行切割以限定每一引线，其中切割从引线的内部端延伸到孔并且从外部端延伸到距孔一预定距离处，从而得到具有仍连接的引线的区域。切割也产生交替状引线，该交替状引线从孔朝向管芯位点边缘并从孔朝向管芯垫朝外延伸不同的长度。随后，在交替方向上弯曲引线的内部部分。然后，形成包封物，其中所述包封物的边缘与每一孔的一部分重叠，且具有仍连接的引线的区域充当堤条。在包封之后，在所述包封物边缘附近弯曲从包封物延伸的较短引线组，从而形成内部引线组。这个弯曲使得沿切口处彻底剪断引线，因此它们不再相连接。随后，交替的较长引线组可另外从包封物边缘弯曲出来，从而形成外部引线组。
图1示出根据本发明的一个实施例的处于加工阶段的引线框10的一部分的俯视图。引线框10开始为金属薄片(例如铜)，且可包括管芯位点阵列或管芯位点矩阵，其中每一管芯位点将产生封装装置。在图1中，示出一个管芯位点的右上部分。在引线框10中围绕管芯位点的周边冲压多个孔12，围绕所述管芯位点将成为管芯垫。因此，在管芯位点的每一侧处定位一组孔。孔14和孔16是孔12的例子孔。在一个实施例中，孔12为长方形，其中主轴从管芯位点的内部部分延伸到管芯位点的边缘并且大体上垂直于引线框边缘。在每一管芯位点中，孔12形成在对应于后续所成形包封物的边缘的位置处，如将下文所见。
图2示出根据本发明的一个实施例的处于后续加工阶段的引线框10的部分的俯视图。在引线框10中冲压开口20，从而形成用于每一管芯位点的管芯垫18和允许管芯垫18保持附接到引线框10的连接条19。应注意，管芯垫18还可被称作旗标。连接条19从在两组孔12之间的管芯垫18的拐角对角地延伸到对应管芯位点的拐角。因此，每一管芯位点包括管芯垫、从管芯垫的每一拐角延伸的连接条以及在管芯垫的每一侧外部的一组孔。
图3示出根据本发明的一个实施例的处于后续加工阶段的引线框10的一部分的俯视图。切割引线框10，从而在孔12的每对相邻孔之间形成多个引线，例如引线24、26和28。位于孔12与引线的外缘之间的引线的外部部分延伸到离孔12不同的距离处。举例来说，引线的外部部分以交替方式延伸到距离30和距离32，其中距离30从孔12延伸的距离比距离32从孔12延伸的距离更远。类似地，位于引线的内缘与孔12之间的引线的内部部分延伸到从孔12朝向管芯垫18的不同距离处。举例来说，引线的内部部分以交替方式延伸到距离40和距离38，其中距离38距孔12的距离比距离40距孔12的距离更远(并由此更接近管芯垫18)。在所示出的实施例中，延伸到距离30的引线也延伸到距离40，以使得延伸到距离32的引线也延伸到距离38。在此实施例中，无论从距离30延伸到距离40还是从距离32延伸到距离38，每一引线的全长都将相同。在替代实施例中，延伸到距离30的引线也延伸到距离38，且延伸到距离32的引线也延伸到距离40，以使得交替引线的全长不同。在此实施例中，在距离30与距离38之间延伸的引线的全长将长于在距离32与距离40之间延伸的那些引线的全长。
在引线的形成期间，在每一引线之间形成切口或切片。切口的内部部分从引线的内部端一直延伸到孔12。然而，切口的输出部分从引线的外部端延伸到距孔12一预定距离处。举例来说，切口34从引线24和引线26的内部端延伸到孔14，且切口36从引线24和引线26的外部端延伸到距孔12一预定距离处。这产生了与孔12的外部边缘紧邻的具有仍连接的引线(未被切口分隔开)的区域22。并且，由于位于每一引线的内部部分与外部部分之间的孔12，每一引线包括具有减小的宽度的部分。因此，每一引线的内部部分从引线的内部端延伸到具有减小的宽度的部分，且每一引线的外部部分从具有减小的宽度的部分延伸到外部端。
应注意，可以与所得引线框在图1至图3之后如图3中示出的那样进行描述的不同顺序执行参看图1至图3所描述的引线框10的切割和冲压。在完成切割后，以交替方式朝上和朝下弯曲引线的内部部分。举例来说，在一个实施例中，朝上弯曲延伸到距离40的引线组的内部部分，并朝下弯曲延伸到距离38的引线组的内部部分。
图4示出在引线24与引线26之间截取的图3的引线框10的横截面视图。朝下弯曲引线26的内部部分(其延伸至距离40)，且朝上弯曲引线24的内部部分(其延伸到距离38并以虚线示出)。应注意，弯曲朝下弯曲的内部部分组以在第一层位处共面，弯曲朝上弯曲的内部部分组以在不同于第一层位的第二层位处共面。在所示出的实施例中，第一层位在管芯垫18的层位下方，且第二层位在管芯垫18的层位上方。在替代实施例中，可下移管芯垫18以使得第一层位和第二层位均在管芯垫18上方。并且，由于弯曲引线的内部部分，因此也可使得延伸到距离32的引线组的外部部分略微朝下弯曲。由于弯曲引线的内部部分以及由孔12导致的引线的具有减小的宽度的部分，因此引线的内部部分与彼此物理地分隔开。
在所示出的实施例中，以与相邻引线的内部部分相反的方向弯曲每一引线的内部部分。举例来说，朝一个方向(朝上)弯曲引线24和引线28的内部部分，并朝相反方向(朝下)弯曲引线26的内部部分。在替代实施例中，朝一个方向弯曲交替引线的内部部分，同时不弯曲其余引线的内部部分。如果不弯曲一组引线的内部部分，那么该内部部分在与管芯垫18共面的层位处共面。并且，那些朝上弯曲的引线的弯曲程度可不同于那些朝下弯曲的引线的弯曲程度。
在朝上或朝下弯曲内部部分之后，将管芯附接到管芯垫18，并形成从管芯的顶表面到引线的内部部分的线接合。由于引线的内部部分与管芯垫18处于不同层位，因此在引线框10下使用具有高度不同的支撑件的支撑结构来在线接合期间支撑引线框10的引线。可将管芯附接到管芯垫18且可如此项技术中已知的那样执行线接合。
图5示出根据本发明的一个实施例的处于后续加工阶段的引线框10的一部分的俯视图。在形成线接合之后，管芯位点由包封物50包封，且可因此被称作封装装置。形成包封物50，以使其覆盖孔12中的每一孔的部分(例如，约二分之一)。也就是说，包封物50的边缘在整个孔12中的每一孔的部分中延伸。区域22中的引线的连接部分和孔12的其余部分用作防止包封物50泄漏得更远的堤条。在包封加工期间，从包封物50的边缘延伸的孔12中的每一孔的其余部分填充有包封物50，从而得到从包封物50延伸的位于相邻引线之间的包封物突出部分，例如，位于引线26与引线28之间的突出部分48。
图6示出在第一横截面位置处穿过引线26截取的图5的封装装置的横截面视图。管芯50经由管芯附接材料54而附接到管芯垫18。形成从管芯50的顶表面到引线26的内部部分的线接合56，所述线接合56位于管芯垫18下方的第一层位处。
图7示出在引线28与引线26之间的第二横截面位置处截取的图5的封装装置的横截面视图。由于横截面是在两个引线之间截取的，因此从管芯50看不见线接合连接。然而，在图7中，突出部分48在引线26中是可见的。
图8示出图5的封装装置的等角视图。在图8中，突出部分48从在引线26与引线28之间的包封物50延伸。并且，也可以看出，位于相邻引线之间的外部切口从引线的外部端延伸，一直延伸到几乎到达孔12，并由此几乎到达突出部分48。因此，区域22中的引线保持连接以在包封期间充当堤条。
图9示出根据本发明的一个实施例的处于后续加工阶段的图5的封装装置的俯视图。将在孔12中的每一孔的外部部分中形成的包封物突出部分冲压去除，得到未被包封物50覆盖的孔12的部分(敞开的)。举例来说，将突出部分48冲压去除，得到从包封物50的外缘延伸的开口58。并且以同样的方式形成开口59。应注意，这些所得开口允许每一引线在包封物50的边缘处具有更窄的部分。举例来说，相比于引线26的外部部分，引线26包括在开口58与开口59之间的更窄的部分。此时，在加工中，区域22中的引线仍连接。
图10示出处于后续加工阶段的图9的封装装置的等角视图。延伸到距离32而非距离30的较短引线组的外部部分朝下弯曲90度并接近包封物50，从而形成一组内部引线。对较短引线的此弯曲使得在较短引线与其相邻引线之间的连接剪断，从而延伸了先前制得的切口。举例来说，当引线26朝下弯曲时，剪断在位置60处与相邻引线24的连接部分。这种剪断以及开口59允许引线26与引线24物理地分隔开。同样地，这种剪断出现在每一相邻引线对之间并延伸先前制得的切口，所述剪断以及开口将所有引线物理地分隔开。因此，引线26由于开口58和引线26与引线28之间的剪断而同样与引线28物理地分隔开。如上文所述，孔12的形成允许包封物50的边缘处的每一引线的更窄部分，以使得在弯曲较短引线并剪断连接部分之后，相邻引线与彼此彻底隔离。
图11示出处于后续加工阶段的图10的封装装置的等角视图。延伸到距离30而非距离32的其余的较长引线组的外部部分在距包封物50更远距离处朝下弯曲90度，从而形成一组外部引线。也就是说，在距包封物50一距离处朝下弯曲内部引线，该距离小于外部引线弯曲处距包封物50的距离。内部引线和外部引线的外部端可具有多种不同形状。在所示出的实施例中，它们可以是海鸥翼形。可替换的是，它们可以是J形。在形成内部引线和外部引线之后，管芯位点进行单分，从而形成多个物理地分隔的封装装置，所述每一封装装置包括相应的包封管芯以及内部引线和外部引线组。
应注意，通过穿过金属切割而不冲压引线之间的部分来形成引线之间的切口(例如切口34和切口36)。通常，冲压引线之间的整个区域，从而物理地分离引线。然而，在当前应用中，并非冲压引线之间的整个区域，这使得引线保持紧密封装。实际上，在对应于包封物的边缘的位置处形成孔12。这些孔产生了从包封物50延伸的每一引线的更窄部分(即，具有减小的宽度的部分)，并且结合在不同方向上弯曲引线的内部部分和在距包封物50的不同距离处弯曲引线的外部部分，这使得引线在彼此隔离的同时其余部分仍紧密封装。这使得每一封装装置具有更多数量的可用I/O。
此外，在说明书和权利要求书中的术语“正面”、“背面”、“顶部”、“底部”、“上方”、“下方”等等(如果存在的话)用于描述性目的且未必用于描述永久性的相对位置。应理解，如此使用的术语在适当情况下可互换，以使得本文中所描述的发明实施例(例如)能够以除本文中所示出或以其它方式描述的那些定向外的其它定向进行操作。
虽然本文中参考具体实施例描述了本发明，但是在不脱离如所附权利要求书所阐述的本发明的范围的情况下可以进行各种修改和改变。举例来说，孔12可具有不同形状，例如矩形。因此，说明书和图式应视为说明性而不是限制性意义，并且所有此类修改均意图包括在本发明的范围内。并不意图将本文中关于具体实施例描述的任何益处、优点或针对问题的解决方案理解为任何或所有权利要求的关键、必需或必不可少的特征或元件。
此外，如本文中所用，术语“一(a/an)”被定义为一个或多于一个。而且，权利要求书中对例如“至少一个”和“一个或多个”等介绍性短语的使用不应被解释为暗示由不定冠词“一”导入的另一权利要求要素将含有此引导的权利要求要素的任何特定权利要求限制为仅含有一个此要素的发明，甚至是在同一权利要求包括介绍性短语“一个或多个”或“至少一个”和例如“一”等不定冠词时。对于定冠词的使用也是如此。
除非以其它方式陈述，否则例如“第一”和“第二”等术语用以任意地区别此类术语所描述的元件。因此，这些术语未必意图指示此类元件的时间上的优先级或其它优先级。
以下为本发明的各种实施例。
实施例是关于一种制作封装集成电路装置的方法，该方法包括：在薄片材料中形成多个开口；在薄片材料中形成引线框的管芯垫；在薄片材料中形成引线，其中所述引线具有内部部分和外部部分，引线的内部部分位于管芯垫之间并延伸到开口的一端，引线的外部部分沿其长度分隔开，而几乎到达开口的相反端，引线的第一子集中的引线与围绕管芯垫的周边的引线的第二子集中的引线交替；使引线的第一子集的内部部分弯曲；用包封材料包封管芯垫、引线的内部部分和仅邻近引线的内部部分的开口的第一部分，其中所述开口的第二部分和所述引线的输出部分形成包封材料的堤条。在上文实施例的一个方面中，管芯垫的周边被引线的内部部分围绕。在另一方面中，所述方法另外包括移除开口的第二部分中的包封材料。在另一方面中，所述方法另外包括将引线的第一子集的外部部分与引线的第二子集的外部部分分隔开，直至所述开口。在另一方面中，所述方法另外包括：使引线的第一子集的外部部分在开口的第二部分处弯曲；使引线的第二子集的外部部分弯曲，其中引线的第二子集的外部部分中的弯部距开口中的相应一个开口的距离比引线的第一子集中的弯部距其的距离更远。在又一方面中，所述方法另外包括：弯曲使引线的第二子集的外部部分在开口的第二部分处弯曲；使引线的第一子集的外部部分弯曲，其中引线的第一子集的外部部分中的弯部距开口的距离比引线的第二子集中的弯部距其的距离更远。在另一方面中，所述方法另外包括形成用于薄片材料中的管芯垫的连接条。在另一方面中，所述方法另外包括使以与使引线的第二子集的内部部分相对于引线的第一子集的内部部分中的弯部弯曲。在另一方面中，使引线的第二子集的内部部分在比引线的第一子集中的弯部更接近于包封材料的位置处弯曲弯部。在另一方面中，所述方法另外包括缩短引线的第一或第二子集的外部部分的长度。
在另一实施例中，封装集成电路(IC)装置包括：具有管芯垫的引线框；围绕管芯垫的周边的引线，其中引线具有内部部分和外部部分，引线中的每一引线的内部部分位于管芯垫的周边之间并延伸到具有减小的宽度的部分的一端，引线中的每一引线的外部部分从具有减小的宽度的部分的相反端延伸，引线的第一子集中的每一引线位于引线的第二子集的两个引线之间，使引线的第一子集的内部部分在具有减小的宽度的部分的一端处弯曲，以防与引线的第二子集的内部部分相接触，使引线的第一或第二子集中的一者的外部部分在具有减小的宽度的部分的相反端处弯曲，以防与引线的第一或第二子集中的另一者的外部部分相接触，以及使引线的第一或第二子集中的另一者的外部部分在距具有减小的宽度的部分的相反端一定距离处弯曲。在另一实施例的一个方面中，封装IC装置另外包括包封材料，该包封材料位于管芯垫、引线的内部部分和仅邻近引线的内部部分的具有减小的宽度的部分的第一部分的上方。在另一方面中，封装IC装置另外包括邻近具有减小的宽度的部分且位于包封材料外部的空间未填充有包封材料。在另一方面中，引线的第一或第二子集的外部部分的长度不同于引线的第一或第二子集中的另一者的外部部分的长度。在另一方面中，封装IC装置另外包括安装在管芯垫上的IC管芯。在另一方面中，封装IC装置另外包括在IC管芯上的接合垫与引线之间的线接合。
在又一实施例中，一种制作封装集成电路(IC)装置的方法包括：由薄片材料对引线框的矩阵进行压印，其中引线中的每一引线框包括管芯垫；围绕每一管芯垫形成引线，其中引线在引线的内部部分与外部部分之间具有宽度减小的部分，引线的第一子集中的每一引线位于引线的第二子集中的两个引线之间；使引线的第一子集的内部部分在具有减小的宽度的部分的一端处弯曲，以防与引线的第二子集的内部部分相接触；使引线的第一或第二子集中的一者的外部部分在具有减小的宽度的部分的相反端处弯曲，以防与引线的第一或第二子集中的另一者的外部部分相接触，其中使引线的第一或第二子集中的另一者的外部部分在距具有减小的宽度的部分的相反端一定距离处弯曲。在上文又一个实施例的一个方面中，所述方法另外包括包封管芯垫、引线的内部部分和仅邻近引线的内部部分的具有减小的宽度的部分的第一部分，其中具有减小的宽度的部分的第二部分以及引线的外部部分的邻近部分形成包封材料的堤条。在又一个方面中，所述方法另外包括从具有减小的宽度的部分的第二部分移除包封材料。在另一方面中，所述方法另外包括与引线的第一或第二子集中的另一者的长度相比，缩短引线的第一或第二子集的外部部分的长度。

Claims (10)

1.一种用于制作封装集成电路装置的方法，其特征在于，所述方法包括：
在片状材料中形成多个开口；
在所述片状材料中形成引线框的管芯垫；
在所述片状材料中形成引线，其中
所述引线具有内部部分和外部部分，所述引线的所述内部部分在所述管芯垫的周边与所述开口的一端之间并且延伸到所述开口的一端，
所述引线的所述外部部分沿其长度分隔开，几乎到达所述开口的相反端，
所述引线的第一子集中的引线与所述引线的第二子集中的引线围绕所述管芯垫的所述周边交替；
使所述引线的所述第一子集的所述内部部分弯曲；
用包封材料包封所述管芯垫、所述引线的所述内部部分和仅邻近所述引线的所述内部部分的所述开口的第一部分，其中所述开口的第二部分和所述引线的所述输出部分形成所述包封材料的堤条。
2.根据权利要求1所述的方法，其特征在于，所述方法另外包括：
将所述引线的所述第一子集的所述外部部分与所述引线的所述第二子集的所述外部部分分隔开，直至所述开口。
3.根据权利要求2所述的方法，其特征在于，所述方法另外包括：
使所述引线的所述第一子集的所述外部部分在所述开口的所述第二部分处弯曲；
使所述引线的所述第二子集的所述外部部分弯曲，其中所述引线的所述第二子集的所述外部部分中的弯部距所述开口中的相对应的一个开口的距离比所述引线的所述第一子集中的弯部距其的距离更远。
4.根据权利要求2所述的方法，其特征在于，所述方法另外包括：
使所述引线的所述第二子集的所述外部部分在所述开口的所述第二部分处弯曲；
使所述引线的所述第一子集的所述外部部分弯曲，其中所述引线的所述第一子集的所述外部部分中的弯部距所述开口的距离比所述引线的所述第二子集中的弯部距其的距离更远。
5.根据权利要求1所述的方法，其特征在于，所述方法另外包括：
使所述引线的所述第二子集的所述内部部分相反于所述引线的所述第一子集的所述内部部分中的弯部而弯曲。
6.根据权利要求1所述的方法，其特征在于：
使所述引线的所述第二子集的所述内部部分在比所述引线的所述第一子集中的所述弯部更接近于所述包封材料的位置处弯曲。
7.一种封装集成电路(IC)装置，其特征在于，所述封装集成电路(IC)装置包括：
具有管芯垫的引线框；
围绕所述管芯垫的周边的引线，其中：
所述引线具有内部部分和外部部分，
所述引线中的每一引线的所述内部部分在所述管芯垫的周边与具有减小的宽度的部分的一端之间并且延伸到具有减小的宽度的部分的一端，
所述引线中的每一引线的所述外部部分从具有减小的宽度的所述部分的相反端延伸，
所述引线的第一子集中的每一引线位于所述引线的第二子集中的两个引线之间，
所述引线的所述第一子集的所述内部部分在具有减小的宽度的所述部分的一端处弯曲，以防与所述引线的所述第二子集的所述内部部分相接触，
所述引线的所述第一或第二子集中的一者的所述外部部分在具有减小的宽度的所述部分的所述相反端处弯曲，以防与引线的所述第一或第二子集中的另一者的所述外部部分相接触，并且
所述引线的所述第一或第二子集中的所述另一者的所述外部部分在距具有减小的宽度的所述部分的所述相反端一定距离处弯曲。
8.根据权利要求7所述的封装IC装置，其特征在于，所述封装IC装置另外包括：
包封材料，所述包封材料位于所述管芯垫、所述引线的所述内部部分和仅邻近所述引线的所述内部部分的具有减小的宽度的所述部分的第一部分的上方。
9.一种制作封装集成电路(IC)装置的方法，其特征在于，所述方法包括：
由片状材料冲压引线框的矩阵，其中所述引线框中的每一者包括管芯垫；
围绕所述管芯垫中的每一者形成引线，其中：
所述引线在所述引线的内部部分与外部部分之间具有宽度减小的部分，
所述引线的第一子集中的每一引线位于所述引线的第二子集中的两个引线之间，
使所述引线的所述第一子集的所述内部部分在具有减小的宽度的所述部分的所述一端处弯曲，以防与所述引线的所述第二子集的所述内部部分相接触，
使所述引线的所述第一或第二子集中的一者的所述外部部分在具有减小的宽度的所述部分的所述相反端处弯曲，以防与引线的所述第一或第二子集中的另一者的所述外部部分相接触，
其中使所述引线的所述第一或第二子集中的所述另一者的所述外部部分在距具有减小的宽度的所述部分的所述相反端一定距离处弯曲。
10.根据权利要求9所述的方法，其特征在于，所述方法另外包括：
包封所述管芯垫、所述引线的所述内部部分和仅邻近所述引线的所述内部部分的具有减小的宽度的所述部分的第一部分，其中具有减小的宽度的所述部分的第二部分和所述引线的所述外部部分的邻近部分形成包封材料的堤条。
CN201710511511.3A 2016-06-30 2017-06-28 具有引线框和内部引线与外部引线的封装半导体装置和形成方法 Active CN107564821B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US15/198,111 2016-06-30
US15/198,111 US9978669B2 (en) 2016-06-30 2016-06-30 Packaged semiconductor device having a lead frame and inner and outer leads and method for forming

Publications (2)

Publication Number Publication Date
CN107564821A true CN107564821A (zh) 2018-01-09
CN107564821B CN107564821B (zh) 2024-02-27

Family

ID=58709280

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201710511511.3A Active CN107564821B (zh) 2016-06-30 2017-06-28 具有引线框和内部引线与外部引线的封装半导体装置和形成方法

Country Status (3)

Country Link
US (1) US9978669B2 (zh)
EP (1) EP3264457B1 (zh)
CN (1) CN107564821B (zh)

Citations (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4797787A (en) * 1984-07-25 1989-01-10 Hitachi, Ltd. Lead frame and electronic device
JPH0254957A (ja) * 1988-08-19 1990-02-23 Hitachi Ltd 半導体装置およびその製造方法
US4987474A (en) * 1987-09-18 1991-01-22 Hitachi, Ltd. Semiconductor device and method of manufacturing the same
US4994895A (en) * 1988-07-11 1991-02-19 Fujitsu Limited Hybrid integrated circuit package structure
US5105261A (en) * 1989-03-30 1992-04-14 Mitsubishi Denki Kabushiki Kaisha Semiconductor device package having particular lead structure for mounting multiple circuit boards
US5358906A (en) * 1991-09-11 1994-10-25 Gold Star Electron Co., Ltd. Method of making integrated circuit package containing inner leads with knurled surfaces
US5466966A (en) * 1993-02-05 1995-11-14 Kabushiki Kaisha Toshiba Lead frame with leads projecting alternately from opposite sides of a lead frame block
US5917242A (en) * 1996-05-20 1999-06-29 Micron Technology, Inc. Combination of semiconductor interconnect
US6121674A (en) * 1998-02-23 2000-09-19 Micron Technology, Inc. Die paddle clamping method for wire bond enhancement
US20020048846A1 (en) * 1998-12-11 2002-04-25 Corisis David J. Die paddle clamping method for wire bond enhancement
US20020074638A1 (en) * 2000-12-14 2002-06-20 Kuang-Ho Liao Multi-chip semiconductor package structure
JP2006179760A (ja) * 2004-12-24 2006-07-06 Yamaha Corp 半導体パッケージ、および、これに使用するリードフレーム
US7838980B1 (en) * 2007-09-27 2010-11-23 National Semiconductor Corporation TO263 device package having low moisture sensitivity
US8008758B1 (en) * 2008-10-27 2011-08-30 Amkor Technology, Inc. Semiconductor device with increased I/O leadframe
US20120056311A1 (en) * 2010-09-07 2012-03-08 Freescale Semiconductor, Inc Leadframe for semiconductor device
US8184453B1 (en) * 2008-07-31 2012-05-22 Amkor Technology, Inc. Increased capacity semiconductor package
US20120286406A1 (en) * 2011-05-13 2012-11-15 Freescale Semiconductor, Inc Semiconductor device with staggered leads
US8575742B1 (en) * 2009-04-06 2013-11-05 Amkor Technology, Inc. Semiconductor device with increased I/O leadframe including power bars

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2547823B2 (ja) 1988-07-26 1996-10-23 株式会社日立製作所 半導体装置及びその製造方法
EP0408779B1 (en) 1989-07-18 1993-03-17 International Business Machines Corporation High density semiconductor memory module
EP0764345A1 (en) 1995-04-05 1997-03-26 National Semiconductor Corporation Multi-layer lead frame
US5949132A (en) 1995-05-02 1999-09-07 Texas Instruments Incorporated Dambarless leadframe for molded component encapsulation
US6396130B1 (en) * 2001-09-14 2002-05-28 Amkor Technology, Inc. Semiconductor package having multiple dies with independently biased back surfaces
US7132734B2 (en) 2003-01-06 2006-11-07 Micron Technology, Inc. Microelectronic component assemblies and microelectronic component lead frame structures
US7977774B2 (en) 2007-07-10 2011-07-12 Amkor Technology, Inc. Fusion quad flat semiconductor package
US8859339B2 (en) 2008-07-09 2014-10-14 Freescale Semiconductor, Inc. Mold chase
CN104241238B (zh) 2013-06-09 2018-05-11 恩智浦美国有限公司 基于引线框的半导体管芯封装
CN104795377B (zh) 2014-01-17 2019-02-19 恩智浦美国有限公司 具有引线网的半导体器件

Patent Citations (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4797787A (en) * 1984-07-25 1989-01-10 Hitachi, Ltd. Lead frame and electronic device
US4987474A (en) * 1987-09-18 1991-01-22 Hitachi, Ltd. Semiconductor device and method of manufacturing the same
US4994895A (en) * 1988-07-11 1991-02-19 Fujitsu Limited Hybrid integrated circuit package structure
JPH0254957A (ja) * 1988-08-19 1990-02-23 Hitachi Ltd 半導体装置およびその製造方法
US5105261A (en) * 1989-03-30 1992-04-14 Mitsubishi Denki Kabushiki Kaisha Semiconductor device package having particular lead structure for mounting multiple circuit boards
US5358906A (en) * 1991-09-11 1994-10-25 Gold Star Electron Co., Ltd. Method of making integrated circuit package containing inner leads with knurled surfaces
US5466966A (en) * 1993-02-05 1995-11-14 Kabushiki Kaisha Toshiba Lead frame with leads projecting alternately from opposite sides of a lead frame block
US5917242A (en) * 1996-05-20 1999-06-29 Micron Technology, Inc. Combination of semiconductor interconnect
US6121674A (en) * 1998-02-23 2000-09-19 Micron Technology, Inc. Die paddle clamping method for wire bond enhancement
US20020048846A1 (en) * 1998-12-11 2002-04-25 Corisis David J. Die paddle clamping method for wire bond enhancement
US20020074638A1 (en) * 2000-12-14 2002-06-20 Kuang-Ho Liao Multi-chip semiconductor package structure
JP2006179760A (ja) * 2004-12-24 2006-07-06 Yamaha Corp 半導体パッケージ、および、これに使用するリードフレーム
US7838980B1 (en) * 2007-09-27 2010-11-23 National Semiconductor Corporation TO263 device package having low moisture sensitivity
US8184453B1 (en) * 2008-07-31 2012-05-22 Amkor Technology, Inc. Increased capacity semiconductor package
US8008758B1 (en) * 2008-10-27 2011-08-30 Amkor Technology, Inc. Semiconductor device with increased I/O leadframe
US8575742B1 (en) * 2009-04-06 2013-11-05 Amkor Technology, Inc. Semiconductor device with increased I/O leadframe including power bars
US20120056311A1 (en) * 2010-09-07 2012-03-08 Freescale Semiconductor, Inc Leadframe for semiconductor device
US20120286406A1 (en) * 2011-05-13 2012-11-15 Freescale Semiconductor, Inc Semiconductor device with staggered leads

Also Published As

Publication number Publication date
EP3264457A1 (en) 2018-01-03
US9978669B2 (en) 2018-05-22
CN107564821B (zh) 2024-02-27
US20180005925A1 (en) 2018-01-04
EP3264457B1 (en) 2023-12-13

Similar Documents

Publication Publication Date Title
CN105895610B (zh) 半导体装置以及具有竖直连接条的引线框
US9947614B2 (en) Packaged semiconductor device having bent leads and method for forming
JPH07153893A (ja) ゲート除去のための独自の樹脂注入領域を有する成形キャリヤ・リング・リードフレームとそれを利用する半導体装置
CN104916606B (zh) 半导体装置及其制造方法
CN105514078B (zh) 图案化的引线框架
US20040175864A1 (en) Leadframe-to-plastic lock for IC package
CN104241238A (zh) 基于引线框的半导体管芯封装
US10872785B2 (en) QFN pin routing thru lead frame etching
CN104425430B (zh) 带有管芯座电隔离的引线框架条
KR200489287Y1 (ko) 예비성형된 리드 프레임 장치 및 이 장치를 포함하는 리드 프레임 패키지
EP3451378B1 (en) Packaged semiconductor device and method for forming
EP3048653B1 (de) Verfahren zur herstellung von stromsensoren
US10957633B2 (en) Semiconductor device packaging assembly, lead frame strip and unit lead frame with trenches or grooves for guiding liquefied molding material
CN107564821A (zh) 具有引线框和内部引线与外部引线的封装半导体装置和形成方法
CN101894822B (zh) 半导体封装用导线架条构造
US8927343B2 (en) Package process
CN102891090A (zh) 半导体器件及其封装方法
CN104051280B (zh) 模套
CN104347570B (zh) 无引线型半导体封装及其组装方法
US10600726B2 (en) Leadframe and method of making the same
CN110383471A (zh) 用于制造用于集成电路封装的引线框架的方法
CN108630654A (zh) 具有波纹引线的半导体装置及其形成方法
JPS62128550A (ja) 半導体装置用リ−ドフレ−ム
JPS6140036A (ja) 樹脂封止型半導体装置の製造方法
JPS6341056A (ja) 半導体製造装置

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant