CN107564562B - 包含非易失性存储器设备和控制器的存储设备 - Google Patents

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Abstract

存储设备包括非易失性存储器设备和控制器。非易失性存储器设备包括多个存储块，多个存储块中的每个包括存储单元。控制器在读取操作期间从自存储块中所选择的存储块的选择的存储单元读取数据。该选择的存储单元对应于被选择作为读取目标的字线和串选择线两者。控制器将读取计数增加对应于选择的存储块的选择的字线和串选择线的读取权重，并且如果读取计数达到阈值，则对选择的存储单元执行刷新操作。在选择的存储块中，根据串选择线和字线的位置分配两个或更多个读取权重。

Description

包含非易失性存储器设备和控制器的存储设备
相关申请的交叉引用
本专利申请要求于2016年6月30日向韩国知识产权局提交的第10-2016-0082774号韩国专利申请的优先权，该韩国专利申请的全部内容通过引用并入于此。
技术领域
本公开涉及半导体存储器。更具体地，本公开涉及包括非易失性存储器设备和控制器的存储设备。
背景技术
存储设备是指在诸如计算机、智能电话和智能平板的主机设备的控制下存储数据的设备。存储设备包括将数据存储在诸如硬盘驱动(HDD)的磁盘上的设备，或者将数据存储在诸如固态驱动(SSD)或存储卡的半导体存储器(特别是非易失性存储器)上的设备。
非易失性存储器包括只读存储器(ROM)、可编程ROM(PROM)、电可编程ROM(EPROM)、电可擦除可编程ROM(EEPROM)、闪速存储器设备、相变RAM(PRAM)、磁性RAM(MRAM)、电阻式RAM(RRAM)、铁电RAM(FRAM)等。
随着半导体制造技术的发展，存储设备的容量增加。此外，随着半导体制造技术的发展，存储设备的集成度持续增加。存储设备的高集成度使得能够降低制造存储设备所需的成本。然而，存储设备的高集成度导致存储设备的规模缩小(scale down)和结构改变。因此，在高集成度下出现各种新问题。
发明内容
本公开的实施例提供了具有改进的速度和可靠性的存储设备。
根据实施例的方面，存储设备包括非易失性存储器设备和控制器。非易失性存储器设备包括多个存储块，多个存储块中的每个包括连接到多个串选择线的串选择晶体管，连接到多个接地选择线的接地选择晶体管和连接到多个字线的存储单元。控制器在读取操作期间从自多个存储块中选择的存储块的选择的存储单元读取数据。选择的存储单元对应于被选择作为读取目标的字线和串选择线两者。控制器将读取计数增加对应于选择的存储块的选择的字线和串选择线的读取权重，并且如果读取计数达到阈值，则对选择的存储单元执行刷新操作。在选择的存储块中，根据串选择线和字线的位置分配两个或更多个读取权重。
根据实施例的另一方面，存储设备包括非易失性存储器设备和控制器。非易失性存储器设备包括多个存储块。每个存储块包括在与基底垂直的方向上堆叠的并且与多个字线连接的多个存储单元。在读取操作期间，控制器读取从写入选择的存储单元中的多个页面数据选择的页面数据，该选择的存储单元对应于读取目标的选择的存储块的选择的字线。控制器将读取计数增加对应于选择的存储块的选择的字线和选择的页面数据的读取权重，并且如果读取计数达到阈值，则对选择的存储块执行刷新操作。在选择的存储块中，根据多个页面数据和字线的位置分配两个或更多个读权重。
根据实施例的另一方面，存储设备包括非易失性存储器设备和控制器。非易失性存储器设备包括多个存储块。每个存储块包括在与基底垂直的方向上堆叠的并且与多个字线连接的多个存储单元。在读取操作期间，控制器从自存储块选择的存储块的选择的存储单元读取数据。存储单元对应于被选择作为读取目标的字线。控制器将读取计数增加对应于选择的存储块的选择的字线的读取权重，并且如果读取计数达到阈值，则对选择的存储块执行刷新操作。在选择的存储块中，随着选择的存储单元和基底之间的距离增加，控制器降低读取权重。
附图说明
上述和其它目的和特征将根据参考以下附图的以下描述而变得明显，在附图中除非另有说明，否则相同的附图标记贯穿各个附图指代相同的部件，以及在附图中：
图1是示出根据本公开的实施例的存储设备的框图；
图2是示出根据本公开的实施例的存储设备的操作方法的流程图；
图3示出根据本公开的实施例的存储块的示例；
图4示出图3的存储块中的单元串的结构的示例；
图5示出根据本公开的实施例的设置读取权重的示例；
图6示出存储单元的阈值电压以及与其相对应的数据比特的示例；
图7示出根据基底SUB和选择的存储单元之间的距离以及写入选择的存储单元的多条数据中的目标数据的位置来分配读取权重的示例；
图8示出考虑到存储块的串选择线来分配读取权重的示例；
图9是示出根据执行读取操作的次数来调整读取权重的示例的流程图；
图10是示出还基于与读取操作相关联的温度来调整读取权重的示例的流程图；以及
图11是示出根据本公开的实施例的控制器的框图。
具体实施方式
下面将参考附图更全面地描述本公开的实施例，使得本领域普通技术人员可以实施本文所述的实施例。
图1是示出根据本公开的实施例的存储设备100的框图。参考图1，存储设备100包括非易失性存储器设备110、控制器120和缓冲存储器130。
非易失性存储器设备110可以在控制器120的控制下执行写入操作、读取操作和擦除操作。非易失性存储器设备110可以从控制器120接收写入命令、地址和数据，并且可以将数据写入由地址所指定的或根据地址以其他方式可确定的存储空间的位置中。非易失性存储器设备110可以从控制器120接收读取命令和地址，可以从由地址所指定的或根据地址以其他方式可确定的存储空间的位置读取数据，以及可以将读取的数据输出到控制器120。非易失性存储器设备110可以从控制器120接收擦除命令和地址，并且可以擦除由地址所指定的或根据地址以其他方式可确定的存储空间的位置的数据。
非易失性存储器设备110可以包括多个存储块BLK1至BLKz。存储块BLK1至BLKz中的每个可以包括多个存储单元。存储单元可以形成非易失性存储器设备110的存储空间。存储块BLK1至BLKz中的每个还可以包括使得能够彼此独立地选择存储单元的选择晶体管。存储块BLK1至BLKz可以根据非易失性存储器设备110的操作特性或结构特性来区分。将参考图3来描述将存储块BLK1至BLKz彼此区分的示例。
非易失性存储器设备110可以包括闪速存储器、相变随机存取存储器(PRAM)、铁电RAM(FeRAM)、磁RAM(MRAM)、电阻式RAM(RRAM)等。
控制器120可以访问非易失性存储器设备110和缓冲存储器130。控制器120可以响应于外部主机设备(未示出)的请求来执行写入操作、读取操作和擦除操作。控制器120可以将写入请求的数据写入非易失性存储器设备110，并且可以从非易失性存储器设备110读取和输出读取请求的数据。
控制器120可以通过使用缓冲存储器130来管理存储设备100。例如，控制器120可以将要写入非易失性存储器设备110的数据或从非易失性存储器设备110读取的数据临时存储到缓冲存储器130中。控制器120可以将管理非易失性存储器设备110所需的元数据加载到缓冲存储器130上。
控制器120可以从外部主机设备接收基于逻辑地址的请求。由控制器120驱动的闪存转换层(flash translation layer，FTL)可以将逻辑地址转换为非易失性存储器设备110的物理地址。控制器120可以向非易失性存储器设备110提供物理地址。在逻辑地址和物理地址之间的转换需要的映射数据MD可以存储在非易失性存储器设备110中，以及可以被加载到缓冲存储器130上并且在缓冲存储器130上使用。闪存转换层FTL可以基于加载到缓冲存储器130上的映射数据MD执行逻辑地址和物理地址之间的转换。
控制器120可以对在非易失性存储器设备110中执行的读取操作进行计数。例如，控制器120可以管理关于非易失性存储器设备110的每个存储块或每个擦除单元的读取计数。擦除单元可以是每个存储块的一部分或者两个或更多个存储块的组合，并且可以指示在擦除操作中同时擦除的一组存储单元。以下，为了便于描述，与每个存储块相关联的描述可以被认为与每个存储块或每个擦除单元相关联。
关于读取计数，控制器120可以包括权重模块WM和计数器CNT。权重模块WM可以基于由读取目标的物理地址或位置所识别的或以其他方式与读取目标的物理地址或位置相对应的非易失性存储器设备110的读取目标来来检测或计算读取权重。当对每个存储块执行读取操作并且检测或计算读取权重时，计数器CNT可以通过读取权重增加读取计数。例如，当数据被写入每个存储块时，计数器CNT可以将读取权重添加到读取计数。可以基于在每个存储块中选择的读取目标或读取目标的位置从两个或更多个值中选择读取权重。控制器120可以基于读取计数来确定是否执行每个存储块的刷新操作。
在实施例中，闪存转换层FTL、权重模块WM和控制器120的计数器CNT中的每个可以采用电路、状态机、软件、固件或者其两个或更多个的组合来实施。
图2是示出根据本公开的实施例的存储设备100的操作方法的流程图。参考图1和图2，在操作S110中，控制器120可以从外部主机设备接收读取命令和地址。控制器120可以例如从外部主机设备接收包括逻辑地址的读取请求。
在操作S120中，控制器120可以选择读取操作。例如，闪存转换层FTL可以基于映射数据MD将逻辑地址转换为非易失性存储器设备110的物理地址。控制器120可以向非易失性存储器设备110提供读取命令和物理地址。响应于读取命令，非易失性存储器设备110可以从与物理地址相对应的存储单元读取数据，并且可以将读取数据输出到控制器120。控制器120可以将从非易失性存储器设备110接收的数据输出到外部主机设备。从非易失性存储器设备110读取的数据可以在被输出到外部主机设备之前由缓冲存储器130缓冲。
在操作S130中，控制器130可以基于物理地址来检测读取权重。例如，可以识别根据物理地址选择作为读取操作的目标的存储单元，并且权重模块WM可以检测对应于选择的存储单元的位置(例如，物理地址)的读取权重。例如，对应于存储单元的位置(例如，地址)的读取权重可以预先存储在控制器120中作为非易失性信息。另外，如映射数据MD那样，读取权重可以预先存储在非易失性存储器设备110中，以及可以被加载到缓冲存储器130上并且在缓冲存储器130上使用。
在操作S140中，控制器120可以通过检测的读取权重来增加读取计数。例如，计数器CNT可以将由权重模块WM检测的读取权重添加到先前的读取计数。
操作S130和操作S140可以与在操作S120中执行的读取操作并行地实行。
在操作S150中，控制器120可以确定读取计数是否达到阈值。如果读取计数未达到阈值(S150＝否)，则处理结束。如果读取计数达到阈值(S150＝是)，则执行操作S160。在操作S160中，控制器120可以执行刷新操作。例如，控制器120可以调度由物理地址识别的或以其他方式与物理地址相对应的存储块的刷新操作。
每当对每个存储块执行读取操作时，可能会发生读取干扰。读取干扰可能加压力(stress)于未被选择作为读取目标的存储单元。例如，读取干扰可能引起未被选择的存储单元的阈值电压的改变。存储在未被选择的存储单元中的数据可以根据读取干扰的累积而变化。
刷新操作包括从存储块的存储单元读取有效数据并且将读取的数据写入另一个存储块的存储单元。如果执行刷新操作，则可以将被写入存储块并且经历读取干扰的数据新写入另一个存储块。当数据被新写入另一个存储块时，读取干扰的影响消失。因此，如果执行刷新操作，则读取干扰的影响消失，从而可以恢复数据的可靠性。
在存储在每个存储块中的数据由于读取干扰的累积而损坏到损坏的数据无法恢复的程度之前，根据本公开的实施例的存储设备100可以通过刷新操作来恢复数据的可靠性。
根据本公开的实施例的权重模块WM基于对其执行读取操作的每个存储块的存储单元的物理地址(即，其物理位置)来检测读取权重。读取权重可以被认为是通过量化在对每个存储块执行读取操作时发生的读取干扰而获得的值。
根据本公开的实施例的计数器CNT可以将针对每个存储块检测的读取权重积累为读取计数。读取计数可以被认为是通过量化每个存储块的累积的读取干扰而获得的值。
如参考图2所述，根据本公开的实施例的存储设备100可以基于由权重模块WM和计数器CNT管理的读取计数来执行刷新操作。也就是说，可以使用根据被选择作为读取目标的每个存储块的存储单元的位置而变化的读取干扰的影响来确定是否执行刷新操作。当执行刷新操作时，可以校正写入非易失性存储器设备110中的数据的可靠性。此外，在存储设备100中执行刷新操作的次数可能减少，并且可以提高存储设备100的速度。
图3示出根据本公开的实施例的存储块BLKa的示例。参考图3，多个单元串CS可以按行和列布置在基底SUB上。单元串CS可以共同连接到形成在基底SUB上(或在基底SUB中)的公共源极线CSL。在图3中，举例说明了基底SUB的位置，以帮助理解存储块BLKa的结构。图3中实施例被举例说明为公共源极线CSL连接到单元串CS的下端。然而，将公共源极线CSL电连接到单元串CS的下端就足够了。然而，本公开的实施例可以不限于公共源线CSL物理上位于单元串CS的下端的情况。在实施例中，单元串CS在图3中示出被布置为4×4。然而，本公开的实施例不限于单元串CS的4×4布置。
每行的单元串可以连接到第一接地选择线GSL1至第四接地选择线GSL4中的相应的一个以及第一串选择线SSL1至第四串选择线SSL4中的相应的一个。每列的单元串可以连接到第一位线BL1至第四位线BL4中的相应的一个。为了便于说明，连接到第二接地选择线GSL2和第三接地选择线GSL3或第二串选择线SSL2和第三串选择线SSL3的单元串被描绘为模糊的。
每个单元串可以包括连接到相应的接地选择线的至少一个接地选择晶体管GST、分别连接到多个字线WL1至WL8的多个存储单元MC以及连接到相应的串选择线的至少一个(或两个)串选择晶体管SST。在每个单元串CS中，接地选择晶体管GST、存储单元MC和串选择晶体管SST可以沿着与基底SUB垂直的方向彼此串联连接，并且可以沿着与基底SUB垂直的方向顺序堆叠。
以与基底SUB或接地选择晶体管GST相同高度(或次序)布置的单元串CS的存储单元可以连接到相同字线。布置在与基底SUB或接地选择晶体管GST不同的高度(或次序)的单元串CS的存储单元可以连接到不同字线。
存储块BLKa可以设置在三维(3D)存储阵列。3D存储阵列单片地形成在具有布置在硅基底上方的有源区域和与存储单元MC的操作相关联的电路的存储单元MC阵列的一个或多个物理级中。与存储单元MC的操作相关联的电路可以位于该基底的上方或内部。术语“单片”意味着阵列的每个级的层直接沉积在3D存储阵列的每个在下级的层上。
在本公开的实施例中，3D存储阵列包括垂直定向的垂直单元串CS(或NAND串)，使得至少一个存储单元位于另一个存储单元上。每个存储单元可以包括电荷俘获层(chargetrap layer)。每个单元串还可以包括置于存储单元MC上的至少一个选择晶体管SST。至少一个选择晶体管可以具有与存储单元MC相同的结构，并且可以与存储单元MC一致地形成。
以下通过引用并入本文的专利文献描述了三维存储阵列的合适配置，其中，三维存储阵列被配置为多级，在各级之间共享字线和/或位线：第7,679,133号、第8,553,466号、第8,654,587号、第8,559,235号美国专利以及第2011/0233648号美国专利公开。
图4是示出图3的存储块BLKa中的单元串的结构的示例的视图。参考图3和图4，在基底SUB上设置有柱PL，使得柱PL沿垂与基底SUB垂直的方向延伸以与基底SUB接触。图4所示的接地选择线GSL、字线WL1至WL8以及串选择线SSL中的每个可以由与基底SUB平行的导电材料形成，例如，金属材料。柱PL可以通过形成串选择线SSL、字线WL1至WL8和接地选择线GSL的导电材料与基底SUB接触。
图4中还示出沿A-A'线截取的截面图。在实施例中，示出对应于第一字线WL1的第一存储单元MC1的截面图。柱PL可以包括圆柱体BD。气隙AG可以限定在主体BD的内部。主体BD可以包括P型硅，并且可以是将形成通道的区域。柱PL还可以包括围绕主体BD的圆柱形隧道绝缘层TI和围绕隧道绝缘层TI的圆柱形电荷俘获层CT。可以在第一字线WL和柱PL之间设置阻挡绝缘层BI。主体BD、隧道绝缘层TI、电荷俘获层CT、阻挡绝缘层BI和第一字线WL可以构成电荷俘获型晶体管，其形成在与基底SUB或基底SUB的上表面垂直的方向上。串选择晶体管SST、接地选择晶体管GST和其它存储单元可以具有与第一存储单元MC1相同的结构。
在制造单元串CS的过程中，随着与基底SUB的距离减小，柱PL的宽度或平行于基底SUB的上表面的柱PL的截面积可能变小。因此，当将相同的电压施加到接地选择晶体管GST、存储单元MC和串选择晶体管SST的主体时，形成在与基底SUB相邻的存储单元处或接地选择晶体管GST处的电场可以大于形成在远离基底SUB的存储单元处或串选择晶体管SST处的电场。类似地，当相同的电压施加到接地选择线GSL、字线WL1至WL8和串选择线SSL时，形成在与基底SUB相邻的存储单元处或接地选择晶体管GST处的电场可以大于形成在远离基底SUB的存储单元处或串选择晶体管SST处的电场。上述特性可能对执行读取操作时产生的读取干扰产生影响。
在实施例中，在读取操作期间，将选择读取电压施加到连接到被选择作为读取目标的存储单元的字线。选择读取电压具有在存储单元的阈值电压范围内的电平。由于在选择的存储单元处的电场强度相对较小，因此在选择的存储单元处不会发生读取干扰，或者可能发生很少的读取干扰。在读取操作期间，将非选择读取电压施加到连接到未被选择作为读取目标的存储单元的每个字线。非选择读取电压具有超出存储单元的阈值电压范围的电平。由于在未被选择的存储单元处的电场强度相对较大，因此在未被选择的存储单元处可能发生读取干扰。
具体地，施加到与选择的字线紧邻的未被选择的字线的非选择读取电压的电平高于施加到其它未被选择的字线的非选择读取电压的电平。因此，与连接到与其他未被选择的字线相邻的未被选择的字线的存储单元处发生的读取干扰可能大于在连接到与被选择的字线相邻的未被选择的字线的存储单元处发生的读取干扰。在与彼此相邻的未被选择的字线连接的存储单元处发生的读取干扰可以被称为“第一读取干扰”。
此外，如参考图4所述，随着存储单元与基底SUB或接地选择晶体管GST之间的距离减小，存储单元处的电场强度变大。因此，随着存储单元与基底SUB或接地选择晶体管GST之间的距离减小，存储单元处发生的读取干扰变得更大。连接到靠近基底SUB的下部字线(lower word line)(例如，第一字线WL1至第四字线WL4)的存储单元处发生的读取干扰可以被称为“第二读取干扰”。
当对下部字线(或与基底SUB相邻或接近的字线)执行读取操作时，连接到下部字线的某些(但不是全部)存储单元可能经历第一读取干扰和第二读取干扰两者。由于第一读取干扰和第二读取干扰之间的重叠，可能会发生第三读取干扰。第三读取干扰可能是当对存储块BLKa执行读取操作时发生的最强读取干扰。
如参考图1和图2所述，可以使用刷新来解决在存储单元处累积的读取干扰。例如，在存储块BLKa中，可以计算、测量或预测存储单元可以容许的读取干扰量。此外，可以计算、测量或预测在对存储块执行每个读取操作时发生的读取干扰量。可以基于读取干扰的容许量和每个读取操作的读取干扰量来计算存储块BLKa可以容许的读取操作的数量，即阈值。
如果将执行一次读取操作时发生的读取干扰量设置为等于或大于第三读取干扰的值，则可以在写入存储块BLKa的数据被损坏之前执行刷新操作。因此，可以保持写入存储块BLKa中的数据的可靠性。然而，导致刷新操作的存储块BLKa的读取操作数量与执行刷新操作的次数成反比。刷新操作数量的增加导致存储设备100的操作速度降低。
相反，如果将执行一次读取操作时发生的读取干扰量设置为低于第三读取干扰的值，则可以减少对存储块BLKa执行刷新操作的次数。然而，如果迭代地(即，多次)执行导致读取干扰的存储块BLKa的读取操作，则在执行刷新操作之前，写入存储块BLKa的数据可能由于高读取干扰(例如，第三读取干扰电平)而丢失。
根据本公开的实施例的存储设备100可以基于指示被选择作为读取操作的目标的存储单元或字线的位置的地址来检测读取权重，并且可以基于检测的读取权重来增加读取计数。可以考虑到在对每个字线执行的读取操作期间发生的实际读取干扰的量来设置读取权重。因此，可能能够防止写入存储块BLKa中的数据由于读取干扰而丢失，并且减少执行刷新操作的次数。也就是说，提供了具有改进的速度和可靠性的存储设备。下面，与基底SUB相邻或与基底SUB的距离可以解释为意味与基底SUB或接地选择晶体管GST相邻或与基底SUB或接地选择晶体管GST的距离。然而，距离，该词语当在本文中使用时，可以通过居于中间的晶体管的数量(如果有的话)来测量，以及通过更传统的测度(诸如厘米或英寸)来测量，即使传统的测度是与基底的实际距离不精确的估计。
图5示出根据本公开的实施例的设置读取权重的示例。参考图3、图4和图5，随着被选择作为读取目标的存储单元变得更接近基底SUB，第一读取干扰和第二读取干扰可以更多地重叠(即，更频繁地发生)。随着被选择作为读取目标的存储单元变得离基底SUB更远，第一读取干扰和第二读取干扰可能重叠较少(即，发生频率较低)。随着第一读取干扰和第二读取干扰更多地重叠，由于对存储块BLKa执行的单次读取操作而实际发生的第三读取干扰的高电平增加。随着第一读取干扰和第二读取干扰更少地重叠，由于对存储块BLKa执行的单次读取操作而实际发生的第三读取干扰的高电平降低。
基于上述特性，存储块BLKa的字线WL1至WL8可以被分类为第一字线组WLG1、第二字线组WLG2、第三字线组WLG3和第四字线组WLG4。例如，字线WL1至WL8可以根据与基底SUB的距离分组。可以将第一读取权重W_1分配给与基底SUB的距离最短的第一字线WL1和第二字线WL2。当对连接到第一字线WL1和第二字线WL2中的一个的存储单元执行读取操作时，读取计数可以增加第一读取权重W_1。
基于与基底SUB的距离，可以将第二读取权重W_2分配给包括第三字线WL3和第四字线WL4的第二字线组WLG2。可以将第三读取权重W_3分配给包括第五字线WL5和第六字线WL6的第三字线组WLG3。可以将第四读取权重W_4分配给包括第七字线WL7和第八字线WL8的第四字线组WLG4。随着与基底SUB的距离增加，存储单元的读取权重，换句话说，与对应于(或连接到)存储单元的字线组(或字线)相关联的读取权重可能降低。例如，第二读取权重W_2可以小于第一读取权重W_1，第三读取权重W_3可以小于第二读取权重W_2，并且第四读取权重W_4可以小于第三读取权重W_3。
如上所述，如果根据被选择作为读取目标的存储单元与基底SUB之间的距离来调整读取权重，则可以提供具有改进的速度和可靠性的存储设备100。具体地，如果读取权重随着基底SUB与选择的存储单元之间的距离增加而降低，则提供了具有改进的速度和可靠性的存储设备100。
图6示出存储单元MC的阈值电压和与其对应的数据比特的示例。在图6中，横坐标(X轴值)表示存储单元MC的阈值电压Vth，而纵坐标(Y轴值)表示存储单元MC的数量。在实施例中，图6中示出在每个存储单元MC中写入三个比特的示例。
参考图3、图4和图5，如果在每个存储单元MC中写入三个比特B1、B2和B3，则存储单元MC可以具有基于三个比特B1、B2和B3的八个可能的逻辑状态，也就是说，擦除状态E和第一编程状态P1至第七编程状态P7。例如，当存储单元MC中写入的比特B1、B2和B3为“111”时，存储单元MC可以对应于擦除状态E，并且可以被编程为具有低于第一电压V1的阈值电压。当存储单元MC中写入的比特B1、B2和B3为“011”时，存储单元MC可以对应于第一编程状态P1，并且可以被编程为具有第一电压V1和第二电压V2之间的阈值电压。当存储单元MC中写入的比特B1、B2和B3为“001”时，存储单元MC可以对应于第二编程状态P2，并且可以被编程为具有第二电压V2和第三电压V3之间的阈值电压。当存储单元MC中写入的比特B1、B2和B3为“000”时，存储单元MC可以对应于第三编程状态P3，并且可以被编程为具有在第三电压V3和第四电压V4之间的阈值电压。当存储单元MC中写入的比特B1、B2和B3为“010”时，存储单元MC可以对应于第四编程状态P4，并且可以被编程为具有第四电压V4和第五电压V5之间的阈值电压。当存储单元MC中写入的比特B1、B2和B3为“110”时，存储单元MC可以对应于第五编程状态P5，并且可以被编程为具有在第五电压V5和第六电压V6之间的阈值电压。当存储单元MC中写入的比特B1、B2和B3为“100”时，存储单元MC可以对应于第六编程状态P6，并且可以被编程为具有第六电压V6和第七电压V7之间的阈值电压。当存储单元MC中写入的比特B1、B2和B3为“101”时，存储单元MC可以对应于第七编程状态P7，并且可以被编程为具有大于第七电压V7的阈值电压。
在读取操作期间，可以通过使用第一电压V1至第七电压V7区分存储单元MC的阈值电压来确定写入存储单元MC的数据。
控制器120可以彼此独立地读取写入存储单元MC的比特B1、B2和B3。例如，在读取操作期间，控制器120可以从被选择作为读取目标的存储单元中选择性地读取包括第一比特B1的第一数据、包括第二比特B2的第二数据和包括第三比特B3的第三数据中的一个。
然而，如图6所示，对应于第一数据至第三数据的读取操作的读取计数可以彼此不同。例如，在读取包括第一比特B1的第一数据时，可以关于写入作为读取目标的存储单元中的第一比特B1是“1”还是“0”进行确定。如图6中粗线所示，非易失性存储器设备110可以通过使用第一电压V1和第五电压V5的读取操作，也就是说，通过执行读取操作两次来读取第一数据。当读取包括第二比特B2的第二数据时，非易失性存储器设备110可以通过使用第二电压V2、第四电压V4和第六电压V6的读取操作，也就是说，通过执行读取操作三次，来读取第二数据。当读取包括第三比特B3的第三数据时，非易失性存储器设备110可以通过使用第三电压V3和第七电压V7的读取操作，也就是说，通过执行读取操作两次，来读取第三数据。
随着为了读取第一数据、第二数据或第三数据而执行的读取操作次数(或者期间施加非选择读取电压的时间的总和)增加，在读取操作期间发生的读取干扰量增加。因此，在与选择的存储单元MC中写入的第一数据至第三数据的读取操作相关联的读取计数彼此不同的情况下，可以根据是否任何数据是读取目标来另外调整读取权重。
在图6中，逻辑状态和对应于其的比特值是示例性的，并且本公开的实施例可以不限于此。
图7示出根据基底SUB和选择的存储单元之间的距离以及写入选择的存储单元中的数据的目标数据的位置来分配读取权重的示例。参考图3、图4和图7，可以将第一读取权重W_1至第七读取权重W_7分配给存储块BLKa的存储单元。第一读取权重W_1至第七读取权重W_7可以具有顺序减小的值。第一读取权重W_1的值可以具有最大值，而第七读取权重W_7可以具有最小值。
如参考如图5所述，指示读取干扰的读取权重可以随着(被选择作为读取目标的)存储单元和基底SUB之间的距离增加而降低。例如，关于包括第一比特B1的第一数据的读取操作，随着选择的存储单元和基底SUB之间的距离增加，读取权重可以按照第三权重W_3、第五权重W_5、第六权重W_6和第七权重W_7的顺序降低。对于包括第二比特B2的第二数据的读取操作，随着选择的存储单元和基底SUB之间的距离增加，读取权重可以按照第一权重W_1、第二权重W_2、第四权重W_4和第六权重W_6的顺序降低。对于包括第三比特B3的第三数据的读取操作，随着选择的存储单元和基底SUB之间的距离增加，读取权重可以按照第三权重W_3、第五权重W_5、第六权重W_6和第七权重W_7的顺序降低。
如参考图6所述，读取权重可以随着执行读取操作的次数(即，读取第一数据、第二数据或第三数据)增加而增加。例如，在属于第一字线组WLG1的存储单元中，在伴随两个读取操作读取第一数据或第三数据时，第三读取权重W_3可以被添加到读取计数，以及在伴随三个读取操作读取第二数据时，第一读取权重W_1可以被添加到读取计数。在属于第二字线组WLG2的存储单元中，在伴随两个读取操作读取第一数据或第三数据时，第五读取权重W_5可以被添加到读取计数，以及在伴随三个读取操作读取第二数据时，第二读取权重W_2可以被添加到读取计数。在属于第三字线组WLG3的存储单元中，在伴随两个读取操作读取第一数据或第三数据时，第六读取权重W_6可以被添加到读取计数，以及在伴随三个读取操作读取第二数据时，第四读取权重W_4可以被添加到读取计数。在属于第四字线组WLG4的存储单元中，在伴随两个读取操作读取第一数据或第三数据时第七读取权重W_7可以被添加到读取计数，以及在伴随三个读取操作读取第二数据时，第六读取权重W_6可以被添加到读取计数。
如上所述，通过考虑从写入选择的存储单元中的数据中选择的数据的位置以及选择的存储单元和基底SUB之间的距离——也就是说，选择的存储单元(或选择的字线)的位置——来计算读取权重，可以进一步改进存储设备100的可靠性和速度。值得注意的是，(例如，在存储单元内)数据的位置因此具有与存储单元的位置不同的语境和含义。
在读取操作中，根据写入存储单元MC中的数据(或数据的位置)执行的读取操作的数量不限于图6和图7所示的示例性数字。
在实施例中，关于将对在读取操作中写入存储单元MC的数据(或数据的位置)执行的读取操作的数量的信息(即或例如，“读取计数信息”)(或对应于读取计数信息的读取权重)可以在存储设备100的制造时作为非易失性信息预先存储在控制器120中。作为另一示例，用于读取计数信息的参数(或对应于读取计数信息的读取权重)可以在存储设备100的制造时作为非易失性信息预先存储在非易失性存储器设备110中。当向存储设备100供电时，非易失性存储器设备110可以将存储的信息提供给控制器120。
图8示出额外地考虑到存储块BLKa的串选择线SSL1至SSL4所分配的读取权重的示例。参考图3、图4、图7和图8，可以根据作为读取目标选择的存储单元来设置第一读取权重W_1至第九读取权重W_9。第一读取权重W_1至第九读取权重W_9可以具有顺序减小的值。
当对与第一串选择线SSL1相对应的存储单元执行读取操作时，可以与参考图7所描述相同地设置读取权重。
当对属于第一字线组WLG1至第三字线组WLG3的存储单元执行读取操作时，对应于第一串选择线SSL1的存储单元的读取权重与对应于第二串选择线SSL2的存储单元的读取权重相同。然而，当对属于第四字线组WLG4的存储单元执行读取操作时，对应于第二串选择线SSL2的存储单元的读取权重小于对应于第一串选择线SSL1的存储单元的读取权重。
当对属于第一字线组WLG1至第二字线组WLG2的存储单元执行读取操作时，对应于第一串选择线SSL1的存储单元的读取权重与对应于第三串选择线SSL3或第四串选择线SSL4的存储单元的读取权重相同。然而，当对属于第三字线组WLG3和第四字线组WLG4的存储单元执行读取操作时，对应于第三串选择线SSL3或第四串选择线SSL4的存储单元的读取权重小于对应于第一串选择线SSL1的存储单元的读取权重。
如参考图8所述，如果读取权重根据与对应于选择的存储单元的串选择线(或串选择线的位置)而变化，则可以进一步改进存储设备100的可靠性和速度。
如果发生读取干扰，则可以从存储单元MC的电荷俘获层对电荷放电，或者可以将电荷俘获在存储单元MC的电荷俘获层中。也就是说，电荷在存储单元MC的电荷俘获层中移动。如果电荷移动，则在电荷俘获层的电荷稳定之前需要稳定时间。如果在存储单元MC发生读取干扰之后经过稳定时间之前进一步执行读取操作，则可能另外发生读取干扰。如果在存储单元MC中俘获的电荷稳定之前另外发生读取干扰，则读取干扰的影响可能越来越多。因此，执行读取操作(或发生读取干扰)的间隔，换句话说，执行读取操作的次数可能会影响读取干扰的总和，并且这可以用于计算读取权重。
图9是示出根据执行读取操作的次数来调整读取权重的示例的流程图。参考图1、图3和图9，在操作S210中，控制器120确定在第一预定临界时间段Tcr1内是否对同一存储块BLKa执行读取操作。例如，控制器120可以确定当前对存储块BLKa执行的读取操作与先前在其上执行的读取操作之间的时间间隔是否在第一预定临界时间段Tcr1内。如果时间间隔大于第一预定临界时间Tcr1(S210＝否)，则读取权重可能不被另外调整。如果时间间隔在第一预定临界时间段Tcr1内(S210＝是)，则可以确定在存储块BLKa中，在先前读取操作的第二读取干扰发生之后、在存储单元MC的电荷稳定之前，由于当前读取操作而另外发生第二读取干扰。因此，在操作S220中，可以将第一迭代权重添加到读取权重，因此读取权重可以增加。
在操作S230中，控制器120确定在第二临界时间段Tcr2内是否对同一字线执行读取操作。例如，控制器120可以确定对存储块BLKa当前执行的和先前执行的读取操作是否与存储块BLKa的同一字线相关联，并且可以确定读取操作之间的时间间隔是否在第二临界时间段Tcr2内。如果时间间隔不小于第二临界时间段Tcr2(S230＝否)，则读取权重可能不被另外调整。如果时间间隔在第二临界时间段Tcr2内(S230＝是)，则可以确定在存储块BLKa中，在先前读取操作的第一读取干扰发生之后、在存储单元MC的电荷稳定之前，由于当前读取操作而另外发生第一读取干扰。因此，在操作S240中，第二迭代权重可以被添加到读取权重，因此读取权重可以增加。
在实施例中，迭代权重可以针对每个部分进行再划分(subdivide)。例如，控制器120可以对连续或顺序添加第一次迭代权重(或第二迭代权重)的次数进行计数，并且可以随着计数增加而增加第一迭代权重(或第二迭代权重)。此外，如果在每个存储块中在预定时间段期间没有添加第一迭代权重(或第二迭代权重)，则控制器120可以重置第一迭代权重(或第二迭代权重)。
在实施例中，控制器120可以将第一临界时间段(或第二临界时间段)再划分为多个部分。控制器120可以基于先前的读取操作和当前的读取操作之间的时间间隔是否属于第一临界时间段(或第二临界时间段)中的任何部分来可变地选择第一迭代权重(或第二迭代权重)。例如，第一迭代权重(或第二迭代权重)可以随着时间间隔的减小而增加。
随着执行读取操作时的温度变低，并且随着执行读取操作时的温度与数据写入被选择作为读取目标的存储单元时的温度之间的差变大，读取干扰可能变大。因此，可以通过应用与读取操作相关联的温度来进一步调整读取权重。
图10是示出进一步基于与读取操作相关联的温度来调整读取权重的示例的流程图。参考图1、图3和图10，在操作S310中，控制器120确定执行读取操作时的温度TEMP是否低于临界温度TPcr。如果温度TEMP低于临界温度TPcr(S310＝是)，则在操作S320中，控制器120可以通过向读取权重添加第一温度权重来增加读取权重。例如，临界温度TPcr可以是-10摄氏度。
在操作S330中，控制器120确定当执行读取操作时的温度和数据写入被选择作为读取目标的存储单元中时的温度之间的温度差TEMP_D是否高于临界温度差TDcr。如果温度差TEMP_D高于临界温度差TDcr(S330＝是)，则在操作S340中，控制器120可以通过向读取权重添加第二温度权重来增加读取权重。
在实施例中，如参考图9所述，第一温度权重或第二温度权重可以根据临界温度TPcr或临界温度差TDcr的部分被再划分。
如上所述，根据本公开的实施例的存储设备100可以考虑到为读取操作选择的存储单元、待读取数据、执行读取操作的次数以及与读取操作相关联的环境(例如，温度)参数来估计在读取操作中发生的实际读取干扰。存储设备100可以将估计结果应用于读取权重，并且可以基于读取权重来增加读取计数。读取计数用作确定是否执行刷新操作的标准。因此，由于基于在执行读取操作时发生的实际读取干扰来执行刷新操作，因此可以改进存储设备100的可靠性和速度。
图11是示出根据本公开的实施例的控制器120的框图。参考图1和图11，控制器120包括总线121、处理器122、RAM 123、ECC块124、主机接口125、缓冲器控制电路126和存储器接口127。
总线121可以被配置为在控制器120的组件之间提供通道。
处理器122可以控制控制器120的总体操作并且可以执行逻辑运算。处理器122可以通过主机接口125与外部主机设备通信，可以通过存储器接口127与非易失性存储器设备110通信，并且可以通过缓冲器控制电路126与RAM 130通信。处理器122可以使用RAM 123作为工作存储器、高速缓冲存储器或缓冲存储器来控制存储设备100。
闪存转换层FTL、权重模块WM和计数器CNT中的至少一个可以以由处理器122驱动的软件(诸如固件、操作系统和应用)的形式来实现。作为另一示例，闪存转换层FTL、权重模块WM和计数器CNT中的至少一个可以用处理器122内部的硬件(诸如电路或集成电路)来实现。可选地，闪存转换层FTL、权重模块WM和计数器CNT中的至少一个可以以与处理器122相结合的硬件和软件的组合的形式来实现。可选地，闪存转换层FTL、权重模块WM和计数器CNT中的至少一个可以用与处理器122分离的模块来实现。
RAM 123可以用作处理器122的工作存储器、高速缓冲存储器或缓冲存储器。RAM123可以存储处理器122将执行的代码或命令。RAM 123可以存储由处理器122处理的数据。RAM 123可以包括静态RAM(SRAM)。
ECC块124可以执行纠错操作。ECC块124可以基于通过存储器接口127将被写入非易失性存储器设备110的数据来执行纠错编码。纠错编码数据可以通过存储器接口127提供给非易失性存储器设备110。ECC块124可以对从非易失性存储器设备110通过存储器接口127接收的数据执行纠错解码。在实施例中，ECC块124可以作为存储器接口127的组件包括在存储器接口127中。
主机接口125可以被配置为在处理器122的控制下与外部主机设备通信。主机接口125可以使用各种通信方式中的至少一种传送通信，诸如通用串行总线(USB)、串行AT附件(SATA)、串行附接SCSI(SAS)、高速芯片(HSIC)、小型计算机系统接口(SCSI)、外围组件互连(PCI)、快速PCI(PCIe)、快速非易失性存储器(NVMe)、通用闪存存储(UFS)、安全数字(SD)、多媒体卡(MMC)、嵌入式MMC(eMMC)、双列直插式存储器模块(DIMM)、注册DIMM(RDIMM)和减载DIMM(LRDIMM)。
缓冲器控制电路126可以在处理器122的控制下控制RAM 123。
响应于处理器122的控制，存储器接口127可以与非易失性存储器设备110进行通信。如参考图1所述，存储器接口127可以通过输入/输出通道将命令、地址和数据传送到非易失性存储器设备110。存储器接口127可以通过控制信道将控制信号传送到非易失性存储器设备110。
在实施例中，在存储设备100不包括RAM 130的情况下，控制器120可以不包括缓冲器控制电路126。
在实施例中，处理器122可以通过使用代码来控制控制器120。处理器122可以从在控制器120的内部实现的非易失性存储器设备(例如，只读存储器)加载代码。可选地，处理器122可以通过存储器接口127从非易失性存储器设备110加载代码。
在实施例中，控制器120的总线121可以被划分为控制总线和数据总线。在实施例中，数据总线可以在控制器120中传送数据，而控制总线可以在控制器120中传送以下控制信息：命令和地址。数据总线和控制总线可以彼此独立以防止相互干扰或影响。数据总线可以与ECC块124、主机接口125，缓冲器控制电路126和存储器接口127连接。控制总线可以与处理器122、RAM 123、主机接口125、缓冲器控制电路126和存储器接口127连接。
根据本公开的实施例的存储设备可以基于读取目标的存储单元的位置来增加读取计数，并且可以基于读取计数来执行刷新操作。可以通过刷新操作补偿由读取操作引起的读取干扰，并且可以通过基于存储单元的位置改变读取计数来减少执行刷新操作的次数。因此，可以提供具有改进的速度和可靠性的存储设备。
虽然本公开描述了示例性实施例，但是对于本领域技术人员将明显的是，在不脱离本文所描述的概念的精神和范围的情况下，可以进行各种改变和修改。因此，应当理解，上述实施例不是限制性的，而是示例性的。

Claims (18)

1.一种存储设备，包括：
非易失性存储器设备，包括多个存储块，多个存储块中的每个包括连接到多个串选择线的串选择晶体管、连接到多个接地选择线的接地选择晶体管和连接到多个字线的存储单元；以及
控制器，被配置为在读取操作期间从自存储块中所选择的存储块的选择的存储单元读取数据，该选择的存储单元对应于被选择作为读取目标的字线和串选择线两者，
其中，控制器将读取计数增加对应于选择的存储块的选择的字线和串选择线的读取权重，并且如果读取计数达到阈值，则对选择的存储块执行刷新操作，以及
其中，在选择的存储块中，根据串选择线和字线的位置分配两个或更多个读取权重，
其中，选择的存储单元中的每个被配置为存储多个页面数据，以及
其中，控制器被配置为还基于多个页面数据当中的任何页面数据是否为读取目标来调整读取权重。
2.根据权利要求1所述的存储设备，
其中，每个存储块的存储单元在与基底垂直的方向上堆叠。
3.根据权利要求2所述的存储设备，
其中，读取权重随着选择的存储单元与基底之间的距离增加而降低。
4.根据权利要求2所述的存储设备，
其中，在每个存储块中，串选择线连接到单元串的行，单元串中的每个包括接地选择晶体管、存储单元和串选择晶体管。
5.根据权利要求4所述的存储设备，
其中，串选择线包括第一串选择线、第二串选择线和布置在第一串选择线与第二串选择线之间的中间串选择线，以及
其中，读取权重随着选择的串选择线与第一串选择线之间的距离减小而降低。
6.根据权利要求1所述的存储设备，
其中，随着对于确定读取目标的页面数据而执行的读取的数量增加，控制器增加读取权重。
7.根据权利要求6所述的存储设备，
其中，非易失性存储器设备被配置为向控制器发送关于对于确定页面数据中的每个而执行的读取的数量的信息。
8.根据权利要求1所述的存储设备，
其中，控制器被配置为基于执行读取操作的时段来调整读取权重。
9.根据权利要求8所述的存储设备，
其中，如果选择的存储块的前一个读取操作是在距执行该读取操作的时间点的第一时间段内执行的，则控制器增加读取权重。
10.根据权利要求9所述的存储设备，
其中，如果选择的字线的前一个读取操作是在距执行该读取操作的时间点的第二时间段内执行的，则控制器进一步增加读取权重。
11.根据权利要求1所述的存储设备，
其中，控制器被配置为基于执行读取操作时的温度来调整读取权重。
12.根据权利要求11所述的存储设备，
其中，在当温度低于预定温度时执行读取操作的情况下，控制器增加读取权重。
13.根据权利要求11所述的存储设备，
其中，在当执行读取操作时的温度与当数据被写入选择的存储单元中时的温度之间的温度差大于预定温度差的情况下，控制器增加读取权重。
14.根据权利要求1所述的存储设备，
其中，刷新操作包括其中控制器读取在写入选择的存储块的存储单元中的数据当中的有效数据并且将读取的数据写入另一个存储块中的操作。
15.根据权利要求1所述的存储设备，
其中，控制器被配置为接收读取命令和逻辑地址，以将逻辑地址转换为非易失性存储器设备的物理地址；并且被配置为响应于读取命令，对与如由物理地址所指示的选择的字线和串选择线相对应的选择的存储单元执行读取操作。
16.一种存储设备，包括：
非易失性存储器设备，包括多个存储块，多个存储块中的每个包括连接到多个串选择线的串选择晶体管、连接到多个接地选择线的接地选择晶体管和连接到多个字线的存储单元；以及
控制器，被配置为在读取操作期间从自存储块中所选择的存储块的选择的存储单元读取数据，该选择的存储单元对应于被选择作为读取目标的字线和串选择线两者，
其中，控制器被配置为将读取计数增加对应于选择的存储块的选择的字线和串选择线的读取权重；并且被配置为如果读取计数达到阈值，则对选择的存储块执行刷新操作，以及
其中，在选择的存储块中，根据关于选择的字线选择了多个串选择线中的哪个串选择线来改变读取权重，
其中，控制器被配置为读取从写入选择的存储单元中的多个页面数据选择的页面数据；并且被配置为选择与选择的串选择线、选择的字线和选择的页面数据相对应的值作为读取权重，以及
其中，随着选择的存储单元与基底之间的距离增加以及随着对于确定选择的页面数据而执行的读取操作的数量减少，控制器降低读取权重。
17.一种存储设备，包括：
非易失性存储器设备，包括多个存储块，多个存储块中的每个包括在与基底垂直的方向上堆叠的并且与多个字线连接的多个存储单元；以及
控制器，被配置为在读取操作期间从自存储块中所选择的存储块的选择的存储单元读取数据，该选择的存储单元对应于被选择作为读取目标的字线，
其中，控制器被配置为将读取计数增加对应于选择的存储块的选择的字线的读取权重；并且被配置为如果读取计数达到阈值，则对选择的存储块执行刷新操作，以及
其中，在选择的存储块中，随着选择的存储单元与基底之间的距离增加，控制器降低读取权重，
其中，选择的存储单元中的每个被配置为存储多个页面数据，以及
其中，控制器被配置为还基于多个页面数据当中的任何页面数据是否为读取目标来调整读取权重。
18.根据权利要求17所述的存储设备，
其中，控制器被配置为基于执行读取操作的温度和次数调整读取权重。
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Families Citing this family (29)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20190088184A (ko) * 2018-01-18 2019-07-26 에스케이하이닉스 주식회사 메모리 시스템 및 메모리 시스템의 동작 방법
KR20190106008A (ko) * 2018-03-07 2019-09-18 에스케이하이닉스 주식회사 메모리 시스템, 그것의 동작 방법 및 전자 장치
US10802907B2 (en) 2018-03-20 2020-10-13 Micron Technology, Inc. Hierarchical buffering scheme to normalize non-volatile media raw bit error rate transients
US10381073B1 (en) 2018-03-20 2019-08-13 Micron Technology, Inc. Converged structure supporting buffering of recent writes and overwrite disturb remediation
KR102534631B1 (ko) * 2018-05-11 2023-05-19 에스케이하이닉스 주식회사 카운팅 회로 블록을 포함하는 반도체 시스템
KR102639696B1 (ko) * 2018-05-23 2024-02-23 에스케이하이닉스 주식회사 메모리 시스템, 컨트롤러 및 그 동작방법
KR102458726B1 (ko) 2018-08-03 2022-10-25 마이크론 테크놀로지, 인크 행 해머를 완화하기 위한 방법 및 이를 이용한 메모리 디바이스 및 시스템
US10991411B2 (en) * 2018-08-17 2021-04-27 Micron Technology, Inc. Method and apparatuses for performing a voltage adjustment operation on a section of memory cells based on a quantity of access operations
US10431281B1 (en) 2018-08-17 2019-10-01 Micron Technology, Inc. Access schemes for section-based data protection in a memory device
KR102634338B1 (ko) * 2018-10-08 2024-02-07 삼성전자주식회사 스토리지 장치 및 스토리지 장치의 동작 방법
WO2020076986A1 (en) 2018-10-09 2020-04-16 Micron Technology, Inc. Methods for row hammer mitigation and memory devices and systems employing the same
KR102599123B1 (ko) * 2018-11-14 2023-11-06 삼성전자주식회사 인공 신경망 모델에 기초하여 읽기 레벨들을 추론하는 스토리지 장치 및 인공 신경망 모델의 학습 방법
KR102599046B1 (ko) 2018-11-16 2023-11-06 삼성전자주식회사 리커버리 동작을 수행하는 메모리 컨트롤러, 이의 동작 방법 및 이를 포함하는 메모리 시스템
WO2020131457A1 (en) 2018-12-21 2020-06-25 Micron Technology, Inc. Methods for activity-based memory maintenance operations and memory devices and systems employing the same
US10817371B2 (en) 2018-12-31 2020-10-27 Micron Technology, Inc. Error correction in row hammer mitigation and target row refresh
KR20210022262A (ko) 2019-08-20 2021-03-03 삼성전자주식회사 비휘발성 메모리 장치
US11144421B2 (en) 2019-12-31 2021-10-12 Micron Technology, Inc. Apparatus with temperature mitigation mechanism and methods for operating the same
KR20210111993A (ko) 2020-03-04 2021-09-14 에스케이하이닉스 주식회사 컨트롤러 및 컨트롤러의 동작 방법
US11210027B2 (en) * 2020-04-13 2021-12-28 Western Digital Technologies, Inc. Weighting of read commands to zones in storage devices
US11226761B2 (en) * 2020-04-24 2022-01-18 Western Digital Technologies, Inc. Weighted read commands and open block timer for storage devices
US11101004B1 (en) * 2020-06-22 2021-08-24 Macronix International Co., Ltd. Memory device and reading method
CN116134519A (zh) * 2020-08-07 2023-05-16 美光科技公司 存储器装置中的平衡的三层级读取干扰管理
US11410715B2 (en) 2020-11-06 2022-08-09 Micron Technology, Inc. Apparatus with refresh management mechanism
US11579797B2 (en) * 2021-04-29 2023-02-14 Micron Technology, Inc. Memory sub-system refresh
US11776611B2 (en) * 2021-08-03 2023-10-03 Micron Technology, Inc. Managing write disturb for units of a memory device using weighted write disturb counts
US20230060913A1 (en) * 2021-08-27 2023-03-02 Micron Technology, Inc. Effective access count based media management
TW202324112A (zh) * 2021-12-09 2023-06-16 韓商愛思開海力士有限公司 用以動態管理儲存裝置中的主機讀取運作及讀取刷新運作的方法、儲存裝置及其記錄媒體
US11676671B1 (en) * 2022-01-22 2023-06-13 Dell Products L.P. Amplification-based read disturb information determination system
US11929135B2 (en) 2022-01-22 2024-03-12 Dell Products L.P. Read disturb information determination system

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101165807A (zh) * 2006-10-20 2008-04-23 三星电子株式会社 闪速存储器件及其操作方法
CN102376362A (zh) * 2010-08-24 2012-03-14 晨星软件研发(深圳)有限公司 应用于快闪存储器的方法与相关的控制器
CN103426467A (zh) * 2012-05-14 2013-12-04 三星电子株式会社 存储装置、存储系统及其操作方法

Family Cites Families (36)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2007047863A (ja) 2005-08-05 2007-02-22 Hitachi Ltd 記憶装置の記憶領域を構成する各記憶領域単位毎にアクセス排他制御を行うストレージシステム及び記憶制御方法
JP2008181380A (ja) 2007-01-25 2008-08-07 Toshiba Corp メモリシステムおよびその制御方法
JP5661227B2 (ja) 2007-02-07 2015-01-28 株式会社メガチップス メモリコントローラ
JP5073402B2 (ja) 2007-07-31 2012-11-14 パナソニック株式会社 メモリーコントローラ、及びこれを用いた不揮発性記憶装置並びに不揮発性記憶システム
KR20090014036A (ko) 2007-08-03 2009-02-06 삼성전자주식회사 읽기 디스터번스로 인한 에러를 방지하는 메모리 시스템 및그 방법
KR101226685B1 (ko) 2007-11-08 2013-01-25 삼성전자주식회사 수직형 반도체 소자 및 그 제조 방법.
JP4267682B1 (ja) 2008-06-04 2009-05-27 株式会社ハギワラシスコム Ｎａｎｄフラッシュメモリのリフレッシュ方法
JP5185156B2 (ja) 2009-02-24 2013-04-17 株式会社東芝 メモリコントローラおよび半導体記憶装置
US7818525B1 (en) 2009-08-12 2010-10-19 Texas Memory Systems, Inc. Efficient reduction of read disturb errors in NAND FLASH memory
US8189379B2 (en) 2009-08-12 2012-05-29 Texas Memory Systems, Inc. Reduction of read disturb errors in NAND FLASH memory
KR101691092B1 (ko) 2010-08-26 2016-12-30 삼성전자주식회사 불휘발성 메모리 장치, 그것의 동작 방법, 그리고 그것을 포함하는 메모리 시스템
JP5788183B2 (ja) * 2010-02-17 2015-09-30 三星電子株式会社Ｓａｍｓｕｎｇ Ｅｌｅｃｔｒｏｎｉｃｓ Ｃｏ．，Ｌｔｄ． 不揮発性メモリ装置、それの動作方法、そしてそれを含むメモリシステム
US8553466B2 (en) 2010-03-04 2013-10-08 Samsung Electronics Co., Ltd. Non-volatile memory device, erasing method thereof, and memory system including the same
US9536970B2 (en) 2010-03-26 2017-01-03 Samsung Electronics Co., Ltd. Three-dimensional semiconductor memory devices and methods of fabricating the same
KR101682666B1 (ko) 2010-08-11 2016-12-07 삼성전자주식회사 비휘발성 메모리 장치, 그것의 채널 부스팅 방법, 그것의 프로그램 방법 및 그것을 포함하는 메모리 시스템
US8510528B2 (en) 2010-12-29 2013-08-13 Teradata Us, Inc. Differential data storage based on predicted access frequency
JP5604313B2 (ja) 2011-01-12 2014-10-08 株式会社メガチップス メモリアクセス制御装置
KR101824068B1 (ko) * 2011-07-28 2018-03-15 삼성전자주식회사 메모리 컨트롤러 구동방법, 및 메모리 컨트롤러를 포함하는 메모리 시스템, 메모리 카드 및 휴대용 전자장치
US9240245B1 (en) * 2012-09-11 2016-01-19 Sk Hynix Memory Solutions Inc. Memory efficient triggers of read disturb checks in solid state storage
US8930778B2 (en) 2012-11-15 2015-01-06 Seagate Technology Llc Read disturb effect determination
US9171620B2 (en) * 2012-11-29 2015-10-27 Sandisk Technologies Inc. Weighted read scrub for nonvolatile memory
KR101430637B1 (ko) * 2012-12-11 2014-08-18 서울대학교산학협력단 불휘발성 메모리 장치 및 그것의 데이터 관리 방법
US20140173239A1 (en) 2012-12-19 2014-06-19 Apple Inc. Refreshing of memory blocks using adaptive read disturb threshold
US9552288B2 (en) 2013-02-08 2017-01-24 Seagate Technology Llc Multi-tiered memory with different metadata levels
US9558108B2 (en) 2013-04-15 2017-01-31 Macronix International Co., Ltd. Half block management for flash storage devices
CN104934066B (zh) 2014-03-19 2018-03-27 安华高科技通用Ip(新加坡)公司 Nand闪存中的读取干扰处理
US9330790B2 (en) * 2014-04-25 2016-05-03 Seagate Technology Llc Temperature tracking to manage threshold voltages in a memory
US9570198B2 (en) * 2014-05-16 2017-02-14 SK Hynix Inc. Read disturb detection
US9361182B2 (en) * 2014-05-20 2016-06-07 Transcend Information, Inc. Method for read disturbance management in non-volatile memory devices
US9612957B2 (en) 2014-07-30 2017-04-04 Qualcomm Innovation Center, Inc. Read disturb and data retention handling for NAND devices
US9244858B1 (en) 2014-08-25 2016-01-26 Sandisk Technologies Inc. System and method of separating read intensive addresses from non-read intensive addresses
US20160118132A1 (en) * 2014-10-27 2016-04-28 Sandisk Enterprise Ip Llc Low Impact Read Disturb Handling
US9552171B2 (en) * 2014-10-29 2017-01-24 Sandisk Technologies Llc Read scrub with adaptive counter management
KR20160058458A (ko) * 2014-11-17 2016-05-25 에스케이하이닉스 주식회사 메모리 시스템 및 메모리 시스템의 동작 방법
CN106257594B (zh) * 2015-06-16 2021-01-05 爱思开海力士有限公司 读取干扰收回策略
US9711234B1 (en) * 2016-03-17 2017-07-18 EMC IP Holding Co., LLC Non-volatile memory read/write disturb monitoring

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101165807A (zh) * 2006-10-20 2008-04-23 三星电子株式会社 闪速存储器件及其操作方法
CN102376362A (zh) * 2010-08-24 2012-03-14 晨星软件研发(深圳)有限公司 应用于快闪存储器的方法与相关的控制器
CN103426467A (zh) * 2012-05-14 2013-12-04 三星电子株式会社 存储装置、存储系统及其操作方法

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Publication number Publication date
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