CN107546324A - 相变存储器单元和用于制造相变存储器单元的方法 - Google Patents
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Abstract
一种相变存储器单元(1’)，包括：衬底(2)，容纳包括第一导电电极(4)的用于选择存储器单元(1’)的晶体管(15)；在选择晶体管(15)上的第一电绝缘层(10)；穿过电绝缘层(10)的第一导电通孔(11a)，被电耦合至第一导电电极(4)；加热器元件(34’)，包括与第一导电通孔(11a)电接触的第一部分和与第一部分电连续且正交于第一部分延伸的第二部分；第一保护元件(32’)，在加热器元件(34’)的第一和第二部分上延伸；第二保护元件(40’)，与加热器元件(34’)的第一部分并与第一保护元件(32’)直接横向接触地延伸；以及相变区域(50)，在加热器元件(34’)之上与加热器元件(34’)电且热接触地延伸。
Description
技术领域
本发明涉及相变存储器单元和用于制造相变存储器单元的方法。特别地，本公开涉及相变存储器单元的加热器的制作。
背景技术
如已知的，相变存储器使用具有在有着不同的电特性的两个相之间切换的性质的一类材料，该两个相与材料的两种不同晶体结构相关联并且确切地说是无序非晶相和有序结晶相或多晶相。两个相因此与彼此颇为不同(甚至相差两个或更多数量级)的电阻率的值相关联。
当前，可以在相变存储器单元中使用周期表的XVI族元素，诸如例如Te或Se，也称为硫族化合物材料(chalcogenide material)或硫族化合物。如例如从P.Zuliani等人在IEEE关于电子器件的学报(IEEE Transactions on Electron Devices)2013年11月1日第60卷第12期第4020至4026页发表的“利用优化的GexSbyTez克服相变存储器中的温度限制(Overcoming Temperature Limitations in Phase Change Memories With OptimizedGexSbyTez)”中已知的，可以使用通过适当地选取形成Ge、Sb和Te的合金(GexSbyTez，例如Ge2Sb2Te5)的元素的百分比而优化的所述合金。
发生相转变所处的温度取决于所使用的相变材料。在Ge2Sb2Te5合金的情况中，例如，低于150℃时非晶相和结晶相两者是稳定的。如果温度被增加超过200℃，则注意到存在晶体的快速重新排列，并且材料变成结晶的。为了使硫族化合物进入非晶态，有必要进一步增加温度直到熔点(近似600℃)并接着迅速将其冷却。
已知利用相变材料作为用于存储两个稳定状态(非晶态和结晶态)的元件的许多存储器，两个稳定状态可以各与处于“1”或“0”的相应位相关联。在这些存储器中，多个存储器单元成行和列地布置以形成阵列。各存储器单元被耦合至可通过诸如PN二极管、双极结型晶体管或MOS晶体管等的任何开关器件来实施的相应选择元件，并且典型地包括与电阻触点(也称为加热器)接触的硫族化合物区域。存储元件形成在硫族化合物区域与加热器之间的接触区中。加热器被连接至选择元件的导电端子。
事实上，从电的角度，结晶温度和熔化温度通过引起经过电阻触点的电流的流动从而通过焦耳效应将其加热来获得，电阻触点与硫族化合物材料直接接触地延伸或者在功能上被耦合至硫族化合物材料。
根据现有技术，已知相变存储器单元的制作的各种工艺，然而这些工艺呈现出一些缺点和限制。特别地，已知类型的工艺正常情况下要求许多制造步骤以形成选择元件、硫族化合物区域、加热器及用于将选择元件和存储元件连接至位线和字线的触点。例如在EP1 729 355中描述了该类型的相变存储器器件的实施例的示例。
通过硫族化合物区域的、加热器的和触点的自对齐的技术部分解决了这些问题。然而，制造步骤并且特别是制作加热器所要求的精确度以及用于使加热器与硫族化合物区域之间的接触区最小化所需的解决方案(具有亚光刻尺寸的厚度和/或直径的加热器的形成)致使用于该类型存储器单元的制造的工艺有问题、长且容易经受误差。
此外，存在着旨在将相变存储器集成在CMOS平台中从而提供嵌入式类型的器件或电路的越来越多地要求的努力，CMOS平台设置有具有范围广泛的功能的逻辑器件(例如，微控制器)。
因此感到有提供将克服上面所陈述的缺陷的相变存储器单元和用于制造该相变存储器单元的方法的需要。
发明内容
根据本发明，结果是提供了如随附权利要求中所限定的相变存储器单元和用于制造该相变存储器单元的方法。
附图说明
为了更好地理解本发明，现在纯粹通过非限制性示例的方式并参照附图来描述其优选实施例，其中：
-图1是在制造工艺的初始步骤中的晶片的容纳相变存储器和逻辑器件的部分的透视图；
-图2是图1的晶片的部分的俯视图；
-图3是沿着图2的截线III-III截取的图1和图2的晶片的部分的横向截面图；
-图4是在随后的制造步骤中的图1的晶片的部分的透视图；
-图5至图13示出图4的晶片的部分的放大细节，并且与继图4的步骤之后的制造步骤有关；
-图14重现与图1和图4的视图相同的透视图，并且图示出继图13的步骤之后的制造步骤；
-图15以横向截面图图示出图14的晶片的部分；
-图16以透视图示出在继图14的步骤之后的制造步骤中的图14的晶片的部分；
-图17以横向截面图图示出图16的晶片的部分；
-图18是在继图16的步骤之后的制造步骤中的图16的晶片的部分的透视图；
-图19以横向截面图图示出图18的晶片的部分；
-图20是在继图19的步骤之后的制造步骤中的图19的晶片的部分的横向截面图；
-图21是在继图20的步骤之后的制造步骤中的图20的晶片的部分的横向截面图；和
-图22是使用根据本公开的相变存储器器件的系统的示意性表示。
具体实施方式
联合参照图1(透视图)、图2(俯视图)和图3(沿着图2的截线III-III的截面图)图示出的是晶片1(特别是晶片1的一部分，用于表示的简单性)。晶片1被表示在三轴系统X、Y、Z中，其中轴线X、Y和Z相互正交。
使包括衬底2(例如P型的衬底)的晶片1经受标准类型的前段处理步骤，特别是CMOS工艺的制造步骤。特别地，形成在衬底2中的是界定有源区4的绝缘区域(未图示)。接着形成(例如，注入)在有源区4中的是相应MOS晶体管的漏极区域5、源极区域8和栅极区域9。
接下来，为了栅极区域9的电绝缘，沉积一个或多个电介质层10并将其平面化，典型地是金属前电介质(PMD)层。在漏极区域5和源极区域8之上的电介质层10中形成开口，并且用钨填充所述开口以形成多个塞，该多个塞具有前面提到的MOS晶体管的漏极触点11a和源极触点11b的功能。漏极触点11a特别地与注入的漏极区域5电接触，并且源极触点11b与注入的源极区域8电接触。
在用钨填充之前，可以以本身已知的方式用第一阻挡层(例如Ti/TiN层)覆盖形成在电介质层10中的开口。
图1中的晶片1的表示的左手侧专用于创建相变存储器并且结果是将在描述的后续中被标识为存储器侧1’；图1中的晶片1的表示的右手侧专用于创建逻辑器件16，逻辑器件16将形成与容纳相变存储器的芯片集成在相同的芯片中的嵌入式电路，并且结果是将在描述的后续中被标识为逻辑侧1”。显然术语“右手”和“左手”的使用排他性地具有参照附图的视图的描述的目的，并且决不是限制本公开的目的。
形成在存储器侧1’上的漏极区域5、源极区域8和栅极区域9形成用于相变存储器的单元的nMOS类型的选择晶体管15，而形成在逻辑侧1”上的源极区域8和栅极区域9形成逻辑器件16的晶体管。
如可以注意到的，各选择晶体管15的源极触点11b平行于栅极区域9在轴线Y的方向上以连续的方式延伸。该实施例呈现出使得能够实现晶片1的专用区中的栅极区域9和源极触点11b的电接触的优点，从而简化了存储器的触点的布线。
漏极触点11a以柱的形式延伸并且使得属于同一选择晶体管15的漏极触点11a在方向Y上相对于彼此对齐。属于不同选择晶体管的漏极触点11a在方向X上彼此对齐地延伸。
一旦完成了用于形成选择晶体管15(存储器侧1’)的和逻辑器件16(逻辑侧1”)的晶体管的步骤，就将保护层20(例如氮化硅Si3N4的保护层)和电介质层21(例如氧化硅SiO2的电介质层)沉积在晶片1，上并接着通过光刻与蚀刻步骤进行限定以在存储器侧1’上形成沟槽24。沟槽24具有沿着Y的主(主要)延伸和沿着X的辅(次要)延伸。
在各沟槽24中露出了漏极触点11a的相应顶面，其沿着平行于方向Y的同一方向相对于彼此对齐。
更特别地，执行对保护层20的和电介质层21的光刻与蚀刻的步骤，使得各沟槽24的侧壁24a与漏极触点11a的顶面并排或者部分在其之上延伸。漏极触点11a因此穿过相应的沟槽24完全或部分露出。漏极触点11a的顶面仅部分露出的事实保证在对齐误差的情况中的一定的安全裕度。以该方式，解决了有关壁24a可能会从漏极触点11a的顶面在方向X上以过大的距离延伸的事实的问题。事实上各沟槽24的侧壁24a很方便与相应漏极触点11a相邻或在其附近延伸(甚至在未对齐的情况中)。壁24a与漏极触点11a的中心(质心)之间的沿着X测得的可接受距离例如介于0nm(邻近或部分重叠的状况)与30nm之间。
应该注意的是，保护层20的和电介质层21的沉积的步骤在整个晶片1之上执行，并因此也在晶片1的逻辑侧1”上执行。接着将保护层20和电介质层21的在逻辑侧1”上延伸的部分去除。
参照图5至图9图示出的是根据本公开的一个方面的在沟槽24内制作加热器的方法。为了表示的简单性，图5至图9与沟槽24的一部分有关。显然参照其所描述的内容适用于设置在存储器侧1’上的晶片1中的所有沟槽24。
首先(图5)，执行沉积电阻层26(例如钛硅氮(TiSiN))的步骤，以覆盖晶片1并且特别是沟槽24的壁和底部。电阻层26在侧壁24a之上并且与漏极触点11a的通过沟槽24露出的顶面直接接触地延伸。
因为用于电阻层26的材料趋向于经历在空气中的快速氧化并因此其自己的电特性趋向于劣化，所以执行在电阻层26上(特别是在沟槽24的侧壁24a上)沉积保护层28(例如诸如氮化硅(Si3N4)等的电介质材料的保护层)的步骤。保护层28具有几十纳米(例如在20nm与100nm之间)的在侧壁24a上沿着X测得的厚度，或者在任何情况中具有大于侧壁24a与在所考虑的沟槽24中延伸的漏极触点11a之间的沿着X的距离的厚度。
接着(图6)，在箭头29的方向(即，在方向Z)上执行对保护层28的干法蚀刻的第一步骤，例如各向异性等离子体蚀刻。该第一蚀刻使得能够实现去除保护层28的平行于平面XY延伸的部分，从而维持了其平行于平面YZ延伸(即在沟槽24内侧的侧壁上并且特别是在侧壁24a上)的部分基本上不变。因此形成了图6的保护壁32’和32”。
通过适当选取保护层28的厚度，在图6的蚀刻步骤之后，沟槽24的侧壁24a上的保护壁32’的在方向X上的延伸是如此的，以致于至少部分上覆在漏极触点11a的顶面上(在俯视图中)。以该方式，在随后去除电阻层26的选择性部分期间，电阻层26的在保护壁32’、32”下方延伸的区域也将至少部分上覆在漏极触点11a上(并且，更特别地，将与其直接电接触)。该步骤参照图7图示出并且可以与蚀刻保护层28的步骤同时执行，或者在单独且随后的蚀刻步骤中执行。电阻层26的选择性部分因此被从晶片1上去除，除了其由保护壁32’、32”保护(掩蔽)的区域之外。
因此形成了电阻区域34’和34”，其在平面XZ中的横向截面图中基本上是L形并且覆盖沟槽24的侧壁(L的长腿)并且部分覆盖沟槽24的底部(L的短腿)。电阻区域34’在沟槽24的侧壁24a之上延伸并且电连续地继续到它电接触(至少部分电接触)漏极触点11a。优选地，电阻区域34’完全覆盖漏极触点11a在沟槽24的底壁之上延伸。在图7的步骤之后，电阻区域34’、34”在沟槽24的底部处呈现出露出区域，在沟槽24的底部处不存在保护壁32’、32”的覆盖。
接下来(图8)，执行在晶片1上沉积进一步的保护层38(例如氮化硅(Si3N4))的步骤。保护层38具有几十纳米(例如在10nm与60nm之间)的在侧壁24a上沿着X测得的厚度，并且在任何情况中具有以免完全阻塞沟槽24的厚度。
接着(图9)，执行干法蚀刻步骤以从晶片1的正面并且部分从沟槽24去除保护层38，除了保护层38的与保护壁32’、32”共面延伸的部分之外。
因此形成了进一步的保护壁40’、40”，其与保护壁32’、32”并与电阻区域34’、34”的从先前的蚀刻步骤得到的露出部分接触地在沟槽24中延伸。以该方式，电阻区域34’、34”被有效且完全地保护免于氧化现象。
接下来(图10)，执行在晶片1上的＝沉积电介质材料(特别是氧化硅SiO2)的步骤，以形成在晶片1之上延伸并完全填充沟槽24的填充层42。填充层42的在沟槽24外侧延伸的部分通过化学机械抛光(CMP)的步骤去除。CMP在整个晶片1之上执行。
参照图11，CMP步骤将在沟槽24外侧延伸的填充层42完全去除，并因此也将电介质层21从整个晶片1上完全去除，停止于保护层20处。如果CMP步骤继续超过电介质层21，则保护层20的任何可能的最小顶部部分的去除都不会牵涉到显著问题。在去除电介质层21的步骤期间，CMP技术在实践中关于Si3N4层和关于用于在沟槽24中延伸的电阻层26的材料不是选择性的，Si3N4层和用于电阻层26的材料因此也被部分去除直到到达保护层20延伸所至的沿着Z的最大高度。保护层20的厚度和CMP工艺的持续时间因此限定了电阻区域34’、34”的和保护壁32’、32”及40’、40”的沿着Z的最大延伸。
随后以本身已知的方式形成相变材料层(以下称作“PCM层”)50(图12)，例如通过沉积硫族化合物(诸如GST(Ge-Sb-Te)化合物，例如Ge2Sb2Te5)。可以使用其他相变材料。PCM层50的形成在整个晶片1之上执行。在PCM层50上形成金属材料(例如TiN)的阻挡层51以保护PCM层50免于氧化现象，并且同样以形成用于随后的电接触步骤的低电阻率层。
随后是(图13)沉积蚀刻保护层或“硬掩模”52(例如由氮化硅制成)和光刻与蚀刻步骤以便去除阻挡层51的和PCM层50的通过硬掩模52露出的选择性部分，以在存储器侧1’上创建电阻位线54。蚀刻在方向Z上继续进行，使得去除保护层20的在相邻的电阻位线54之间的露出部分。在该步骤中，电阻区域34’、34”的、保护壁32’、32”的、保护壁40’、40”的和填充层42的在一个电阻位线54与相邻的电阻位线之间在俯视图XY中延伸的选择性部分同样被去除。
图14是再现了参照图13描述的制造步骤之后的晶片1的图1和图4的视图的透视图，并且图15是再现了图14中图示出的晶片1的部分的视图的在平面XZ中的横向截面图。
根据作为图14中图示出的实施例的替代方案的实施例，电阻位线54具有局部加宽的区域，即，具有局部增加的沿着Y的延伸的区域。这些区域形成在例如存储器侧1’上的源极触点11b处或者在任何情况中形成在如下区域中：在该区域中，在随后的制造步骤(见图18和图19)中将形成导电过孔以提供顶部电接触，以便使得能够实现对电阻位线54的电访问。局部加宽的区域具有补偿可能的不期望的未对齐的功能。
如图13至图15中图示出的，硫族化合物的电阻位线54彼此电分离地在方向X上延伸，它们的每一个与多个电阻区域34’热接触。所述电阻区域34’中的每一个进而与相应的漏极触点11a电接触，并且在使用时形成被设计成当由电流经过时通过焦耳效应生成热的加热器，热具有引起它被热耦合所至的电阻位线的相应部分中的相变的值。
可以注意到的是，因为电阻区域34”没有被电耦合至任何漏极触点11a，或其他电触点，所以它们在存储器阵列的使用期间没有起到有源作用。
跟在图14和图15的步骤之后，接着可以去除硬掩模52。然而，因为它在随后的处理步骤期间不产生问题，所以去除硬掩模52的步骤是可选的。
接着(图16和图17)，将电介质材料(例如氮化硅)的密封层58沉积在晶片1上，密封层58具有保护硫族化合物材料以免暴露于空气以及使电阻位线54之间电绝缘的功能。密封层58沉积在硬掩模52上并且在一个电阻位线54与相邻的电阻位线之间的间隙中。密封层58同样沉积在逻辑侧1”上、在电介质层10上、并且在逻辑侧1”上的通过电介质层10露出的漏极触点11a和源极触点11b上。
电阻位线54不适合于用于传输用于选择待读取/写入的存储器单元的电信号，只要它们的电阻率太高。因此继续进行通过通孔与电阻位线54电接触的金属材料的导电位线的形成是适宜的。
为此目的，如图18和图19中图示出的，在密封层58之上将电介质层60(例如氧化硅层)沉积在晶片1上，并且通过光刻与蚀刻步骤，在电介质层60中形成多个开口62a、62b。开口62a沿着Z与相应的电阻位线54对齐地形成在存储器侧1’上，使得各开口62a形成朝向相应电阻位线54的路径。开口62a优选地形成在与加热器相距一段距离处，例如在源极触点11b处。
通过选取密封层58的和电介质层60的材料使得它们可以相对于彼此被选择性地蚀刻，密封层58在形成开口62a、62b的步骤期间具有蚀刻停止层的功能。
开口62a的形成因此包括选择性去除电介质层60直到露出密封层58的表面部分，以及去除密封层58的如此露出的部分。在其中硬掩模52在先前的制造步骤中没有被去除的情况中，去除硬掩模52的通过如此形成的开口露出的部分直到到达并露出阻挡层51的表面区域是有利的。
开口62b形成在逻辑侧1”上使得各开口62b沿着Z与相应的漏极触点11a和源极触点11b(可以存在以本身已知的方式用于该目的的对齐标记)对齐。开口62b事实上具有在随后的制造步骤期间形成与逻辑侧1”上的漏极触点11a和源极触点11b电接触的导电路径的功能。
开口62b的形成因此包括逻辑侧1”上选择性去除电介质层60直到露出密封层58的表面部分，以及去除密封层58的如此露出的部分，直到到达并露出漏极触点11a和源极触点11b。
开口62a和62b的形成有利地使用单个蚀刻掩模来执行。
随后是用导电材料(例如金属材料)填充开口62a、62b的步骤，以形成与电阻位线54(存储器侧1’)并与漏极触点11a和源极触点11b(逻辑侧1”)电接触的导电过孔。
在清洁晶片1的正面以便去除在填充开口62a、62b期间形成在其中的金属层的步骤之后，可以继续进行已知类型的处理步骤。特别地，图20，根据未形成本公开的主题的期望的模式，形成有在晶片1的正面上的导电位线64(存储器侧1’)，和用于信号的路由的路径66(逻辑侧1”)。特别地，各导电位线64沿着Z平行于相应的电阻位线54并与其对齐地延伸。
如图21中图示出的，随后是在导电位线64和路径66之上在晶片1上沉积进一步的电介质层68的步骤，和用于形成存储器侧1’上的字线70的对金属层的沉积和光刻限定的步骤。字线70通过延伸穿过电介质层68和电介质层60的导电过孔(未图示)被电耦合至栅极区域9。金属路径72同样可以根据需要并根据未形成本发明的主题的实施例形成在逻辑侧1”上的电介质层68上。
图22图示出根据本公开的实施例的系统200的一部分。系统200可以实施在诸如例如PDA、便携式计算机、电话、摄影照相机、视频照相机等等的各种设备中。
系统200可以包括通过总线系统250连接在一起的控制器210(例如，微处理器)、输入/输出设备220(例如键区和显示器)、以集成形式容纳相变存储器器件1’和控制逻辑1”(作为整体用附图标记1来指定)中的芯片外壳、无线接口240和随机读取存储器(RAM)260。根据一个实施例，系统200可以由电池280供电，或者备选地由市电电源供电。很清楚的是本公开的范围不限于包括图22的所有组成部件的实施例。例如，来自随机读取存储器(RAM)260、无线接口240、电池280和输入/输出设备220之中的一个或多个可以被省略。
本公开的优点从上述描述中清楚地显现。
特别地，具有双保护的加热器的形成有效地防止了其在制造步骤期间的氧化。
此外，通过在与容纳逻辑电路装置的晶片相同的晶片中提供存储器，可以与用于逻辑电路装置的触点的导电过孔62b的形成同时地(即，利用同一掩模)获得用于存储器的位线触点的导电过孔62a。
最后，很清楚的是可以对本文中所描述和图示的内容做出修改和变化，而不会由此脱离如随附权利要求所限定的本发明的范围。
Claims (19)
1.一种相变存储器单元(1’)，包括：
衬底(2)，容纳包括第一导电电极(4)的用于选择所述存储器单元(1’)的晶体管(15)；
在所述选择晶体管(15)上的第一电绝缘层(10)；
穿过所述电绝缘层(10)的第一导电通孔(11a)，被电耦合至所述第一导电电极(4)；
加热器元件(34’)，包括与所述第一导电通孔(11a)电接触的第一部分和与所述第一部分电连续且正交于所述第一部分延伸的第二部分；
第一保护元件(32’)，在所述加热器元件(34’)的所述第一部分和所述第二部分上延伸；
第二保护元件(40’)，与所述加热器元件(34’)的所述第一部分并与所述第一保护元件(32’)直接横向接触地延伸；以及
相变区域(50)，在所述加热器元件(34’)之上与所述加热器元件(34’)电且热接触地延伸。
2.根据权利要求1所述的存储器单元，其中所述加热器元件(34’)的所述第一部分在横向截面图中沿着平行于所述衬底(2)的平放的平面的第一方向(X)延伸，并且所述加热器元件(34’)的所述第二部分在横向截面图中沿着正交于所述衬底(2)的所述平放的平面的第二方向(Z)延伸。
3.根据权利要求1或权利要求2所述的存储器单元，其中所述加热器元件(34’)的所述第一部分的在所述第一方向(X)上的空间延伸等于所述第一保护元件(32’)的在所述第一方向(X)上的厚度。
4.根据前述权利要求中的任一项所述的存储器单元，其中所述第二保护元件(40’)的沿着所述第二方向(Z)的空间延伸等于所述加热器元件(34’)的所述第一部分的厚度与所述第一保护元件(32’)的沿着所述第二方向(Z)的厚度的总和。
5.根据前述权利要求中的任一项所述的存储器单元，其中所述加热器元件(34’)由经受氧化的电阻材料制成，并且所述第一保护元件和所述第二保护元件(32’，40’)由被设计成抑制对所述加热器元件(34’)的所述氧化的电阻材料制成。
6.根据前述权利要求中的任一项所述的存储器单元，进一步包括：
在所述相变区域(50)上的第二电绝缘层(60)；
在所述第二电绝缘层(60)上的导线(64)；以及
穿过所述第二电绝缘层(60)的第二导电通孔(62a)，所述第二导电通孔(62a)在所述导线(64)与所述相变区域(50)之间形成电连接。
7.根据权利要求6所述的存储器单元，进一步包括在所述相变区域(50)之上并与之接触地延伸的阻挡区域(51)，以及在所述阻挡区域(51)与所述第二电绝缘层(60)之间延伸的密封层(52)，所述第二导电通孔(62a)穿透所述密封层(52)。
8.根据前述权利要求中的任一项所述的存储器单元，其中由所述衬底容纳的所述选择晶体管(15)进一步包括第二导电电极(8)和控制电极(9)，所述第一导电电极是形成所述存储器单元(1’)的位线选择器的漏极电极，所述第二导电电极(8)是源极电极，并且所述控制电极(9)是形成所述存储器单元(1’)的字线选择器的栅极电极。
9.一种芯片，包括：
-多个根据权利要求6或权利要求7所述的相变存储器单元；
-控制逻辑(1”)，包括：
一个或多个控制晶体管(16)，至少部分嵌入所述第一电绝缘层(10)中；
一个或多个第一控制通孔(11a，11b)，其延伸穿过所述电绝缘层(10)并且被耦合至所述一个或多个控制晶体管(16)的相应导电电极；以及
一个或多个第二控制通孔(62b)，其与相应的第一控制通孔对齐地延伸穿过所述第二电绝缘层(60)，以在所述一个或多个控制晶体管与所述芯片的正面侧之间形成导电路径。
10.一种系统(200)，包括：
处理单元(210)；
接口，被耦合至所述处理单元(210)；以及
相变存储器器件，被耦合至所述处理单元(210)并且包括：
多个根据权利要求1至8中的任一项所述的相变存储器单元(1’)；和/或
根据权利要求9所述的芯片。
11.一种用于制造相变存储器单元(1’)的方法，包括如下步骤：
提供容纳包括第一导电电极(4)的用于选择所述存储器单元(1’)的晶体管(15)的衬底(2)、在所述选择晶体管(15)上的第一电介质层(10)以及穿过所述第一电绝缘层(10)的被耦合至所述第一导电电极(4)的导电通孔(11a)；
在所述第一电绝缘层(10)上形成第一结构层(20)；
去除所述第一结构层(20)的选择性部分以用于形成沟槽(24)，穿过所述沟槽露出的至少部分是所述导电通孔(11a)，所述沟槽(24)限定内侧壁(24a)；
在所述沟槽(24)中沉积电阻层(26)；
在所述电阻层(26)上沉积第一保护层(28)；
去除所述第一保护层(28)，除了所述第一保护层(28)的面对所述沟槽(24)的所述侧壁(24a)并在所述第一导电通孔(11a)上延伸的部分之外，从而露出所述电阻层(26)的表面区域；
去除所述电阻层(26)的穿过所述第一保护层(28)露出的所述区域，以形成被电耦合至所述第一导电通孔(11a)的电阻加热器(34’)；
在所述沟槽(24)中沉积第二保护层(38)；
去除所述第二保护层(38)，除了所述第二保护层(38)的与所述加热器元件(34’)的第一部分并与所述第一保护元件(32’)直接横向接触地延伸的部分之外；以及
形成被电和热耦合至所述电阻加热器(34’)的相变存储器元件(50)。
12.根据权利要求11所述的方法，其中去除所述第一保护层(28)的步骤包括形成第一保护壁，所述第一保护壁具有从所述侧壁(24a)开始并且在平行于所述衬底(2)的平放的平面的第一方向(X)上测得的、介于20nm与100nm之间的厚度，
并且其中去除所述第二保护层(38)的步骤包括形成第二保护壁，所述第二保护壁具有从所述第一保护层(28)开始并且在平行于所述衬底(2)的平放的平面的所述第一方向(X)上测得的、介于10nm与60nm之间的厚度。
13.根据权利要求11或权利要求12所述的方法，其中形成所述沟槽(24)的步骤包括在所述导电通孔(11a)的顶面的附近限定所述内侧壁(24a)。
14.根据权利要求11或权利要求12所述的方法，其中形成所述沟槽(24)的步骤包括在所述导电通孔(11a)的顶面上限定所述内侧壁(24a)。
15.根据权利要求12至14中的任一项所述的方法，其中沉积所述电阻层(26)的步骤包括沉积经受氧化的电阻材料；并且沉积所述第一保护层和所述第二保护层(28，38)的步骤包括沉积被设计成形成保护所述电阻层(26)免于所述氧化的相应的材料。
16.根据权利要求11至15中的任一项所述的方法，进一步包括如下步骤：
在所述相变存储器元件(50)上形成第二电绝缘层(60)；
在所述第二电绝缘层(60)上形成导线(64)；以及
形成穿过所述第二电绝缘层(60)的第二导电通孔(62a)，所述第二导电通孔限定在所述导线(64)与所述相变区域(50)之间的电连接。
17.根据权利要求16所述的方法，进一步包括如下步骤：
在所述相变存储器元件(50)的顶部并与之接触地形成阻挡区域(51)；
在所述阻挡区域(51)与所述第二电绝缘层(60)之间形成密封层(52)；以及
穿过所述密封层(52)形成所述第二导电通孔(62a)。
18.根据权利要求16或权利要求17所述的方法，其中制造所述存储器单元(1’)的步骤在容纳控制逻辑(1”)的晶片上执行，所述控制逻辑包括：一个或多个控制晶体管(16)，其至少部分嵌入所述第一电绝缘层(10)中；以及一个或多个第一控制通孔(11a，11b)，其延伸穿过所述电绝缘层(10)且被耦合至所述一个或多个控制晶体管(16)的相应导电电极；
所述方法进一步包括如下步骤：与相应的第一控制通孔对齐地穿过所述第二电绝缘层(60)形成一个或多个第二控制通孔(62b)，从而在所述一个或多个控制晶体管与所述芯片的正面侧之间形成导电路径。
19.根据权利要求18所述的方法，其中形成一个或多个第二控制通孔(62b)的步骤与形成所述第二导电通孔(62a)的步骤同时地执行。
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