CN107546111B - 光刻工艺及用于执行光刻工艺的系统 - Google Patents
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Abstract
本发明实施例提供一种低成本、高产量及高可靠性的无光式光刻工艺。将模板掩模接合至生产工件,且模板掩模包括定义图案的多个开口。通过多个开口对生产工件执行蚀刻,以将模板掩模的图案转移至生产工件。将模板掩模自生产工件分离。本发明也提供一种用于执行无光式光刻工艺的系统。
Description
技术领域
本发明实施例是关于一种光刻工艺。
背景技术
在制造集成电路(integrated circuit,IC)的过程中,将执行多步骤程序的半导体工艺,以逐步地在半导体工件上形成电子电路。一种这样的半导体工艺是光刻(lithography)。光刻是用于将几何图案转移至半导体工件的工艺。光刻可通过(例如)光致光刻(photolithography)、带电粒子光刻(charged particle lithography)或纳米压印光刻(nanoimprint lithography)来执行。
发明内容
本发明提供一种光刻工艺,其成本低、产量高且可靠性高。
本发明实施例提供一种光刻工艺,其包括以下步骤。将模板掩模接合至生产工件,其中模板掩模包括定义图案的多个开口。通过多个开口对生产工件执行蚀刻,以将模板掩模的图案转移至生产工件。将模板掩模自生产工件分离。
基于上述,本发明的光刻工艺为一种无光式光刻工艺(photo-free lithographyprocess)。在一些实施例中,执行无光式光刻工艺不需要沉积光致抗蚀剂层、以辐射来曝光光致抗蚀剂层、或显影光致抗蚀剂层,借此与光致光刻相比,无光式光刻工艺的成本低且产量高。另外,执行无光式光刻工艺不需要压印抗蚀剂,借此与纳米压印光刻相比,无光式光刻工艺的可靠性高。
为让本发明的上述特征和优点能更明显易懂,下文特举实施例,并配合附图作详细说明如下。
附图说明
图1A、图1B、图2至图7、图8A及图8B示出无光式光刻工艺的一些实施例的一系列剖面图及立体图;
图9示出图1A、图1B、图2至图7、图8A及图8B的无光式光刻工艺的一些实施例的流程图;
图10示出用于执行无光式光刻工艺的系统的一些实施例的流程图;
图11A示出在图10的系统中的对准模块的一些实施例的方块图;
图11B示出图11A的对准模块所使用的对准标记组的一些实施例的布局图。
具体实施方式
本发明内容提供用于实施不同特征的许多不同实施例或实例。以下所描述的构件及配置的具体实例是为了以简化的方式传达本发明为目的。当然,这些仅仅为实例而非用以限制。举例来说,在以下描述中,在第一特征上方或在第一特征上形成第二特征可包括第二特征与第一特征形成为直接接触的实施例,且也可包括第二特征与第一特征之间可形成有额外特征使得第二特征与第一特征可不直接接触的实施例。此外,本发明在各种实例中可使用相同的元件标号和/或字母来指代相同或类似的部件。元件符号的重复使用是为了简单及清楚起见,其本身并不表示所讨论的各个实施例和/或配置本身之间的关系。
另外,为了易于描述附图中所示出的一个构件或特征与另一组件或特征的关系,本文中可使用例如“在…下”、“在…下方”、“下部”、“在…上”、“上部”及类似术语的空间相对术语。除了附图中所示出的定向之外,所述空间相对术语意欲涵盖元件在使用或操作时的不同定向。设备可被另外定向(旋转90度或在其他定向),而本文所用的空间相对术语相应地作出解释。
光致光刻通常用来在半导体工件上制造几何图案。光致光刻工艺包括在半导体工件上方沉积光致抗蚀剂层。之后,使辐射选择性地穿过光掩膜,以将光掩膜的图案赋予辐射。再者,通过辐射对光致抗蚀剂层进行曝光,以化学性地改变光致抗蚀剂层的经曝光区域。在光致抗蚀剂层经曝光后,将显影剂施用于光致抗蚀剂层以移除光致抗蚀剂层的经曝光区域或是未经曝光区域并且于光致抗蚀剂层中形成图案。然而,这类的光致光刻依赖复杂的光掩膜,因此导致成本高且产量低。
除了光致光刻,另一具有低成本且高产量的选择是纳米压印光刻。纳米压印光刻工艺包括在半导体工件上方沉积压印抗蚀剂层(imprint resist layer)以及将印模(stamp)下压至压印抗蚀剂层中。印模具有沿其底部配置的图案,使得按压印模至压印抗蚀剂层中以将图案压印在压印抗蚀剂层上。在压印抗蚀剂层经压印后,使压印抗蚀剂层通过(例如)暴露于紫外光辐射而固化或硬化。再者,将印模自压印抗蚀剂层移除,从而存留图案在压印抗蚀剂层中。然而,由于压印抗蚀剂可能会残留在印模上,纳米压印光刻有受污染的问题。接着,此可能经由(例如)劣化图案、降低产率或损坏印模而降低可靠性。
本申请是针对一种无光式光刻工艺。在一些实施例中,将模板掩模接合至生产工件,且模板掩模包括定义图案的多个开口。通过多个开口对生产工件执行蚀刻,以将模板掩模的图案转移至生产工件。将模板掩模自生产工件分离。有利地,执行无光式光刻工艺不需要沉积光致抗蚀剂层、以辐射来曝光光致抗蚀剂层、或显影光致抗蚀剂层,借此与光致光刻相比,无光式光刻工艺的成本低且产量高。另外,执行无光式光刻工艺不需要压印抗蚀剂,借此与纳米压印光刻相比,无光式光刻工艺的可靠性高。
参照图1A、图1B、图2至图7、图8A及图8B,一系列的剖面图100A、200~700、800A及立体图100B、800B示出无光式光刻工艺的一些实施例。
如图1A的剖面图100A所示,提供生产工件102或以其他方式形成生产工件102。生产工件102包括衬底104,在衬底104上堆叠有目标层106及硬掩模层108。在一些实施例中,衬底104包括半导体衬底(未示出)。半导体衬底可为(例如)块状硅衬底(bulk siliconsubstrate)、绝缘体上有硅(silicon-on-insulator,SOI)衬底或其他类型的半导体衬底,其中块状硅衬底例如是单晶硅的块状衬底。另外,在一些实施例中,衬底104包括堆叠或以其他方式配置在半导体衬底上方的多个额外层(未示出)和/或多个电子装置(未示出)。目标层106覆盖衬底104,且目标层106可为(例如)氧化物或一些其他介电材料,其中氧化物例如是二氧化硅。硬掩模层108覆盖目标层106,且硬掩模层108可为(例如)氮化物或一些其他介电材料,其中氮化物例如是氮化硅。
在一些实施例中,形成生产工件102的工艺包括在衬底104上方沉积或成长目标层106,接着在目标层106上方沉积或成长硬掩模层108。目标层106及硬掩模层108可通过(例如)气相沉积法、旋转涂布法、原子层沉积法(atomic layer deposition,ALD)、热氧化法、一些其他沉积或成长工艺、或前述的组合来沉积或成长。气相沉积法可包括(例如)化学气相沉积法(chemical vapor deposition,CVD)、物理气相沉积法(physical vapordeposition,PVD)、一些其他气相沉积工艺、或前述的组合。
同样由图1A的剖面图100A所示,提供模板掩模110或以其他方式形成模板掩模110,且模板掩模110经配置在生产工件102上方。模板掩模110包括多个开口112,所述开口112(自模板掩模110的上表面至模板掩模110的下表面)延伸穿过模板掩模110且经配置以定义待转移至目标层106的图案。图案可(例如)对应于在用于集成电路(IC)流片(tape-out)的光掩膜组中的光掩膜的图案。流片是IC设计周期的最终结果。模板掩模110可为(例如)块状硅衬底或一些其他半导体衬底,其中块状硅衬底例如是单晶硅的块状衬底。
在一些实施例中,开口112对应于工艺中后段(back-end-of-line,BEOL)内联机结构(interconnect structure)的通孔层(via layer)中的通孔。在一些实施例中,衬底104可包括(例如)半导体衬底及覆于半导体衬底上的局部形成的BEOL内联机结构。另外,在所述实施例中,目标层106可对应于层间介电(interlayer dielectric,ILD)层。ILD层可为(例如)二氧化硅或低κ介电材料。低κ介电材料为一种介电常数κ小于约3.9的介电材料。
如图1B的立体图100B所示,在一些实施例中,生产工件102及模板掩模110为晶圆或以其他方式包括晶圆。举例而言,生产工件102及模板掩模110可各自包括450毫米硅晶圆。
如图2的剖面图200所示,将模板掩模110与生产工件102对准。后文将更详细地讨论(例如参看图11A及图11B),在一些实施例中,用以对准模板掩模110的工艺包括使用(例如)叠纹干涉术(Moiréinterferometry)来测量模板掩模110上的对准标记与生产工件102上的对准标记之间的对准值(alignment)。另外,在一些实施例中,所述工艺包括基于测量值来横向移动和/或选择性地加热模板掩模110和/或生产工件102,以将对准标记对准。选择性地加热使得模板掩模110和/或生产工件102的选定区域膨胀,借此移动对准标记达成对准。
如图3的剖面图300所示,使模板掩模110通过目标层106及硬掩模层108接合至生产工件102。在一些实施例中,使模板掩模110直接接合或熔融接合至生产工件102。举例而言,可执行亲水性熔融接合工艺(hydrophilic fusion bonding process)以使模板掩模110接合至生产工件102。
在一些实施例中,用以使模板掩模110接合至生产工件102的工艺包括处理生产工件102及模板掩模110的待接合在一起的表面。所述处理可包括(例如)在氮气和/或氢气存在下使生产工件102和/或模板掩模110进行退火,和/或对所述表面中的至少一者施加以氩气为主的等离子体(argon-based plasma)。另外,在一些实施例中,所述工艺包括清洗所述表面、使所述表面按压(press)在一起、以及进行退火。所述清洗可包括(例如)使用水来冲洗所述表面,其中水例如是去离子水。所述退火可包括(例如)使生产工件102和/或模板掩模110所处的环境加热至一低温度,所述低温度例如是介于约200℃至300℃的温度。
如图4的剖面图400所示,当模板掩模110就适当位置时,执行第一蚀刻来贯穿硬掩模层108,以将模板掩模110的图案转移至硬掩模层108。如同模板掩模110的图案,硬掩模层108的经转移图案是由多个开口402的排列所定义,所述开口402(自硬掩模层108的上表面至硬掩模层108的下表面)延伸穿过硬掩模层108。第一蚀刻可终止(例如)在目标层106上,借此目标层106即作为第一蚀刻的蚀刻终止层。另外,第一蚀刻可使得(例如)残留物404沿生产工件102和/或模板掩模110的经暴露的表面生成。
在一些实施例中,第一蚀刻是经由等离子体型蚀刻法(plasma-based etching)来执行。举例而言,可通过模板掩模110对硬掩模层108施加化学活性等离子体来执行第一蚀刻。作为另一实例,可通过模板掩模110以等离子体粒子406轰击硬掩模层108来执行第一蚀刻。在一些实施例中,模板掩模110通过厚度T促成高度非等向性蚀刻,所述厚度T足以在等离子体粒子406轰击硬掩模层108之前使等离子体粒子406准直。
如图5的剖面图500所示,使模板掩模110自生产工件102分离。在一些实施例中,用以使模板掩模110自生产工件102分离的工艺包括使用足够的力将模板掩模110与生产工件102拉开,以破坏模板掩模110与生产工件102之间的接合。机械力可(例如)由晶圆装卸工具(wafer handling tool)502所提供。
如图6的剖面图600所示,对模板掩模110进行清洗以及进行缺陷的检查。在一些实施例中,所述清洗沿模板掩模110的表面移除残留物404(参看图5),和/或所述清洗是通过对模板掩模110施用溶剂602来执行。溶剂602可为(例如)稀释的氢氧化铵与过氧化氢的混合液(diluted ammonium peroxide mixture)和/或硫酸与过氧化氢的稀释混合物。另外,在一些实施例中,所述检查旨在确认模板掩模110的缺陷和/或损坏。模板掩模110在无缺陷和/或无损坏的程度下,模板掩模110可用来图案化另一生产工件。
如图7的剖面图700所示,当硬掩模层108就适当位置时,执行第二蚀刻来局部地蚀刻目标层106或贯穿目标层106,以将硬掩模层108及模板掩模110的图案转移至目标层106。另外,第二蚀刻可终止(例如)在衬底104上。如同硬掩模层108的图案,目标层106的经转移图案是由多个开口702的排列所定义,所述开口702(自硬掩模层108的上表面至或朝向硬掩模层108的下表面)局部地延伸至目标层106或延伸穿过目标层106。
在一些实施例中,通过硬掩模层108对目标层106施用蚀刻剂704来执行第二蚀刻。举例而言,可通过硬掩模层108对目标层106施加化学活性等离子体来执行第二蚀刻。作为另一实例,可通过硬掩模层108以等离子体粒子轰击目标层106来执行第二蚀刻。作为再一实例,可通过硬掩模层108对目标层106施用化学活性溶液来执行第二蚀刻。
如图8A的剖面图800A以及图8B的立体图800B所示,在一些实施例中,将硬掩模层108(参看图7)移除。硬掩模层108可(例如)通过对硬掩模层108施用蚀刻剂802直到移除硬掩模层108为止来移除。蚀刻剂802可为(例如)湿式蚀刻剂或干式蚀刻剂,和/或蚀刻剂802可(例如)相对于经暴露且位于硬掩模层108下方的目标层106及衬底104的一或多个额外层而言,对硬掩模层108具有高选择性。
在一些实施例中,在将硬掩模层108的图案转移至目标层106且(在一些实施例中)将硬掩模层108移除之后,使用生产工件102以及具有不同图案的另一目标掩模来重复进行前述的工艺。举例而言,可将新的目标层沉积或以其他方式成长在目标层106上方,以及可使用前述的工艺来以其他目标掩模对新的目标层进行图案化。所述重复的工艺可重复进行(例如)直到生产工件102上的一或多个IC制造完成为止。另外,在一些实施例中,省略了硬掩模层108(例如参看图1A),以使得模板掩模110(例如参看图1A)的图案自模板掩模110直接转移至目标层106。
参照图9,提供一种图1A、图1B、图2至图7、图8A及图8B的无光式光刻工艺的一些实施例的流程图900。
在步骤902中,将模板掩模配置在生产工件上方。生产工件包括沿生产工件的顶部覆盖目标层的硬掩模层。参看(例如)图1A及图1B。在一些实施例中,模板掩模为模板掩模组的一部分,所述模板掩模组代表IC流片的光掩膜组。举例而言,模板掩模组的每一个模板掩模对应于光掩膜组中的多个光掩膜中的一个且具有根据所对应的光掩膜的图案而配置的多个开口的图案。对应关系可为(例如)一对一。
在步骤904中,将模板掩模与生产工件对准。参看(例如)图2。
在步骤906中,将模板掩模接合至生产工件。参看(例如)图3。模板掩模可(例如)通过熔融接合来进行接合。
在步骤908中,当模板掩模就适当位置时,对生产工件执行第一蚀刻,以将模板掩模的图案转移至硬掩模层。参看(例如)图4。
在步骤910中,使模板掩模自生产工件分离。参看(例如)图5。
在步骤912中,清洗以及检查模板掩模。参看(例如)图6。
在步骤914中,使用模板掩模以及另一生产工件来重复进行前述步骤(步骤902-912)。在一些实施例中,其他的生产工件与进行无光式光刻工艺前的生产工件相同。
在步骤916中,当硬掩模层就适当位置时,对目标层执行第二蚀刻,以将硬掩模层的图案转移至目标层。参看(例如)图7。
在步骤918中,通过(例如)第三蚀刻以移除硬掩模层。参看(例如)图8A及图8B。
在步骤920中,使用生产工件以及另一模板掩模来重复进行前述步骤(步骤902-918)。在一些实施例中,对于生产工件而言,其他的模板掩模是模板掩模组中的下一个模板掩模。
有利地,使用模板掩模来图案化目标层,使得至少相对于光致光刻及纳米压印光刻而言产生了低成本、高产量及高可靠性的结果。执行无光式光刻工艺不需要沉积光致抗蚀剂层、以辐射来曝光光致抗蚀剂层、或显影光致抗蚀剂层,借此与光致光刻相比,无光式光刻工艺的成本低且产量高。另外,执行无光式光刻工艺不需要压印抗蚀剂,借此与纳米压印光刻相比,无光式光刻工艺的可靠性高。如上文所讨论,压印抗蚀剂可能会附着于用于纳米压印光刻中的印模而劣化印模的图案、降低产率或损坏印模。
虽然本文中将流程图900所描述的方法示出及描述成一系列的行为或事件,但应理解的是,所示出的所述行为或事件的顺序不应以限制性的意思来解释。举例而言,除了本文中所示出和/或描述的那些行为或事件的顺序,一些行为可能以不相同的顺序发生和/或与其他的行为或事件同时发生。另外,并不是所有所示出的行为皆会被用来实施本文中的描述的一或多个态样或实施例,且本文中所描写的一或多个行为可能会以一或多个分开的行为和/或阶段来实行。举例而言,硬掩模层可被省略,借此在步骤908中,模板掩模的图案直接地转移至目标层,且得以省略步骤916及步骤918。
参照图10,提供一种用于执行无光式光刻工艺的系统的一些实施例的流程图1000。所述系统可(例如)经配置以执行图1A、图1B、图2至图7、图8A及图8B的无光式光刻工艺和/或图9的无光式光刻工艺。如图10所示,系统包括模板掩模组1002以及生产工件组1004。
模板掩模组1002包括依跨越1至N的序列配置的N个模板掩模1101、1102、110N。所述N个可为(例如)一或多个,例如是80个。N个模板掩模1101、1102、110N中的每一个具有多个开口112,所述开口112(自模板掩模1101、1102、110N的上表面至模板掩模1101、1102、110N的下表面)延伸穿过模板掩模1101、1102、110N且配置成一图案。N个模板掩模1101、1102、110N的图案可(例如)不相同。另外,N个模板掩模1101、1102、110N中的每一个可为(例如)块状硅衬底或一些其他半导体衬底,其中块状硅衬底例如是单晶硅的块状衬底。模板掩模的实例可参看(例如)图1A及图1B。
在一些实施例中,N个模板掩模1101、1102、110N对应于IC流片的光掩膜组中的多个光掩膜,以使得每一模板掩模1101、1102、110N的图案为所对应的光掩膜的图案。N个模板掩模1101、1102、110N与多个光掩膜之间的对应关系可为(例如)一对一。另外,在一些实施例中,N个模板掩模1101、1102、110N对应于IC流片中的不同层,以使得每一模板掩模1101、1102、110N的图案为待转移至所对应的层的图案。N个模板掩模1101、1102、110N与多个层之间的对应关系可为(例如)一对一。所述多个层可(例如)对应于BEOL内联机结构内的内联机层,例如通孔的内联机层及金属线的内联机层。
生产工件组1004包括P个生产工件1021、1022、102P。所述P个可为(例如)一或多个。P个生产工件1021、1022、102P中的每一个不是还未经由N个模板掩模1101、1102、110N处理就是已处理至模板掩模组1002的序列中的N个模板掩模1101、1102、110N中的一个。在一些实施例中,P个生产工件1021、1022、102P中的每一个包括半导体衬底。另外,在一些实施例中,P个生产工件1021、1022、102P中的每一个包括堆叠或以其他方式配置在其上的一或多个层和/或电子装置。生产工件的实例可参看(例如)图1A及图1B。
对准模块1006接收来自生产工件组1004的一个生产工件102p,并且也接收来自模板掩模组1002的一个模板掩模110n。生产工件102p对应于生产工件组1004中的第p个元件,且模板掩模110n对应于模板掩模组1002中的第n个元件。另外,所述n是由生产工件102p已经由模板掩模组1002进行处理的程度来决定。当生产工件102p还未经由模板掩模组1002处理时,模板掩模110n是位在模板掩模组1002的序列中的第一个模板掩模。在其他方面,对于生产工件102p而言,模板掩模110n是模板掩模组1002的序列中的下一个模板掩模。也就是说,生产工件102p已处理至模板掩模组1002中的第n-1个元件。
在接收了模板掩模110n及生产工件102p之后,对准模块1006(在生产工件102p的上方)将模板掩模110n与生产工件102p对准,且接合模块1008随后将生产工件102p接合至模板掩模110n。对准模块1006可(例如)使用干涉术将生产工件102p与模板掩模110n对准,其中所述干涉术例如是叠纹干涉术。接合模块1008可(例如)使用熔融接合工艺将生产工件102p与模板掩模110n接合在一起,其中熔融接合工艺例如是亲水性熔融接合工艺。对准及接合的实例分别显示于图2及图3中。另外,在一些实施例中,对准模块1006及接合模块1008整合在一起成一个共同处理工具(common process tool)。
在一些实施例中,对准模块1006包括干涉照相机(interferometry camera)以测量模板掩模110n上的对准标记与生产工件102p上的对准标记之间的对准值。另外,在一些实施例中,对准模块1006包括用于使模板掩模110n与生产工件102p基于测量值而达成对准的一或多个系统或装置。举例而言,对准模块1006可包括一或多个机械装置,以横向地移动模板掩模110n使其与生产工件102p达成对准,和/或横向地移动生产工件102p使其与模板掩模110n达成对准,其中所述机械装置例如是机械手臂。作为另一实例,对准模块1006可包括加热系统,以选择性地加热生产工件102p和/或模板掩模110n的区域,而不加热生产工件102p和/或模板掩模110n的其他区域,来使经加热区域膨胀而达成对准。所述加热系统可包括(例如)热源、一或多个数字镜阵列、及准直器(collimator)。
在一些实施例中,接合模块1008包括容纳有下板及上板的处理腔室。下板支持生产工件102p及模板掩模110n中的一者,且下板可经配置以施加热。上板支持生产工件102p及模板掩模110n中的另一者,且上板经配置在垂直柱的一端,所述垂直柱经配置以按压上板抵靠下板。另外,上板可经配置以施加热。就对准模块1006与接合模块1008相整合的方面来说,对准模块1006至少局部地配置在接合模块1008的处理腔室内。举例而言,干涉照相机和/或数字镜阵列可配置在处理腔室内。
在使生产工件102p与模板掩模110n对准且使生产工件102p与模板掩模110n接合在一起后,第一蚀刻模块1010通过模板掩模110n来对生产工件102p执行第一蚀刻,以将模板掩模110n的图案转移至生产工件102p。在一些实施例中,将图案转移至生产工件102p的硬掩模层后,接着使用生产工件102p的硬掩模层将图案转移至生产工件102p的下伏目标层。实例示出在(例如)图4中。在其他实施例中,图案是直接地转移至目标层而没有介于中间的硬掩模层。第一蚀刻模块1010可为(例如)等离子体蚀刻工艺工具。
另外,分离模块1012随后将模板掩模110n自生产工件102p分离。在一些实施例中,分离模块1012包括经配置以使用足够的力将模板掩模110n与生产工件102p拉开来破坏两者间的接合的机械系统或装置,其中所述机械系统或装置例如是机械手臂。实例示出在(例如)图5中。
在一些实施例中,第一蚀刻存留了蚀刻残留物在模板掩模110n上,此可能劣化模板掩模110n的图案和/或损坏模板掩模110n。因此,清洗模块1014可在第一蚀刻后清洗模板掩模110n。在一些实施例中,所述清洗是通过对模板掩模110n施用稀释的氢氧化铵与过氧化氢的混合液和/或硫酸与过氧化氢的稀释混合物来执行。实例示出在(例如)图6中。清洗模块1014可为(例如)湿式清洗工艺工具或干式清洗工艺工具。
在清洗模板掩模110n,或以其他方式使模板掩模110n分离之后,系统可使用模板掩模110n来处理来自生产工件组1004的另一生产工件。就模板掩模110n是模板掩模组1002中的第一个模板掩模的方面来说,其他的生产工件还未经由模板掩模组1002处理。在其他方面,其他的生产工件已处理至模板掩模组1002中的第n-1个元件。此可(例如)持续进行直到生产工件组1004中的所有生产工件1021、1022、102P皆经由模板掩模110n处理为止。
在一些实施例中,第一蚀刻将模板掩模110n的图案转移至硬掩模层,以使得第二蚀刻模块1016通过硬掩模层来对位在硬掩模层下方的目标层执行第二蚀刻,以将硬掩模层的图案转移至目标层。实例示出在(例如)图7中。另外,在一些实施例中,第二蚀刻模块1016对硬掩模层执行第三蚀刻,以自目标层的上方移除硬掩模层。实例示出在(例如)图8A及图8B中。第二蚀刻模块1016可为(例如)等离子体蚀刻工艺工具,和/或第二蚀刻模块1016可(例如)与第一蚀刻模块1010相同。
在执行第二和/或第三蚀刻之后,或以其他方式使生产工件102p分离之后,系统可将生产工件102p与模板掩模组1002中对于生产工件102p而言为下一个模板掩模的模板掩模一起使用。举例而言,可将n递增1和/或可将新的目标层沉积或以其他方式成长在生产工件102p上方。此可(例如)持续进行直到生产工件102p已经由模板掩模组1002中的所有模板掩模1101、1102、110N处理为止。
参照图11A,提供一种图10的对准模块1006的一些实施例的方块图1100A。如图11A所示,模板掩模110经配置在生产工件102的上方。模板掩模110具有配置在其上的对准标记1102a的第一图案,以及生产工件102具有配置在其上的对准标记1102b的第二图案,且第二图案与第一图案相同。在一些实施例中,第一及第二图案各自包括多重对准标记组1106,例如是包括多个并行线的对准标记组。
干涉照相机1108使用(例如)叠纹干涉术以及对准标记1102a、1102b反射的电磁波1110的叠加来测量第一图案与第二图案之间的对准值。基于一或多个测量值,计算并使用模板掩模110与生产工件102之间的叠对误差(overlay error)来调整生产工件102与模板掩模110的相对定位。举例而言,可将模板掩模110横向移动以抵销叠对误差。所述计算可(例如)通过控制对准的控制器1112来执行。控制器1112可(例如)是微控制器、电子处理器、或经程序设计或经配置以执行对准的一些其他电子装置。
在一些实施例中,在抵销叠对误差后,可执行精密对准以抵销残余误差(residualerror)。精密对准可(例如)随时执行或精密对准可(例如)仅在残余误差超过预定阈值(predetermined threshold)时才执行。另外,残余误差可包括(例如)模板掩模110与生产工件102之间的偏转误差(run-out error)。精密对准是通过控制器1112控制且(在一些实施例中)包括使一或多个数字镜阵列1114a、1114b暴露于来自热源1118的辐射1116,并接着使辐射1116受一或多个数字镜阵列1114a、1114b反射而朝向生产工件102和/或模板掩模110。辐射1116可(例如)是紫外光(UV)辐射或真空UV(VUV),和/或辐射1116可(例如)在撞击到一或多个数字镜阵列1114a、1114b之前,通过(例如)镜片1120来进行准直。
一或多个数字镜阵列1114a、1114b经配置以反射辐射1116且一或多个数字镜阵列1114a、1114b各自是由多个个别的镜子1122所定义。个别的镜子1122可(例如)分别地被控制和/或移动。另外,一或多个数字镜阵列1114a、1114b包括配置在生产工件102下方的下数字镜阵列1114a和/或配置在模板掩模110上方的上数字镜阵列1114b。在操作中,一或多个数字镜阵列1114a、1114b选择性地加热生产工件102和/或模板掩模110的区域,而不加热生产工件102和/或模板掩模110的其他区域,来使经加热区域膨胀并使对准标记1102a的第一图案与对准标记1102b的第二图案达成对准。一或多个数字镜阵列1114a、1114b可(例如)基于来自干涉照相机1108的反馈来控制。
参照图11B,提供一种图11A的对准标记组1106中的单独一个对准标记组的一些实施例的布局图1100B。布局图1100B可(例如)代表对准标记组1106中的每一个对准标记组。如图11B所示,对准标记组包括多重对准标记1102。多重对准标记1102包括周围配置有四群直线型对准标记的十字型对准标记(plus-shaped alignment mark),且每一群的直线型对准标记包括平行配置的多重直线型对准标记。
鉴于前文,在一些实施例中,本发明提供一种光刻工艺。将模板掩模接合至生产工件,且模板掩模包括定义图案的多个开口。通过多个开口对生产工件执行蚀刻,以将模板掩模的图案转移至生产工件。将模板掩模自生产工件分离。
在上述光刻工艺中,所述光刻工艺包括形成具有所述开口的所述模板掩模,所述开口自所述模板掩模的上表面至所述模板掩模的下表面延伸穿过所述模板掩模,且其中接合所述模板掩模至所述生产工件包括藉由熔融接合将所述模板掩模的所述下表面直接接合至所述生产工件的上表面。
在上述光刻工艺中,还包括:自块状硅衬底形成所述模板掩模。
在上述光刻工艺中,所述生产工件包括衬底,且其中所述光刻工艺包括:形成目标层,所述目标层覆盖所述衬底;形成硬掩模层,所述硬掩模层覆盖所述目标层;以及对所述硬掩模层执行所述蚀刻。
在上述光刻工艺中,还包括:执行所述蚀刻至所述硬掩模层中并终止在所述目标层上;以及自所述生产工件分离所述模板掩模之后,当所述硬掩模层就适当位置时,对所述目标层执行第二蚀刻,以将所述模板掩模的所述图案自所述硬掩模层转移至所述目标层。
在上述光刻工艺中,还包括:对所述硬掩模层执行第三蚀刻,以自所述目标层移除所述硬掩模层。
在上述光刻工艺中,执行所述蚀刻包括用等离子体粒子轰击所述生产工件。
在上述光刻工艺中,执行所述蚀刻包括使所述等离子体粒子准直所述模板掩模。
在上述光刻工艺中,还包括:使用所述模板掩模上的对准标记的第一图案以及所述生产工件上的对准标记的第二图案,将所述模板掩模对准所述生产工件。
在上述光刻工艺中,将所述模板掩模对准所述生产工件包括使用干涉术来测量所述对准标记的第一图案与所述对准标记的第二图案之间的对准值。
在上述光刻工艺中,将所述模板掩模对准所述生产工件包括加热所述模板掩模或所述生产工件的一些区域,而不加热所述模板掩模或所述生产工件的其他区域,以使加热的所述区域膨胀而达成对准。
在其他实施例中,本发明提供一种用于执行光刻工艺的系统。模板掩模包括多个开口,所述开口定义图案且延伸穿过模板掩模。接合模块经配置以将模板掩模的下表面接合至生产工件的上表面。蚀刻模块经配置以通过多个开口对生产工件进行蚀刻,以将图案转移至生产工件。分离模块经配置以将模板掩模自生产工件分离。
在上述系统中,所述模板掩模为块状硅晶圆。
在上述系统中,所述生产工件包括:衬底、覆盖所述衬底的目标层、以及覆盖所述目标层的硬掩模层,且其中所述蚀刻模块经配置以执行所述蚀刻至所述硬掩模层中并终止于所述目标层上。
在上述系统中,所述系统还包括:第二蚀刻模块,经配置以通过所述硬掩模层对所述目标层执行第二蚀刻,以将所述模板掩模的所述图案自所述硬掩模层转移至所述目标层。
在上述系统中,所述蚀刻模块经配置以用等离子体粒子轰击所述生产工件来执行所述蚀刻。
在上述系统中,所述模板掩模经配置以使所述等离子体粒子准直。
在上述系统中,还包括:对准模块,经配置以使用干涉术对准所述模板掩模以及所述生产工件。
在上述系统中,所述对准模块包括:干涉照相机,经配置以使用干涉术测量所述模板掩模与所述生产工件之间的对准值;数字镜阵列,经配置以将入射于所述数字镜阵列上的辐射聚焦于所述模板掩模或所述生产工件的一些区域上,但不聚焦于所述模板掩模或所述生产工件的其他区域;热源,经配置以朝向所述数字镜阵列发出所述辐射;以及镜片,经配置以准直所述辐射。
在另一些其他实施例中,本发明提供另一种光刻工艺。提供一种模板掩模,其包括延伸穿过模板掩模且配置成一图案的多个开口。提供一种生产工件,其包括沿生产工件的上表面堆叠的硬掩模层及目标层。将模板掩模的下表面通过熔融接合直接地接合至生产工件的上表面。通过模板掩模对硬掩模层执行第一蚀刻,以将模板掩模的图案转移至硬掩模层。第一蚀刻终止在目标层上且第一蚀刻为干式蚀刻。将模板掩模自生产工件分离。通过硬掩模层对目标层进行第二蚀刻,以将模板掩模的图案自硬掩模层转移至目标层。对硬掩模层执行第三蚀刻以移除硬掩模层。
最后应说明的是:以上各实施例仅用以说明本发明的技术方案,而非对其限制;尽管参照前述各实施例对本发明进行了详细的说明,本领域的普通技术人员应当理解:其依然可以对前述各实施例所记载的技术方案进行修改,或者对其中部分或者全部技术特征进行等同替换;而这些修改或者替换,并不使相应技术方案的本质脱离本发明各实施例技术方案的范围。
Claims (22)
1.一种光刻工艺,其特征在于包括:
将模板掩模对准生产工件,包括加热所述模板掩模或所述生产工件的一些区域,而不加热所述模板掩模或所述生产工件的其他区域,以使加热的所述区域膨胀而达成对准;
接合所述模板掩模至所述生产工件,其中所述模板掩模包括多个开口,所述多个开口定义图案,其中接合所述模板掩模至所述生产工件包括湿润所述生产工件的工件表面及所述模板掩模的掩模表面,按压所述工件表面及所述掩模表面使所述工件表面和所述掩模表面直接接触,以及当所述工件表面和所述掩模表面直接接触时,使所述模板掩模及所述生产工件进行退火;
通过所述多个开口对所述生产工件执行蚀刻,以将所述模板掩模的所述图案转移至所述生产工件,其中在所述模板掩模和所述生产工件接合完成后执行所述蚀刻;以及
自所述生产工件分离所述模板掩模。
2.根据权利要求1所述的光刻工艺,还包括:
自块状硅衬底形成所述模板掩模。
3.根据权利要求1所述的光刻工艺,其中所述生产工件包括衬底,且其中所述光刻工艺包括:
形成目标层,所述目标层覆盖所述衬底;
形成硬掩模层,所述硬掩模层覆盖所述目标层;以及
对所述硬掩模层执行所述蚀刻。
4.根据权利要求3所述的光刻工艺,还包括:
执行所述蚀刻至所述硬掩模层中并终止在所述目标层上;以及
自所述生产工件分离所述模板掩模之后,当所述硬掩模层就适当位置时,对所述目标层执行第二蚀刻,以将所述模板掩模的所述图案自所述硬掩模层转移至所述目标层。
5.根据权利要求4所述的光刻工艺,还包括:
对所述硬掩模层执行第三蚀刻,以自所述目标层移除所述硬掩模层。
6.根据权利要求1所述的光刻工艺,其中执行所述蚀刻包括用等离子体粒子轰击所述生产工件。
7.根据权利要求6所述的光刻工艺,其中执行所述蚀刻包括使所述等离子体粒子准直所述模板掩模。
8.根据权利要求1所述的光刻工艺,其中将所述模板掩模对准所述生产工件还包括:
使用所述模板掩模上的对准标记的第一图案以及所述生产工件上的对准标记的第二图案,将所述模板掩模对准所述生产工件。
9.根据权利要求8所述的光刻工艺,其中将所述模板掩模对准所述生产工件包括使用干涉术来测量所述对准标记的第一图案与所述对准标记的第二图案之间的对准值。
10.一种用于执行光刻工艺的系统,其特征在于包括:
模板掩模包括多个开口,所述多个开口定义图案且延伸穿过所述模板掩模;
处理工具包括处理腔室且还包括在所述处理腔室内的干涉照相机及在所述处理腔室内的数字镜阵列,其中所述处理工具经配置以:
使用所述干涉照相机来将所述模板掩模对准生产工件,其中所述干涉照相机经配置以使用第一辐射来测量所述模板掩模与所述生产工件之间的对准值,且所述数字镜阵列经配置以选择性地反射第二辐射而朝向所述生产工件以加热所述生产工件的一些部分但不是所有部分来使其与所述模板掩模的对应部分达成对准;以及
在所述处理腔室内将所述模板掩模的下表面接合至所述生产工件的上表面,其中将所述模板掩模的所述下表面接合至所述生产工件的所述上表面包括当所述上表面和所述下表面直接接触时进行退火;
蚀刻模块经配置以通过所述多个开口对所述生产工件进行蚀刻,以将所述图案转移至所述生产工件;以及
分离模块经配置以将所述模板掩模自所述生产工件分离。
11.根据权利要求10所述的用于执行光刻工艺的系统,其中所述模板掩模为块状硅晶圆。
12.根据权利要求10所述的用于执行光刻工艺的系统,其中所述生产工件包括:衬底、覆盖所述衬底的目标层、以及覆盖所述目标层的硬掩模层,且其中所述蚀刻模块经配置以执行所述蚀刻至所述硬掩模层中并终止于所述目标层上。
13.根据权利要求12所述的用于执行光刻工艺的系统,其中所述用于执行光刻工艺的系统还包括:
第二蚀刻模块,经配置以通过所述硬掩模层对所述目标层执行第二蚀刻,以将所述模板掩模的所述图案自所述硬掩模层转移至所述目标层。
14.根据权利要求10所述的用于执行光刻工艺的系统,其中所述蚀刻模块经配置以用等离子体粒子轰击所述生产工件来执行所述蚀刻。
15.根据权利要求14所述的用于执行光刻工艺的系统,其中所述模板掩模经配置以使所述等离子体粒子准直。
16.根据权利要求10所述的用于执行光刻工艺的系统,其中所述第二辐射独立于所述第一辐射。
17.根据权利要求10所述的用于执行光刻工艺的系统,其中所述用于执行光刻工艺的系统包括:
热源,经配置以朝向所述数字镜阵列发出所述第二辐射;以及
镜片,经配置以准直所述第二辐射。
18.一种光刻工艺,其特征在于包括:
提供模板掩模,其包括延伸穿过所述模板掩模且配置成一图案的多个开口;
提供生产工件,其包括沿所述生产工件的上表面堆叠的硬掩模层及目标层;
经由使用数字镜阵列选择性地加热所述模板掩模或所述生产工件来将所述模板掩模的下表面对准所述生产工件的所述上表面;
将所述模板掩模的所述下表面通过熔融接合直接地接合至所述生产工件的所述上表面;
通过所述模板掩模对所述硬掩模层执行第一蚀刻,以将所述模板掩模的所述图案转移至所述硬掩模层,其中所述第一蚀刻终止在所述目标层上且所述第一蚀刻为干式蚀刻;
将所述模板掩模自所述生产工件分离;
通过所述硬掩模层对所述目标层进行第二蚀刻,以将所述模板掩模的所述图案自所述硬掩模层转移至所述目标层;以及
对所述硬掩模层执行第三蚀刻以移除所述硬掩模层。
19.一种光刻工艺,其特征在于包括:
提供模板掩模,其包括延伸穿过所述模板掩模且配置成一图案的多个开口;
使用干涉术来测量所述模板掩模的下表面与第一工件的上表面之间的对准值;
基于所述测量经由使用数字镜阵列选择性地加热所述模板掩模或所述第一工件来将所述模板掩模的所述下表面精密对准所述第一工件的所述上表面;
将所述模板掩模的所述下表面通过第一熔融接合工艺直接地接合至所述第一工件的所述上表面,其中所述第一工件包括沿所述第一工件的所述上表面配置的第一层,且其中所述第一熔融接合工艺包括当所述上表面和所述下表面按压在一起时,使所述上表面及所述下表面进行退火;
通过所述模板掩模对所述第一层执行第一蚀刻,以将所述模板掩模的所述图案转移至所述第一层,其中远离所述第一熔融接合工艺来执行所述第一蚀刻;
将所述模板掩模自所述第一工件分离;
将所述模板掩模的所述下表面通过第二熔融接合工艺直接地接合至第二工件的上表面,其中所述第二工件包括沿所述第二工件的所述上表面配置的第二层;
通过所述模板掩模对所述第二层执行第二蚀刻,以将所述模板掩模的所述图案转移至所述第二层;以及
将所述模板掩模自所述第二工件分离。
20.根据权利要求19所述的光刻工艺,还包括:
在将所述模板掩模自所述第一工件分离的步骤与将所述模板掩模直接地接合至所述第二工件的步骤之间清洗所述模板掩模。
21.根据权利要求19所述的光刻工艺,其中执行所述第一蚀刻包括用等离子体粒子轰击所述第一工件。
22.根据权利要求19所述的光刻工艺,还包括:
基于所述测量经由横向移动所述模板掩模的所述下表面或所述第一工件的所述上表面来将所述模板掩模的所述下表面粗略对准所述第一工件的所述上表面;
其中远离所述第一蚀刻来执行所述粗略对准及所述精密对准。
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Citations (4)
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---|---|---|---|---|
US4661203A (en) * | 1985-06-28 | 1987-04-28 | Control Data Corporation | Low defect etching of patterns using plasma-stencil mask |
US20050239291A1 (en) * | 2004-04-01 | 2005-10-27 | Stmicroelectronics S.R.L. | Nonlithographic method of defining geometries for plasma and/or ion implantation treatments on a semiconductor wafer |
CN102034739A (zh) * | 2009-09-25 | 2011-04-27 | 财团法人工业技术研究院 | 含碳基板的图案化方法 |
CN102730627A (zh) * | 2011-03-31 | 2012-10-17 | 富士胶片株式会社 | 在基板中形成凹部的方法 |
Family Cites Families (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5236118A (en) | 1992-05-12 | 1993-08-17 | The Regents Of The University Of California | Aligned wafer bonding |
US5503704A (en) | 1993-01-06 | 1996-04-02 | The Regents Of The University Of California | Nitrogen based low temperature direct bonding |
US7408649B2 (en) * | 2005-10-26 | 2008-08-05 | Kla-Tencor Technologies Corporation | Method and apparatus for optically analyzing a surface |
JPWO2016051928A1 (ja) * | 2014-10-04 | 2017-09-28 | 富山県 | インプリント用テンプレート及びその製造方法 |
WO2016172116A1 (en) * | 2015-04-20 | 2016-10-27 | Board Of Regents, The University Of Texas System | Fabricating large area multi-tier nanostructures |
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Patent Citations (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US4661203A (en) * | 1985-06-28 | 1987-04-28 | Control Data Corporation | Low defect etching of patterns using plasma-stencil mask |
US20050239291A1 (en) * | 2004-04-01 | 2005-10-27 | Stmicroelectronics S.R.L. | Nonlithographic method of defining geometries for plasma and/or ion implantation treatments on a semiconductor wafer |
CN102034739A (zh) * | 2009-09-25 | 2011-04-27 | 财团法人工业技术研究院 | 含碳基板的图案化方法 |
CN102730627A (zh) * | 2011-03-31 | 2012-10-17 | 富士胶片株式会社 | 在基板中形成凹部的方法 |
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