CN107528596B - 一种基于斐波那契-卢卡斯序列的Type-II QC-LDPC码构造方法 - Google Patents
一种基于斐波那契-卢卡斯序列的Type-II QC-LDPC码构造方法 Download PDFInfo
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Abstract
本发明涉及一种基于Fibonacci‑Lucas序列的Type‑II QC‑LDPC码构造方法,该方法针对Type‑II QC‑LDPC码中存在着权重为2的循环矩阵而容易产生短环,进而影响译码收敛的问题,则充分利用Fibonacci‑Lucas序列的性质来使其校验矩阵避免四环的产生。其方法过程为:先构造两个指数矩阵,按照一定规则填入‑1及Fibonacci‑Lucas序列对应数字,用零矩阵、单位矩阵、循环移位矩阵替换,得到两个子矩阵H1及H2,再对H1和H2进行异或运算得到Type‑II QC‑LDPC码的校验矩阵。仿真验证该码型纠错性能优秀;且其计算复杂度低,硬件实现简单,易于实际应用。
Description
技术领域
本发明属于信号处理领域,涉及信道编码,尤其是基于斐波那契-卢卡斯(Fibonacci-Lucas)序列的一种Type-II QC-LDPC码构造方法。
背景技术
生活在当今信息时代,人们在许多领域如政治、经济、军事、科技方面都需要信息的可靠有效传输,现代的数字通信系统基本上都使用了信道纠错编码技术。低密度奇偶校验(low-densityparity-check,LDPC)码是一种误差纠正技术,可适用于不同信道范围。LDPC码应用十分广泛,诸如无线局域网通信、深空宇航通信,数字水印技术,磁性记录信道、超高速光纤传输等,其实际意义和经济价值很大。
随着时代的发展,人们一直追求着可靠性更好的通信传输系统,同时要求其中的设备廉价快捷。准循环LDPC(quasi-cyclic LDPC,QC-LDPC)码是一种由零矩阵,单位矩阵和循环置换后的矩阵构成的阵列,对于奇偶校验矩阵只需要数量较少的存储即可以实现,其结构性质比随机性更加容易处理,长LDPC码在置信度传播的纠错性能极好,十分靠近香农极限,获得优秀的误码性能并不需要深度交织,并且其分组误码性能优秀,同样从很大程度上降低了误码平台的误码率(bit error rate,BER),同时译码并不需要基于网格,尤其对于结构化准循环LDPC码,不同于随机构造的LDPC码,其准循环特性大大降低了计算复杂度,硬件实现简单,有利于实际通信应用。
Type-II QC-LDPC码是由零矩阵,单位矩阵,权重为1的循环矩阵和权重为2的循环矩阵组合构成,相比与Type-I QC-LDPC增大了最小距离上限,具有更优秀的纠错能力,由于校验矩阵中包含着权重为2的循环置换矩阵,比Type-I QC-LDPC更容易产生短环,使得译码收敛能力差,为了克服这个缺点,本发明利用Fibonacci-Lucas序列的数学思想构造了一个不存在四环的Type-II QC-LDPC码,并且其码纠错性能优秀。
发明内容
有鉴于此,本发明的目的在于提供一种基于斐波那契-卢卡斯(Fibonacci-Lucas)序列的Type-II QC-LDPC码构造方法,通过对码字的权重矩阵和移位矩阵的巧妙设计,从而达到提升纠错性能、减小计算复杂度的目的。
为达到上述目的,本发明提供如下技术方案:
一种基于Fibonacci-Lucas序列的Type-II QC-LDPC码构造方法,包括:
1.设计维数为J×L的子指数矩阵E1,且其J≥2,L≥J,将Fibonacci-Lucas序列中前L个数作为子指数矩阵E1的第一行,记为A=[F(0)F(1)F(2)…F(L-1)],余下每一行为上一行右循环移位一位,右循环移位个数记为vi(i=0,1,...,J-2),1≤vi≤L-1则可以得到维数为J×L的子指数矩阵E1,如下矩阵所示:
2.构造另外一个同维数子指数矩阵E2,第一种情况,当L能被J整除时,可将J×L的子指数矩阵E2分割为L/J个部分,每个部分为J×J的方阵,然后将其对角线上任意选择J/2个位置设置为-1,其余位置则由先从左到右,再从上到下的顺序依次设置为Fibonacci-Lucas序列中的值,当J=2,L=8则如(2)式所示:
第二种情况,当L不能被J整除时,可将J×L的子指数矩阵E2分割为([L/J]+1)部分,其中[L/J]表示取L/J小数点前面的整数,前[L/J]部分取值方式同第一种情况,最后一个部分是维数为J×(LmodJ)的矩阵,则在左上角截取一个最大维数方阵,再在其对角线上任意选择[J/2]个位置设置为-1,若无方阵则填入Fibonacci-Lucas序列中相应的值,当J=3,L=8则如(3)式所示:
H1及H2是由单位矩阵,零矩阵和循环移位矩阵组合构成,其中单位矩阵维数应满足(6)式:
那么,H即为H1与H2对应相同位置数字进行异或运算,如(9)式所示.
本发明的有益效果在于:得到的Type-II F-L-QC-LDPC相比较于Type-I类型的LDPC码,明显提高了QC-LDPC码的最小距离上限,从而使得纠错能力得到提升,此外,存储空间中只需要容纳-1,F(0),F(1)三个数字,指数矩阵中其余元素即可根据斐波那契-卢卡斯序列定义进行简单的四则运算得到,降低了硬件成本及其计算复杂度。在同等条件下,本发明基于Fibonacci-Lucas序列构造Type-II QC-LDPC码的纠错性能优于基于完备循环差集构造的规则type-II CDS QC-LDPC码及基于Sidon数列构造的Type-II QC-LDPC码。综上所述,本发明所提供的基于Fibonacci-Lucas序列的一种Type-II QC-LDPC码构造方法在净编码增益、存储所需空间等方面均有优势,能更好地满足通信系统的要求。
附图说明
为了使本发明的目的、技术方案和有益效果更加清楚,本发明提供如下附图进行说明:
图1为本发明方法的技术路线图;
图2为构造的码率为0.6的Type-II F-L-QC-LDPC(3650,2192)码与其他码的性能比较图;
具体实施方式
下面将结合附图,对本发明的优选实施例进行详细的描述。
1.结合附图1说明Fibonacci-Lucas序列定义和定理,Fibonacci序列分布情况为0、1、1、2、3、5、8、13、21、34、……,令第一项和第二项分别为0、1,作为其初始条件,从第三项之后的余下每一项皆为前两项相加所得数,对于Lucas序列,其分布情况为2、1、3、4、7、11、18、29、47、……,L(1)=2,L(2)=1,其定义为L(n)=L(n-1)+L(n-2)(n≥3,n∈N*)。对于每一个Fibonacci-Lucas序列可以看作是Fibonacci数列与Lucas数列的一种推广。
Fibonacci-Lucas序列定义:一种递增序列分布情况为1、3、4、7、11、18、29、47、……当把第一项及第二项分别设为1、3作为初始条件可将此序列记为F[1,3],那么,该Fibonacci-Lucas递推序列表示为F(n)=F(n-1)+F(n-2)(n≥2,n∈N*)。
Fibonacci-Lucas序列定理1:若m>n,且m,n,k∈N*,则f(m+k)-f(m)>f(n+k)-f(n)。
2.结合附图1说明基于Fibonacci-Lucas序列Type-II QC-LDPC码的构造方法,第一步构造维数为J×L的子指数矩阵E1,且其J≥2,L≥J,将Fibonacci-Lucas序列中前L个数作为子指数矩阵E1的第一行,记为A=[F(0)F(1)F(2)…F(L-1)],余下每一行为上一行右循环移位一位,右循环移位个数记为vi(i=0,1,...,J-2),1≤vi≤L-1则可以得到维数为J×L的子指数矩阵E1,如下矩阵所示:
第二步构造另外一个同维数子指数矩阵E2,第一种情况,当L能被J整除时,可将J×L的子指数矩阵E2分割为L/J个部分,每个部分为J×J的方阵,然后将其对角线上任意选择J/2个位置设置为-1,其余位置则由先从左到右,再从上到下的顺序依次设置为Fibonacci-Lucas序列中的值,当J=2,L=8则如(2)式所示:
第二种情况,当L不能被J整除时,可将J×L的子指数矩阵E2分割为([L/J]+1)部分,其中[L/J]表示取L/J小数点前面的整数,前[L/J]部分取值方式同第一种情况,最后一个部分是维数为J×(LmodJ)的矩阵,则在左上角截取一个最大维数方阵,再在其对角线上任意选择[J/2]个位置设置为-1,若无方阵则填入Fibonacci-Lucas序列中相应的值,当J=3,L=8则如(3)式所示:
H1及H2是由单位矩阵,零矩阵和循环移位矩阵组合构成,其中单位矩阵维数应满足(6)式:
那么,H即为H1与H2对应相同位置数字进行异或运算,如(9)式所示。
3.结合附图1说明围长性质,对于Type-II QC-LDPC码的校验矩阵,任何一个2n的环都可以表示为其中0≤k≤n,0≤jk≤J-1,0≤lk≤L-1,i2k,i2k+1∈{1,2},且jn=j0,ln=l0,i2n=i0。Type-II QC-LDPC码不同于Type-I QC-LDPC码,由于其存在权重为2的循环置换矩阵,那么Tanner图形成的环中相邻的两个位置可能属于一个循环置换矩阵,和Type-I QC-LDPC码对比更加容易产生短环,若要使得校验矩阵中不存在2n环,则应满足如下定理:
定理2:对任意jk,jk+1,lk,i2k,i2k+1,其中0≤jk,jk+1≤J-1,0≤lk≤L-1,i2k,i2k+1∈{1,2},和有定义,不存在2n环的充要条件为如下(10)式,其中0≤k≤n,jn=j0,ln=l0,i2n=i0,若jk=jk+1,i2k≠i2k+1,若lk=lk+1,i2k≠i2k+2.
于是对任意j0,j1,l0,l1,it,其中0≤j0≠j1≤J-1,0≤l0≠l1≤L-1,it∈{1,2},0≤t≤3,当且仅当如下四个式子成立时不存在四环。
4.纠错性能分析,基于斐波那契-卢卡斯序列构造出一个Type-II QC-LDPC码,其指数矩阵E1、E2如下所示:
P的取值为:本文取P=730,根据前面的分析,得到的Type-IIF-L-QC-LDPC(3650,2192)码是由两个权重为1的单位矩阵,8个权重为2的循环矩阵组合构成,相比较于Type-I类型的LDPC码,明显提高了QC-LDPC码的最小距离上限,从而使得纠错能力得到提升,此外,存储空间中只需要容纳-1,F(0),F(1)三个数字,指数矩阵中其余元素即可根据斐波那契-卢卡斯序列定义进行简单的四则运算得到,降低了硬件成本及其计算复杂度。对Type-II F-L-QC-LDPC(3650,2192)码进行Matlab软件仿真,在白色高斯信道下,调制方式设为二进制相移键控,采用BP译码,50次的迭代译码。仿真结果如图1所示。
构造码型的纠错性能曲线如图1所示,当误码率为10-6时,和使用完备循环差集的数学思想构造的Type-II CDS-QC-LDPC(3650,2192)对比净编码增益提升了约0.21dB,相比于使用Sidon数列的数学思想构造的Type-II S-QC-LDPC(3650,21192)码,其净编码增益提升了约0.1dB。
最后说明的是,以上优选实施例仅用以说明本发明的技术方案而非限制,尽管通过上述优选实施例已经对本发明进行了详细的描述,但本领域技术人员应当理解,可以在形式上和细节上对其作出各种各样的改变,而不偏离本发明权利要求书所限定的范围。
Claims (3)
1.一种基于斐波那契-卢卡斯(Fibonacci-Lucas)序列的Type-II准循环低密度奇偶校验(Type-II quasi-cyclic low-densityparity-check,Type-II QC-LDPC)码构造方法,其特征在于:针对Type-II QC-LDPC码中存在着权重为2的循环矩阵而容易产生短环,从而影响译码收敛的问题,首先利用Fibonacci-Lucas序列的数学思想构造两个指数矩阵,之后用零矩阵、单位矩阵、循环置换矩阵替换指数矩阵相应数值,得到两个子矩阵H1及H2,再对两个子矩阵H1和H2进行异或运算得到最终的校验矩阵,具体包括:
基于Fibonacci-Lucas序列Type-II QC-LDPC码的构造方法,第一步构造维数为J×L的子指数矩阵E1,且其J≥2,L≥J,将Fibonacci-Lucas序列中前L个数作为子指数矩阵E1的第一行,记为A=[F(0) F(1) F(2) … F(L-1)],余下每一行为上一行右循环移位一位,右循环移位个数记为vi(i=0,1,...,J-2),1≤vi≤L-1则可以得到维数为J×L的子指数矩阵E1,如下矩阵所示:
第二步构造另外一个同维数子指数矩阵E2,第一种情况,当L能被J整除时,将J×L的子指数矩阵E2分割为L/J个部分,每个部分为J×J的方阵,然后将其对角线上任意选择J/2个位置设置为-1,其余位置则由先从左到右,再从上到下的顺序依次设置为Fibonacci-Lucas序列中的值,当J=2,L=8则如(2)式所示:
第二种情况,当L不能被J整除时,将J×L的子指数矩阵E2分割为([L/J]+1)部分,其中[L/J]表示取L/J小数点前面的整数,前[L/J]部分取值方式同第一种情况,最后一个部分是维数为J×(LmodJ)的矩阵,则在左上角截取一个最大维数方阵,再在其对角线上任意选择[J/2]个位置设置为-1,若无方阵则填入Fibonacci-Lucas序列中相应的值,当J=3,L=8则如(3)式所示:
H1及H2是由单位矩阵,零矩阵和循环移位矩阵组合构成,其中单位矩阵维数应满足(6)式:
2.根据权利要求1所述基于斐波那契-卢卡斯序列的Type-II准循环低密度奇偶校验码构造方法,其特征在于:利用Fibonacci-Lucas递推序列定义F(n)=F(n-1)+F(n-2)(n≥2,n∈N*),和Fibonacci-Lucas序列定理,f(m+k)-f(m)>f(n+k)-f(n),其中m>n,m,n,k∈N*,构造校验矩阵可以有效的避免了短环的产生,其中,F(n)表示Fibonacci-Lucas递推序列定义的第n个数值,f(n)表示Fibonacci-Lucas序列定理的第n个数值。
3.根据权利要求1或2所述基于斐波那契-卢卡斯序列的Type-II准循环低密度奇偶校验码构造方法,其特征在于:构造的type-II QC-LDPC码的校验矩阵H是由两个同维数的子矩阵H1及H2进行异或运算得到,而其两个子矩阵又是分别对应其分组矩阵,其中分组矩阵是由单位矩阵、零矩阵和单位矩阵向右循环移位相应个数得到的矩阵组合得到,增大了其码字间最小距离上限,同时还消除了四环,纠错性能优秀,译码收敛较快,需存储元素少,计算复杂度低,硬件实现简单。
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Non-Patent Citations (2)
Title |
---|
"基于 Fibonacci 数列对 QC-LDPC 码的一种新颖构造方法";袁建国 等;《激光杂志》;20160630;第37卷(第6期);第37-40页 * |
"基于卢卡斯数列的大围长QC-LDPC码构造方法";黄胜 等;《电子科技大学学报》;20160331;第45卷(第2期);第175-176页 * |
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