CN107453717A - 一种串型多厢深度有记忆非线性行为模型 - Google Patents

一种串型多厢深度有记忆非线性行为模型 Download PDF

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Abstract

本发明公开了一种串型多厢深度有记忆非线性行为模型，包含N个非线性模块，其特征在于包括第一模块、第二模块、……、第N模块，所述的第一模块的输入端为整个非线性模块的输入端，用于接入输入信号，所述的第一模块的输出端用于连接第二模块的输入端，所述的第二模块的输出端将与其后的第三模块的输入端连接，以此类推，所述的第N模块的输入端与其前面的第N‑1模块的输出端连接，所述的第N模块的输出端为整个非线性模块的信号输出端。所述第N模块由第N分路器和第N合路器将第(N，1)子模块、第(N，2)子模块、……、第(N，KN)子模块并联而成。解决了记忆多项式非线性模型存在的潜在数值不稳定问题；并提高数字预失真器对功放/发射机的记忆效应的矫正能力。

Description

一种串型多厢深度有记忆非线性行为模型
技术领域
本发明涉及非线性电路或系统的有记忆非线性建模技术，尤其是涉及一种通过串联方式将多个非线性模块级联起来，其中的每个非线性模块又是由多个非线性子模块并联组成，从而构成一个对有记忆非线性系统的记忆效应具有更强仿真和矫正能力的串型多厢深度有记忆非线性行为模型。
背景技术
在无线通信系统发射机中，功率放大器是其非线性的主要来源。功放非线性包含强烈的动态特性，换言之，对于相同大小的功放输入信号，其输出信号不仅是非线性放大，而且是随时间变化的。这种动态特性通常称之为记忆效应，将严重影响采用数字预失真技术对功放进行线性化的能力。此外，由于在第四代移动通信系统(4G)、准第五代移动通信系统(Pre5G)及第五代移动通信系统(5G)中，宽带和超宽频带信号的使用，使得上变频器、数模转换器等器件也会在不同程度上产生非线性，这些非线性在系统中因为电路系统的级联使用，使得系统非线性变得更为复杂，表现出更为强烈的记忆效应。在此情况下，采用传统的有记忆非线性模型将难以准确地表征其动态非线性特性，进一步导致基于传统有记忆非线性行为模型的数字预失真器对功放的线性化性能大大降低。因此，迫切需要寻找新的非线性模型对宽带/超宽频带非线性系统进行准确的非线性行为建模，从而构建新型的数字预失真线性化器，以便对宽带/超宽频带无线发射机/功放进行有效的数字预失真线性化。
发明内容
本发明所要解决的技术问题是针对4G、Pre5G、5G移动通信系统及其他未来的无线通信系统中的宽带/超宽频带发射机/功放的动态非线性建模问题，如何建立一种具有更高精度的有记忆非线性行为模型，并在此基础上构建行之有效的数字预失真线性化器，对其进行线性化，以满足宽带无线通信系统对发射机/功放线性度的要求。
本发明解决上述技术问题所采用的技术方案为：一种由具有并联架构的N个子模块通过串联方式级联而构成的串型多厢深度有记忆非线性行为模型，包括第一模块、第二模块、…….、第N模块，所述的第一模块的输入端为整个非线性模型的输入端，用于接入输入信号，所述的第一模块的输出端用于连接第二模块的输入端，所述的第二模块的输出端将与其后的第三模块的输入端连接，以此类推，所述的第N模块的输入端与其前面的第N-1模块的输出端连接，所述的第N模块的输出端为整个非线性模型的信号输出端。
所述的第一模块包括第一分路器、第(1，1)子模块、第(1，2)子模块、……、第(1，K1-1)子模块、第(1，K1)子模块和第一合路器，所述的第一分路器的输入端为第一模块的输入端，即整个非线性模型的信号输入端，所述的第一分路器有K1个输出端，而所述的第一合路器有K1个输入端，所述的第一分路器的第一输出端与第(1，1)子模块的输入端连接，所述的第(1，1)子模块的输出端与所述的第一合路器的第一输入端连接，所述的第一分路器的第二输出端与第(1，2)子模块的输入端连接，所述的第(1，2)子模块的输出端与所述的第一合路器的第二输入端连接，以此类推，所述的第一分路器的第K1-1输出端与第(1，K1-1)子模块的输入端连接，所述的第(1，K1-1)子模块的输出端与所述的第一合路器的第K1-1输入端连接，所述的第一分路器的第K1输出端与第(1，K1)子模块的输入端连接，所述的第(1，K1)子模块的输出端与所述的第一合路器的第K1输入端连接,所述的第一合路器的输出端与第二模块的输入端连接。
所述的第二模块包括第二分路器、第(2，1)子模块、第(2，2)子模块、……、第(2，K2-1)子模块、第(2，K2)子模块和第二合路器，所述的第二分路器的输入端与第一模块的输出端连接，所述的第二分路器有K2个输出端，而所述的第二合路器有K2个输入端，所述的第二分路器的第一输出端与第(2，1)子模块的输入端连接，所述的第(2，1)子模块的输出端与所述的第二合路器的第一输入端连接，所述的第二分路器的第二输出端与第(2，2)子模块的输入端连接，所述的第(2，2)子模块的输出端与所述的第二合路器的第二输入端连接，以此类推，所述的第二分路器的第K2-1输出端与第(2，K2-1)子模块的输入端连接，所述的第(2，K2-1)子模块的输出端与所述的第二合路器的第K2-1输入端连接，所述的第二分路器的第K2输出端与第(2，K2)子模块的输入端连接，所述的第(2，K2)子模块的输出端与所述的第二合路器的第K2输入端连接，所述的第二合路器的输出端与其后的第三模块的输入端连接,所述的第二模块后的第三模块、……、第N-1模块，按第二模块的连接方式类推。
所述的第N模块包括第N分路器、第(N，1)子模块、第(N，2)子模块、……、第(N，KN-1)子模块、第(N，KN)子模块和第N合路器，所述的第N分路器的输入端与其前面的第N-1模块的输出端连接，所述的第N分路器有KN个输出端，而所述的第N合路器有KN个输入端，所述的第N分路器的第1输出端与第(N，1)子模块的输入端连接，所述的第(N，1)子模块的输出端与所述的第N合路器的第1输入端连接，所述的第N分路器的第2输出端与第(N，2)子模块的输入端连接，所述的第(N，2)子模块的输出端与所述的第N合路器的第2输入端连接，以此类推，所述的第N分路器的第KN-1输出端与第(N，KN-1)子模块的输入端连接，所述的第(N，KN-1)子模块的输出端与所述的第N合路器的第KN-1输入端连接，所述的第N分路器的第KN输出端与第(N，KN)子模块的输入端连接，所述的第(N，KN)子模块的输出端与所述的第N合路器的第KN输入端连接，所述的第N合路器的输出端为第N模块的输出端，即是整个非线性模型的信号输出端。
所述的第(I,J)子模块(I＝1，2，3，……，N；J＝1，2，3，……,KN)为一个低阶记忆多项式。
所述的第(I,J)子模块(I＝1，2，3，……，N；J＝1，2，3，……,KN)为一个Hammerstein滤波器。
所述的第(I,J)子模块(I＝1，2，3，……，N；J＝1，2，3，……,KN)为一个类Hammerstein滤波器。
所述的第(I,J)子模块(I＝1，2，3，……，N；J＝1，2，3，……,KN)为一个Winner滤波器。
所述的第(I,J)子模块(I＝1，2，3，……，N；J＝1，2，3，……,KN)为一个类Winner滤波器。
所述的第(I,J)子模块(I＝1，2，3，……，N；J＝1，2，3，……,KN)为一个时延前馈神经网络。
所述的第(I,J)子模块(I＝1，2，3，……，N；J＝1，2，3，……,KN)为一个径向基函数神经网络。
与现有技术相比，本发明的优点在于通过使用非线性子模块并联后再进行串联的非线性模型架构，因此可以采用低阶记忆多项式来构建非线性子模块，从而大大降低记忆多项式的阶数，解决记忆多项式非线性模型存在的潜在数值不稳定问题；同时，通过这种分布式的非线性模型架构，在子模块中采用传统的不同非线性模型，尤其是使用不同的神经网络来构建非线性子模块，从而形成深度非线性网络，利用不同条件下的功放/发射机非线性特性对该深度非线性网络进行训练，由此获得的非线性模型更具普适性，将能够更为准确地仿真4G/Pre5G/5G系统的宽带/超宽频带的多级射频功放/发射机的动态非线性特性，提高建立在该非线性模型基础上的数字预失真器对功放/发射机的记忆效应的矫正能力。
附图说明
图1为本发明的原理框图；
图2为本发明的实施例一的原理框图；
图3为本发明的实施例二的原理框图；
图4为本发明的实施例三的原理框图。
具体实施方式
以下结合附图实施例对本发明作进一步详细描述。
本发明提供的技术方案如图1所示，一种由具有并联架构的N(N>＝2)个子模块通过串联方式级联而构成的串型多厢深度有记忆非线性行为模型，包括第一模块、第二模块、…….、第N模块，第一分路器、第(1，1)子模块、第(1，2)子模块、……、第(1，K1-1)子模块、第(1，K1)子模块(K1>＝1)和第一合路器，第二分路器、第(2，1)子模块、第(2，2)子模块、……、第(2，K2-1)子模块、第(2，K2)子模块和第二合路器，……,第N分路器、第(N，1)子模块、第(N，2)子模块、……、第(N，KN-1)子模块、第(N，KN)子模块和第N合路器，第一模块的输入端为整个非线性模型的输入端，用于接入输入信号，第一模块的输出端用于连接第二模块的输入端，第二模块的输出端将与其后的第三模块的输入端连接，以此类推，第N模块的输入端与其前面的第N-1模块的输出端连接，第N模块的输出端为整个非线性模型的信号输出端,第一分路器的输入端为第一模块的输入端，即整个非线性模型的信号输入端，第一分路器有K1个输出端，而第一合路器有K1个输入端，第一分路器的第一输出端与第(1，1)子模块的输入端连接，第(1，1)子模块的输出端与第一合路器的第一输入端连接，第一分路器的第二输出端与第(1，2)子模块的输入端连接，第(1，2)子模块的输出端与第一合路器的第二输入端连接，以此类推，第一分路器的第K1-1输出端与第(1，K1-1)子模块的输入端连接，第(1，K1-1)子模块的输出端与第一合路器的第K1-1输入端连接，第一分路器的第K1输出端与第(1，K1)子模块的输入端连接，第(1，K1)子模块的输出端与第一合路器的第K1输入端连接,所述的第一合路器的输出端与第二模块的输入端连接,第二分路器的输入端与第一模块的输出端连接，第二分路器有K2个输出端，而第二合路器有K2个输入端，第二分路器的第一输出端与第(2，1)子模块的输入端连接，第(2，1)子模块的输出端与第二合路器的第一输入端连接，第二分路器的第二输出端与第(2，2)子模块的输入端连接，第(2，2)子模块的输出端与第二合路器的第二输入端连接，以此类推，第二分路器的第K2-1输出端与第(2，K2-1)子模块的输入端连接，第(2，K2-1)子模块的输出端与第二合路器的第K2-1输入端连接，第二分路器的第K2输出端与第(2，K2)子模块的输入端连接，第(2，K2)子模块的输出端与所述的第二合路器的第K2输入端连接，第二合路器的输出端与其后的第三模块的输入端连接,第二模块后的第三模块、……、第N-1模块，按第二模块的连接方式类推,第N模块包括第N分路器、第(N，1)子模块、第(N，2)子模块、……、第(N，KN-1)子模块、第(N，KN)子模块和第N合路器，第N分路器的输入端与其前面的第N-1模块的输出端连接，第N分路器有KN个输出端，而第N合路器有KN个输入端，第N分路器的第1输出端与第(N，1)子模块的输入端连接，第(N，1)子模块的输出端与所述的第N合路器的第1输入端连接，第N分路器的第2输出端与第(N，2)子模块的输入端连接，第(N，2)子模块的输出端与第N合路器的第2输入端连接，以此类推，第N分路器的第KN-1输出端与第(N，KN-1)子模块的输入端连接，第(N，KN-1)子模块的输出端与第N合路器的第KN-1输入端连接，第N分路器的第KN输出端与第(N，KN)子模块的输入端连接，第(N，KN)子模块的输出端与第N合路器的第KN输入端连接，第N合路器的输出端为第N模块的输出端，即是整个非线性模型的信号输出端。
实施例一：如图2所示，一种串型多厢深度有记忆非线性行为模型，是所述非线性模型在K1＝K2＝……KN＝2时的一种特例，包括第一模块、第二模块、…….、第N模块，第一分路器、第(1，1)子模块、第(1，2)子模块和第一合路器，第二分路器、第(2，1)子模块、第(2，2)子模块和第二合路器，……,第N分路器、第(N，1)子模块、第(N，2)子模块和第N合路器，第一模块的输入端为整个非线性模型的输入端，用于接入输入信号，第一模块的输出端用于连接第二模块的输入端，第二模块的输出端将与其后的第三模块的输入端连接，以此类推，第N模块的输入端与其前面的第N-1模块的输出端连接，第N模块的输出端为整个非线性模型的信号输出端,第一分路器的输入端为第一模块的输入端，即整个非线性模型的信号输入端，第一分路器有K1个输出端，而第一合路器有K1个输入端，第一分路器的第一输出端与第(1，1)子模块的输入端连接，第(1，1)子模块的输出端与第一合路器的第一输入端连接，第一分路器的第二输出端与第(1，2)子模块的输入端连接，第(1，2)子模块的输出端与第一合路器的第二输入端连接，以此类推，第一分路器的第K1-1输出端与第(1，K1-1)子模块的输入端连接，第(1，K1-1)子模块的输出端与第一合路器的第K1-1输入端连接，第一分路器的第K1输出端与第(1，K1)子模块的输入端连接，第(1，K1)子模块的输出端与第一合路器的第K1输入端连接,所述的第一合路器的输出端与第二模块的输入端连接,第二分路器的输入端与第一模块的输出端连接，第二分路器有K2个输出端，而第二合路器有K2个输入端，第二分路器的第一输出端与第(2，1)子模块的输入端连接，第(2，1)子模块的输出端与第二合路器的第一输入端连接，第二分路器的第二输出端与第(2，2)子模块的输入端连接，第(2，2)子模块的输出端与第二合路器的第二输入端连接，以此类推，第二分路器的第K2-1输出端与第(2，K2-1)子模块的输入端连接，第(2，K2-1)子模块的输出端与第二合路器的第K2-1输入端连接，第二分路器的第K2输出端与第(2，K2)子模块的输入端连接，第(2，K2)子模块的输出端与所述的第二合路器的第K2输入端连接，第二合路器的输出端与其后的第三模块的输入端连接,第二模块后的第三模块、……、第N-1模块，按第二模块的连接方式类推,第N模块包括第N分路器、第(N，1)子模块、第(N，2)子模块、……、第(N，KN-1)子模块、第(N，KN)子模块和第N合路器，第N分路器的输入端与其前面的第N-1模块的输出端连接，第N分路器有KN个输出端，而第N合路器有KN个输入端，第N分路器的第1输出端与第(N，1)子模块的输入端连接，第(N，1)子模块的输出端与所述的第N合路器的第1输入端连接，第N分路器的第2输出端与第(N，2)子模块的输入端连接，第(N，2)子模块的输出端与第N合路器的第2输入端连接，以此类推，第N分路器的第KN-1输出端与第(N，KN-1)子模块的输入端连接，第(N，KN-1)子模块的输出端与第N合路器的第KN-1输入端连接，第N分路器的第KN输出端与第(N，KN)子模块的输入端连接，第(N，KN)子模块的输出端与第N合路器的第KN输入端连接，第N合路器的输出端为第N模块的输出端，即是整个非线性模型的信号输出端。
实施例二：如图3所示，本实施例与实施例一基本相同，其区别仅在于第二模块仅包含第(2，1)子模块，构成了一个2-1-2型的非线性模型架构，使得模型结构得以简化。
实施例三：如图4所示，本实施例与实施例一基本相同，其区别仅在于第一模块仅包含第(1，1)子模块，第三模块仅包含第(3，1)子模块，构成了一个1-2-1型的非线性模型架构，使得模型结构进一步得以简化。
上述具体实施例中的各子模块均可以采用本技术领域的成熟的非线性模型，如记忆多项式模型、Hammerstein模型、类Hammerstein模型、Winner模型、类Winner模型、时延前馈神经网络模型、径向基函数神经网络模型等。

Claims (7)

1.一种串型多厢深度有记忆非线性行为模型，包含N个非线性模块，其特征在于包括第一模块、第二模块、…….、第N模块，所述的第一模块的输入端为整个非线性模型的输入端，用于接入输入信号，所述的第一模块的输出端用于连接第二模块的输入端，所述的第二模块的输出端将与其后的第三模块的输入端连接，以此类推，所述的第N模块的输入端与其前面的第N-1模块的输出端连接，所述的第N模块的输出端为整个非线性模型的信号输出端。
2.根据权利要求1所述的一种串型多厢深度有记忆非线性行为模型，其特征在于所述的第一模块包括第一分路器、第(1，1)子模块、第(1，2)子模块、……、第(1，K1-1)子模块、第(1，K1)子模块和第一合路器，所述的第一分路器的输入端为第一模块的输入端，即整个非线性模型的信号输入端，所述的第一分路器有K1个输出端，而所述的第一合路器有K1个输入端，所述的第一分路器的第一输出端与第(1，1)子模块的输入端连接，所述的第(1，1)子模块的输出端与所述的第一合路器的第一输入端连接，所述的第一分路器的第二输出端与第(1，2)子模块的输入端连接，所述的第(1，2)子模块的输出端与所述的第一合路器的第二输入端连接，以此类推，所述的第一分路器的第K1-1输出端与第(1，K1-1)子模块的输入端连接，所述的第(1，K1-1)子模块的输出端与所述的第一合路器的第K1-1输入端连接，所述的第一分路器的第K1输出端与第(1，K1)子模块的输入端连接，所述的第(1，K1)子模块的输出端与所述的第一合路器的第K1输入端连接,所述的第一合路器的输出端与第二模块的输入端连接。
3.根据权利要求1所述的一种串型多厢深度有记忆非线性行为模型，其特征在于所述的第二模块包括第二分路器、第(2，1)子模块、第(2，2)子模块、……、第(2，K2-1)子模块、第(2，K2)子模块和第二合路器，所述的第二分路器的输入端与第一模块的输出端连接，所述的第二分路器有K2个输出端，而所述的第二合路器有K2个输入端，所述的第二分路器的第一输出端与第(2，1)子模块的输入端连接，所述的第(2，1)子模块的输出端与所述的第二合路器的第一输入端连接，所述的第二分路器的第二输出端与第(2，2)子模块的输入端连接，所述的第(2，2)子模块的输出端与所述的第二合路器的第二输入端连接，以此类推，所述的第二分路器的第K2-1输出端与第(2，K2-1)子模块的输入端连接，所述的第(2，K2-1)子模块的输出端与所述的第二合路器的第K2-1输入端连接，所述的第二分路器的第K2输出端与第(2，K2)子模块的输入端连接，所述的第(2，K2)子模块的输出端与所述的第二合路器的第K2输入端连接，所述的第二合路器的输出端与其后的第三模块的输入端连接,所述的第二模块后的第三模块、……、第N-1模块，按第二模块的连接方式类推。
4.根据权利要求1所述的一种串型多厢深度有记忆非线性行为模型，其特征在于所述的第N模块包括第N分路器、第(N，1)子模块、第(N，2)子模块、……、第(N，KN-1)子模块、第(N，KN)子模块和第N合路器，所述的第N分路器的输入端与其前面的第N-1模块的输出端连接，所述的第N分路器有KN个输出端，而所述的第N合路器有KN个输入端，所述的第N分路器的第1输出端与第(N，1)子模块的输入端连接，所述的第(N，1)子模块的输出端与所述的第N合路器的第1输入端连接，所述的第N分路器的第2输出端与第(N，2)子模块的输入端连接，所述的第(N，2)子模块的输出端与所述的第N合路器的第2输入端连接，以此类推，所述的第N分路器的第KN-1输出端与第(N，KN-1)子模块的输入端连接，所述的第(N，KN-1)子模块的输出端与所述的第N合路器的第KN-1输入端连接，所述的第N分路器的第KN输出端与第(N，KN)子模块的输入端连接，所述的第(N，KN)子模块的输出端与所述的第N合路器的第KN输入端连接，所述的第N合路器的输出端为第N模块的输出端，即是整个非线性模型的信号输出端。
5.根据权利要求2所述的一种串行多厢深度有记忆非线性行为模型，所述第一模块中的第(1,J)子模块(J＝1，2，3，……,K1)为一个低阶记忆多项式，或为一个Hammerstein滤波器，或为一个类Hammerstein滤波器，或为一个Winner滤波器，或为一个类Winner滤波器，或为一个时延前馈神经网络，或为一个径向基函数神经网络。
6.根据权利要求3所述的一种串行多厢深度有记忆非线性行为模型，所述第二模块中的第(2,J)子模块(J＝1，2，3，……,K2)为一个低阶记忆多项式，或为一个Hammerstein滤波器，或为一个类Hammerstein滤波器，或为一个Winner滤波器，或为一个类Winner滤波器，或为一个时延前馈神经网络，或为一个径向基函数神经网络。
7.根据权利要求4所述的一种串行多厢深度有记忆非线性行为模型，所述第N模块中的第(N,J)子模块(J＝1，2，3，……,KN)为一个低阶记忆多项式，或为一个Hammerstein滤波器，或为一个类Hammerstein滤波器，或为一个Winner滤波器，或为一个类Winner滤波器，或为一个时延前馈神经网络，或为一个径向基函数神经网络。
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