CN110535797B - 可重构数字预失真处理模块 - Google Patents

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Abstract

本发明实施例提供一种可重构数字预失真处理模块，包括：索引生成模块、变量生成模块、若干个多项式模块和累加模块；索引生成模块的输入端用于获取待处理数据，索引生成模块的输出端分别与每一多项式模块的输入端连接；变量生成模块的输入端用于获取待处理数据，变量生成模块的输出端分别与每一多项式模块的输入端连接；每一多项式模块的输出端都与累加模块的输入端连接，累加模块的输出端用于输出处理后的数据。本发明实施例提供的可重构数字预失真处理模块，在不显著增加硬件开销的基础上，支持记忆多项式、通用记忆多项式、动态偏离降低、简化动态偏离降低等多种基于Volterra级数的数字预失真模型，扩大了数字预失真处理模块的使用范围。

Description

可重构数字预失真处理模块
技术领域
本发明涉及数字信号处理技术领域，尤其涉及一种可重构数字预失真处理模块。
背景技术
在宽带移动通信系统中，为了减小射频功放的功率回退，数字预失真(DigitalPre-distortion,DPD)技术通常被用于消除功放的非线性和提高功放效率。
现有技术中，典型的DPD系统包括DPD估计模块、DPD处理模块、数模转换器、功率预警模块、射频链路、功率放大器、反馈回路和模数转换器。其中DPD估计模块通常采用通用MCU或DSP实现，以支持灵活的DPD估计算法。
DPD处理模块是DPD系统的关键器件，用于对信号进行反向非线性处理，以消除功放的非线性和提高功放效率。常用的DPD处理模块包括基于Volterra级数的各种简化DPD模型，例如记忆多项式(Memory Polynomial,MP)、通用记忆多项式(Generalized MemoryPolynomial,GMP)、动态偏离降低(Dynamic Deviation Reduction,DDR)、简化动态偏离降低(Simplified DDR)。
但是，现有的DPD处理模块只能针对特定射频功放选择一种DPD模型，并针对该DPD模型进行硬件设计和优化。仅支持一种DPD模型难以对所有功放类型、带宽、频率和功率配置进行适配，且不同的设计人员可能偏好不同的DPD模型，导致DPD处理模块的使用范围受限的技术问题。
发明内容
本发明实施例提供一种可重构数字预失真处理模块，用于解决现有技术中数字预失真处理模块使用范围受限的技术问题。
为了解决上述技术问题，一方面，本发明实施例提供一种可重构数字预失真处理模块，包括：
索引生成模块、变量生成模块、若干个多项式模块和累加模块；
所述索引生成模块的输入端用于根据当前输入数据生成查找表索引，所述索引生成模块的输出端分别与每一多项式模块的输入端连接；
所述变量生成模块的输入端用于根据当前输入数据生成中间变量，所述变量生成模块的输出端分别与每一多项式模块的输入端连接；
每一多项式模块都用于根据所述查找表索引和所述中间变量，生成相应的多项式值，每一多项式模块的输出端都与所述累加模块的输入端连接，所述累加模块的输出端用于输出处理后的数据；
所述累加模块用于对所有多项式模块输出的多项式值进行累加，得到处理后的输出数据。
进一步地，所述查找表索引为基于幅度的线性索引、基于瞬时功率的线性索引、基于幅度的非线性索引和基于瞬时功率的非线性索引中的任一种。
进一步地，所述数据生成模块产生的中间变量包括待处理数据本身、待处理数据的共轭、待处理数据的模平方和待处理数据的平方。
进一步地，每一多项式模块都由第一延迟器、第二延迟器、第三延迟器、第四延迟器、第一查找表、第二查找表、第一乘法器、第二乘法器、第一多路选择器、第二多路选择器和第三多路选择器构成；
所述第一延迟器的输入端与所述索引生成模块的输出端连接，所述第一延迟器的输出端与所述第一查找表的输入端连接；
所述第二延迟器的输出端与所述第一乘法器的第二输入端连接；
所述第三延迟器的输入端与所述索引生成模块的输出端连接，所述第三延迟器的输出端与所述第二查找表的输入端连接；
所述第四延迟器的输出端与所述第二乘法器的第二输入端连接；
所述第一查找表的输出端与所述第一乘法器的第一输入端连接；
所述第二查找表的输出端与所述第三多路选择器的第二输入端连接；
所述第一乘法器的输出端与所述第三多路选择器的第一输入端连接；
所述第一多路选择器的输入端与所述变量生成模块的输出端连接，所述第一多路选择器的输出端与所述第二延迟器的输入端连接；
所述第二多路选择器的输入端与所述变量生成模块的输出端连接，所述第二多路选择器的输出端与所述第四延迟器的输入端连接；
所述第三多路选择器的输出端与所述第二乘法器的第一输入端连接；
所述第一乘法器的输出端还与所述累加模块的输入端连接，所述第二乘法器的输出端与所述累加模块的输入端连接。
进一步地，所述第一延迟器、第二延迟器、第三延迟器和第四延迟器可以根据重构配置，将各自的输入分别延迟m1，m2，m3和m4个时钟周期，其中m1，m2，m3和m4为大于等于0的整数。
进一步地，所述第一多路选择器和第二多路选择器可以根据重构配置，从所述变量生成模块输出的生成变量中选择一个生成变量送到输出端，所述第三多路选择器可以根据重构配置，从所述第一输入端和第二输入端中选择一个生成变量送到输出端。
进一步地，所述第一查找表和第二查找表，用于根据输入端输入的查找表索引值读出查找表中对应的值。
进一步地，所述第一乘法器和第二乘法器，用于将第一输入端和第二输入端相乘，并将结果送到输出端。
本发明实施例提供的可重构数字预失真处理模块，在不显著增加硬件开销的基础上，支持记忆多项式、通用记忆多项式、动态偏离降低、简化动态偏离降低等多种基于Volterra级数的数字预失真模型，扩大了数字预失真处理模块的使用范围。
附图说明
图1为本发明实施例提供的可重构数字预失真处理模块示意图；
图2为本发明实施例提供的多项式模块的结构示意图。
具体实施方式
为了使本发明实施例的目的、技术方案和优点更加清楚，下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例是本发明一部分实施例，而不是全部的实施例。基于本发明的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。
图1为本发明实施例提供的可重构数字预失真处理模块示意图，如图1所示，本发明实施例提供一种可重构数字预失真处理模块，包括：索引生成模块101、变量生成模块102、若干个多项式模块103和累加模块104；
所述索引生成模块101的输入端用于根据当前输入数据生成查找表索引，所述索引生成模块101的输出端分别与每一多项式模块103的输入端连接；
所述变量生成模块102的输入端用于根据当前输入数据生成中间变量，所述变量生成模块102的输出端分别与每一多项式模块103的输入端连接；
每一多项式模块103都用于根据所述查找表索引和所述中间变量，生成相应的多项式值，每一多项式模块103的输出端都与所述累加模块104的输入端连接，所述累加模块104的输出端用于输出处理后的数据；
所述累加模块104用于对所有多项式模块103输出的多项式值进行累加，得到处理后的输出数据。
具体来说，索引生成模块101用于生成当前输入的查找表索引；
变量生成模块102用于生成当前输入的中间变量，该中间变量为当前输入的一阶和二阶多项式值；
多项式模块103用于根据索引生成模块101和变量生成模块102的结果，并根据重构配置计算当前输入的多项式值、延迟项的多项式值、双变量交叉项的多项式值或三变量交叉项的多项式值。
累加模块104用于将M个多项式模块103的输出累加，得到DPD输出。
本发明实施例提供的可重构数字预失真处理模块，在不显著增加硬件开销的基础上，支持记忆多项式、通用记忆多项式、动态偏离降低、简化动态偏离降低等多种基于Volterra级数的数字预失真模型，扩大了数字预失真处理模块的使用范围。
基于上述任一实施例，进一步地，所述查找表索引为基于幅度的线性索引、基于瞬时功率的线性索引、基于幅度的非线性索引和基于瞬时功率的非线性索引中的任一种。
具体来说，索引生成模块用于根据当前输入计算当前输入的查找表索引值，可以通过重构从以下四种索引中选择一种：
1、基于幅度的线性索引。
2、基于功率的线性索引。
3、基于幅度的非线性索引。
4、基于功率的非线性索引。
本发明实施例提供的可重构数字预失真处理模块，在不显著增加硬件开销的基础上，支持记忆多项式、通用记忆多项式、动态偏离降低、简化动态偏离降低等多种基于Volterra级数的数字预失真模型，扩大了数字预失真处理模块的使用范围。
基于上述任一实施例，进一步地，所述中间变量包括待处理数据本身、待处理数据的共轭、待处理数据的模平方和待处理数据的平方。
具体来说，变量生成模块用于生成当前输入的中间变量，该中间变量为当前输入的一阶和二阶多项式值，可以通过重构包括以下四种输出值：
1、输入的一次方(输出等于输入)。
2、输入的共轭。
3、输入的模平方。
4、输入的平方。
本发明实施例提供的可重构数字预失真处理模块，在不显著增加硬件开销的基础上，支持记忆多项式、通用记忆多项式、动态偏离降低、简化动态偏离降低等多种基于Volterra级数的数字预失真模型，扩大了数字预失真处理模块的使用范围。
基于上述任一实施例，进一步地，每一多项式模块都由第一延迟器、第二延迟器、第三延迟器、第四延迟器、第一查找表、第二查找表、第一乘法器、第二乘法器、第一多路选择器、第二多路选择器和第三多路选择器构成；
所述第一延迟器的输入端与所述索引生成模块的输出端连接，所述第一延迟器的输出端与所述第一查找表的输入端连接；
所述第二延迟器的输出端与所述第一乘法器的第二输入端连接；
所述第三延迟器的输入端与所述索引生成模块的输出端连接，所述第三延迟器的输出端与所述第二查找表的输入端连接；
所述第四延迟器的输出端与所述第二乘法器的第二输入端连接；
所述第一查找表的输出端与所述第一乘法器的第一输入端连接；
所述第二查找表的输出端与所述第三多路选择器的第二输入端连接；
所述第一乘法器的输出端与所述第三多路选择器的第一输入端连接；
所述第一多路选择器的输入端与所述变量生成模块的输出端连接，所述第一多路选择器的输出端与所述第二延迟器的输入端连接；
所述第二多路选择器的输入端与所述变量生成模块的输出端连接，所述第二多路选择器的输出端与所述第四延迟器的输入端连接；
所述第三多路选择器的输出端与所述第二乘法器的第一输入端连接；
所述第一乘法器的输出端还与所述累加模块的输入端连接，所述第二乘法器的输出端与所述累加模块的输入端连接。
具体来说，图2为本发明实施例提供的多项式模块的结构示意图，如图2所示，多项式模块由第一延迟器、第二延迟器、第三延迟器、第四延迟器、第一查找表、第二查找表、第一乘法器、第二乘法器、第一多路选择器、第二多路选择器和第三多路选择器构成。
第一延迟器用于将索引生成模块输出的当前输入的查找表索引进行延迟，获得延迟项的查找表索引。
第二延迟器用于从变量生成模块的四个输出中选择一种多项式进行延迟，获得延迟项的一种一阶或二阶多项式。
第三延迟器用于将索引生成模块输出的当前输入的查找表索引进行延迟，获得延迟项的查找表索引。
第四延迟器用于从变量生成模块的四个输出中选择一种多项式进行延迟，获得延迟项的一种一阶或二阶多项式。
第一查找表用于根据第一延迟器输出的查找表索引进行查表。
第二查找表用于根据第三延迟器输出的查找表索引进行查表。
第一乘法器用于将第一查找表的输出和第二延迟器的输出相乘。
第二乘法器用于根据重构配置，选择第四延迟器的输出或第一乘法器的输出，与第二查找表的输出相乘。
本发明实施例提供的可重构数字预失真处理模块，在不显著增加硬件开销的基础上，支持记忆多项式、通用记忆多项式、动态偏离降低、简化动态偏离降低等多种基于Volterra级数的数字预失真模型，扩大了数字预失真处理模块的使用范围。
基于上述任一实施例，进一步地，针对每一多项式模块，当所述第一延迟器的延迟时钟周期数与所述第二延迟器的延迟时钟周期数相等，且不为零时，所述第一乘法器的输出端输出的是延迟项的多项式值。
当所述第一延迟器的延迟时钟周期数与所述第二延迟器的延迟时钟周期数都为零时，所述第一乘法器的输出端输出的是当前输入的待处理数据的多项式值。
当所述第一延迟器的延迟时钟周期数与所述第二延迟器的延迟时钟周期数不相等时，所述第一乘法器的输出端输出的是双变量交叉项的多项式值。
当所述第三延迟器的延迟时钟周期数与所述第四延迟器的延迟时钟周期数相等，且不为零时，所述第二乘法器的输出端输出的是延迟项的多项式值。
当所述第三延迟器的延迟时钟周期数与所述第四延迟器的延迟时钟周期数都为零时，所述第二乘法器的输出端输出的是当前输入的待处理数据的多项式值。
当所述第三延迟器的延迟时钟周期数与所述第四延迟器的延迟时钟周期数不相等时，所述第二乘法器的输出端输出的是双变量交叉项的多项式值。
具体来说，第一至第四延迟器可以根据重构配置，将输入延迟m个时钟周期，其中m>＝0。不同延迟器之间相互独立，其延迟时钟周期数m互不相关。
当多项式模块配置为当前输入的多项式、延迟项的多项式和/或双变量交叉项的多项式时，第二乘法器的重构配置为选择第四延迟器的输出与第二查找表的输出相乘。多项式模块支持最多两路多项式输出，其中第一输出为第一乘法器输出，第二输出为第二乘法器输出。
当第一延迟器的延迟时钟周期数m1与第二延迟器的延迟时钟周期数m2相同时，多项式模块的第一输出为延迟项的多项式；当m1＝m2＝0时，多项式模块的第一输出为当前输入的多项式；当m1不等于m2时，多项式模块的第一输出为双变量交叉项的多项式。
当第三延迟器的延迟时钟周期数m3与第四延迟器的延迟时钟周期数m4相同时，多项式模块的第二输出为延迟项的多项式；当m3＝m4＝0时，多项式模块的第二输出为当前输入的多项式；当m3不等于m4时，多项式模块的第二输出为双变量交叉项的多项式。
当多项式模块配置为当前输入的三变量交叉项的多项式时，第二乘法器的重构配置为选择第一乘法器的输出与第二查找表的输出相乘。多项式模块的输出为第二乘法器输出。
本发明实施例提供的可重构数字预失真处理模块，在不显著增加硬件开销的基础上，支持记忆多项式、通用记忆多项式、动态偏离降低、简化动态偏离降低等多种基于Volterra级数的数字预失真模型，扩大了数字预失真处理模块的使用范围。
基于上述任一实施例，进一步地，所述第一延迟器、第二延迟器、第三延迟器和第四延迟器可以根据重构配置，将各自的输入分别延迟m1，m2，m3和m4个时钟周期，其中m1，m2，m3和m4为大于等于0的整数。
所述第一多路选择器和第二多路选择器可以根据重构配置，从所述变量生成模块输出的生成变量中选择一个生成变量送到输出端，所述第三多路选择器可以根据重构配置，从所述第一输入端和第二输入端中选择一个生成变量送到输出端。
所述第一查找表和第二查找表，用于根据输入端输入的查找表索引值读出查找表中对应的值。
所述第一乘法器和第二乘法器，用于将第一输入端和第二输入端相乘，并将结果送到输出端。
以记忆深度为7的记忆多项式(MP)DPD为例。
Figure BDA0002177633100000091
其中，x(n)为当前输入，x(n-m)为当前输入的第m阶延迟，yMP(n)为MP DPD的输出，LUT(|x(n-m)|)为x(n-m)的幅度多项式的查找表。
由于MP模型仅需要当前输入的多项式和7个延迟项的多项式，所以使用四个多项式模块就可以映射记忆深度为7的MP模型。
索引生成模块用于生成当前输入x(n)的查找表幅度索引。
变量生成模块用于生成当前输入x(n)的一阶和二阶多项式。
四个多项式模块的第一延迟器和第三延迟器用于将索引生成模块输出的当前输入的查找表索引分别延迟0-7个时钟周期，获得当前项和1-7阶延迟项的查找表索引；第二延迟器和第四延迟器用于从变量生成模块的四输出中选择当前输入的一次方项，并分别延迟0-7个时钟周期，获得当前输入和1-7阶延迟的一次方项；第一乘法器用于将根据第一延迟器输出的索引得到的第一查找表的输出与第二延迟器的输出相乘，并将结果作为多项式模块的第一输出；第二乘法器用于将根据第三延迟器输出的索引得到的第二查找表的输出与第四延迟器的输出相乘，并将结果作为多项式模块的第二输出。
累加模块用于将4个多项式模块的8个输出累加。
以记忆深度为2的SDDR为例。
Figure BDA0002177633100000101
其中，x(n)为当前输入，x(n-m)为当前输入的第m阶延迟，ySDDR(n)为SDDR DPD的输出，LUT(|x(n)|)为x(n)的幅度多项式的查找表，x*(n)为x(n)的共轭，|x(n)|2为x(n)的模平方，x2(n)为x(n)的平方。
记忆深度为2的SDDR模型包含1个当前输入的多项式，2个双变量交叉项的多项式，和6个三变量交叉项的多项式，因此需要使用8个多项式模块。
索引生成模块用于生成当前输入x(n)的查找表幅度索引。
变量生成模块用于生成当前输入x(n)的一阶和二阶多项式。
第一个多项式模块用于生成当前输入的多项式。第一延迟器用于将索引生成模块输出的当前输入的查找表索引延迟0个时钟周期，获得当前项的查找表索引；第二延迟器用于从变量生成模块的四输出中选择当前输入的一次方项，并延迟0个时钟周期，获得当前输入的一次方项；第一乘法器用于将根据第一延迟器输出的索引得到的第一查找表的输出与第二延迟器的输出相乘，并将结果作为多项式模块的第一输出；多项式模块的第二输出置零。
第二个多项式模块用于生成两个双变量交叉项的多项式。第一延迟器和第三延迟器用于将索引生成模块输出的当前输入的查找表索引延迟0个时钟周期，获得当前项的查找表索引；第二延迟器和第四延迟器用于从变量生成模块的四输出中选择当前输入的一次方项，并延迟1-2个时钟周期，获得1-2阶延迟的一次方项；第一乘法器用于将根据第一延迟器输出的索引得到的第一查找表的输出与第二延迟器的输出相乘，并将结果作为多项式模块的第一输出；第二乘法器用于将根据第三延迟器输出的索引得到的第二查找表的输出与第四延迟器的输出相乘，并将结果作为多项式模块的第二输出。
第3-4个多项式模块用于各生成一个三变量交叉项的多项式。第一延迟器用于将索引生成模块输出的当前输入的查找表索引延迟0个时钟周期，获得当前项的查找表索引；第二延迟器用于从变量生成模块的四个输出中选择输入的平方项，并延迟0个时钟周期，获得x2(n)项；第四延迟器用于从变量生成模块的四个输出中选择输入的共轭项，并延迟1-2个时钟周期，获得x*(n-m)项；第一乘法器用于将根据第一延迟器输出的索引得到的第一查找表的输出，与第二延迟器的输出相乘；第二乘法器用于将第一乘法器的输出与第四延迟器的输出相乘，并作为多项式模块的第二输出。多项式模块的第一输出置零。
第5-6个多项式模块用于各生成一个三变量交叉项的多项式。第一延迟器用于将索引生成模块输出的当前输入的查找表索引延迟0个时钟周期，获得当前项的查找表索引；第二延迟器用于从变量生成模块的四个输出中选择输入的一次方项，并延迟0个时钟周期，获得x(n)项；第四延迟器用于从变量生成模块的四个输出中选择输入的模平方项，并延迟1-2个时钟周期，获得|x(n-m)|2项；第一乘法器用于将根据第一延迟器输出的索引得到的第一查找表的输出，与第二延迟器的输出相乘；第二乘法器用于将第一乘法器的输出与第四延迟器的输出相乘，并作为多项式模块的第二输出。多项式模块的第一输出置零。
第7-8个多项式模块用于各生成一个三变量交叉项的多项式。第一延迟器用于将索引生成模块输出的当前输入的查找表索引延迟0个时钟周期，获得当前项的查找表索引；第二延迟器用于从变量生成模块的四个输出中选择输入的共轭项，并延迟0个时钟周期，获得x*(n)项；第四延迟器用于从变量生成模块的四个输出中选择输入的平方项，并延迟1-2个时钟周期，获得x(n-m)2项；第一乘法器用于将根据第一延迟器输出的索引得到的第一查找表的输出，与第二延迟器的输出相乘；第二乘法器用于将第一乘法器的输出与第四延迟器的输出相乘，并作为多项式模块的第二输出。多项式模块的第一输出置零。
累加模块用于将8个多项式模块的16个输出累加。
以上所描述的装置及设备等实施例仅仅是示意性的，其中所述作为分离部件说明的单元可以是或者也可以不是物理上分开的，作为单元显示的部件可以是或者也可以不是物理单元，即可以位于一个地方，或者也可以分布到多个网络单元上。可以根据实际的需要选择其中的部分或者全部模块来实现本实施例方案的目的。本领域普通技术人员在不付出创造性的劳动的情况下，即可以理解并实施。
通过以上的实施方式的描述，本领域的技术人员可以清楚地了解到各实施方式可借助软件加必需的通用硬件平台的方式来实现，当然也可以通过硬件。基于这样的理解，上述技术方案本质上或者说对现有技术做出贡献的部分可以以软件产品的形式体现出来，该计算机软件产品可以存储在计算机可读存储介质中，如ROM/RAM、磁碟、光盘等，包括若干指令用以使得一台计算机设备(可以是个人计算机，服务器，或者网络设备等)执行各个实施例或者实施例的某些部分所述的方法。
最后应说明的是：以上实施例仅用以说明本发明的技术方案，而非对其限制；尽管参照前述实施例对本发明进行了详细的说明，本领域的普通技术人员应当理解：其依然可以对前述各实施例所记载的技术方案进行修改，或者对其中部分技术特征进行等同替换；而这些修改或者替换，并不使相应技术方案的本质脱离本发明各实施例技术方案的精神和范围。

Claims (7)

1.一种可重构数字预失真处理模块，其特征在于，包括：
索引生成模块、变量生成模块、若干个多项式模块和累加模块；
所述索引生成模块的输入端用于根据当前输入数据生成查找表索引，所述索引生成模块的输出端分别与每一多项式模块的输入端连接；
所述变量生成模块的输入端用于根据当前输入数据生成中间变量，所述变量生成模块的输出端分别与每一多项式模块的输入端连接；
每一多项式模块都用于根据所述查找表索引和所述中间变量，生成相应的多项式值，每一多项式模块的输出端都与所述累加模块的输入端连接，所述累加模块的输出端用于输出处理后的数据；
所述累加模块用于对所有多项式模块输出的多项式值进行累加，得到处理后的输出数据；
每一多项式模块都由第一延迟器、第二延迟器、第三延迟器、第四延迟器、第一查找表、第二查找表、第一乘法器、第二乘法器、第一多路选择器、第二多路选择器和第三多路选择器构成；
所述第一延迟器的输入端与所述索引生成模块的输出端连接，所述第一延迟器的输出端与所述第一查找表的输入端连接；
所述第二延迟器的输出端与所述第一乘法器的第二输入端连接；
所述第三延迟器的输入端与所述索引生成模块的输出端连接，所述第三延迟器的输出端与所述第二查找表的输入端连接；
所述第四延迟器的输出端与所述第二乘法器的第二输入端连接；
所述第一查找表的输出端与所述第一乘法器的第一输入端连接；
所述第二查找表的输出端与所述第三多路选择器的第二输入端连接；
所述第一乘法器的输出端与所述第三多路选择器的第一输入端连接；
所述第一多路选择器的输入端与所述变量生成模块的输出端连接，所述第一多路选择器的输出端与所述第二延迟器的输入端连接；
所述第二多路选择器的输入端与所述变量生成模块的输出端连接，所述第二多路选择器的输出端与所述第四延迟器的输入端连接；
所述第三多路选择器的输出端与所述第二乘法器的第一输入端连接；
所述第一乘法器的输出端还与所述累加模块的输入端连接，所述第二乘法器的输出端与所述累加模块的输入端连接。
2.根据权利要求1所述的可重构数字预失真处理模块，其特征在于，所述查找表索引为基于幅度的线性索引、基于瞬时功率的线性索引、基于幅度的非线性索引和基于瞬时功率的非线性索引中的任一种。
3.根据权利要求1所述的可重构数字预失真处理模块，其特征在于，所述变量生成模块产生的中间变量包括待处理数据本身、待处理数据的共轭、待处理数据的模平方和待处理数据的平方。
4.根据权利要求1所述的可重构数字预失真处理模块，其特征在于，所述第一延迟器、第二延迟器、第三延迟器和第四延迟器可以根据重构配置，将各自的输入分别延迟m1，m2，m3和m4个时钟周期，其中m1，m2，m3和m4为大于等于0的整数。
5.根据权利要求1所述的可重构数字预失真处理模块，其特征在于，所述第一多路选择器和第二多路选择器可以根据重构配置，从所述变量生成模块输出的生成变量中选择一个生成变量送到输出端；
所述第三多路选择器可以根据重构配置，从所述第一输入端和第二输入端中选择一个生成变量送到输出端。
6.根据权利要求1所述的可重构数字预失真处理模块，其特征在于，所述第一查找表和第二查找表，用于根据输入端输入的查找表索引值读出查找表中对应的值。
7.根据权利要求1所述的可重构数字预失真处理模块，其特征在于，所述第一乘法器和第二乘法器，用于将第一输入端和第二输入端相乘，并将结果送到输出端。
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Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN111510081A (zh) * 2020-03-24 2020-08-07 成都凯腾四方数字广播电视设备有限公司 一种基于查找表lut的一般记忆多项式gmp数字预失真电路
CN115396268B (zh) * 2021-05-25 2024-03-08 大唐移动通信设备有限公司 数据处理方法、装置及存储介质

Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1795607A (zh) * 2003-03-25 2006-06-28 艾利森电话股份有限公司 功率放大器预失真
CN101056288A (zh) * 2007-06-14 2007-10-17 中兴通讯股份有限公司 预失真模型装置和信号的预失真处理装置、系统及方法
CN102723915A (zh) * 2012-07-06 2012-10-10 厦门大学 一种适合硬件实现的查询表数字预失真方法和装置
CN102769589A (zh) * 2011-05-05 2012-11-07 中兴通讯股份有限公司 一种提高数字预失真性能的方法和系统
CN104363191A (zh) * 2014-11-03 2015-02-18 西安烽火电子科技有限责任公司 一种跳频通信系统的数字预失真方法
CN107895074A (zh) * 2017-11-08 2018-04-10 重庆工程职业技术学院 一种基于ddr的混合双频数字预失真模型方法
CN108881083A (zh) * 2018-06-27 2018-11-23 云南大学 宽带rof系统包络辅助rf/if数字预失真技术
CN109155637A (zh) * 2016-05-17 2019-01-04 瑞典爱立信有限公司 用于识别和补偿多天线系统中的失真的装置和方法

Family Cites Families (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8054912B2 (en) * 2007-08-21 2011-11-08 Texas Instruments Incorporated Large-dynamic-range lookup table for a transmitter predistorter and system and method employing the same

Patent Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1795607A (zh) * 2003-03-25 2006-06-28 艾利森电话股份有限公司 功率放大器预失真
CN101056288A (zh) * 2007-06-14 2007-10-17 中兴通讯股份有限公司 预失真模型装置和信号的预失真处理装置、系统及方法
CN102769589A (zh) * 2011-05-05 2012-11-07 中兴通讯股份有限公司 一种提高数字预失真性能的方法和系统
CN102723915A (zh) * 2012-07-06 2012-10-10 厦门大学 一种适合硬件实现的查询表数字预失真方法和装置
CN104363191A (zh) * 2014-11-03 2015-02-18 西安烽火电子科技有限责任公司 一种跳频通信系统的数字预失真方法
CN109155637A (zh) * 2016-05-17 2019-01-04 瑞典爱立信有限公司 用于识别和补偿多天线系统中的失真的装置和方法
CN107895074A (zh) * 2017-11-08 2018-04-10 重庆工程职业技术学院 一种基于ddr的混合双频数字预失真模型方法
CN108881083A (zh) * 2018-06-27 2018-11-23 云南大学 宽带rof系统包络辅助rf/if数字预失真技术

Non-Patent Citations (2)

* Cited by examiner, † Cited by third party
Title
Instantaneous Sample Indexed Magnitude-Selective Affine Function-Based Behavioral Model for Digital Predistortion of RF Power Amplifiers;Y. Li等;《EEE Transactions on Microwave Theory and Techniques》;20180817;第66卷(第11期);全文 *
LTE_A射频高效率功率放大器中频技术研究;包磊;《中国优秀硕士学位论文全文数据库 信息科技辑》;20120115(第1期);全文 *

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