CN107452595A - 半导体装置及其制造方法 - Google Patents

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Abstract

本揭露提供半导体装置及其制造方法。所述半导体装置包含半导体结构、介电层、金属‑半导体化合物薄膜以及覆盖层。所述半导体结构具有上表面与侧面。所述介电层包围所述半导体结构的所述侧面，并且暴露所述半导体结构的所述上表面。所述金属‑半导体化合物薄膜位于所述半导体结构上，其中所述介电层暴露所述金属‑半导体化合物薄膜的表面的一部分。所述覆盖层包围由所述介电层暴露的所述金属‑半导体化合物薄膜的所述表面的所述部分，并且暴露所述介电层。

Description

半导体装置及其制造方法
技术领域
本揭露是关于半导体装置及其制造方法。
背景技术
在半导体制造中，硅化(silicidation)是用以在半导体结构与金属接点之间，形成低阻抗接点，其中所述半导体结构例如多晶硅栅极电极或源极/漏极区。然而，在硅化操作之后，发现有金属残留物，且所述金属残留物会严重影响半导体装置的电性，特别是会影响先进的半导体制造。
发明内容
本揭露的一些实施例提供一种半导体装置，包括半导体结构，具有上表面与侧面；介电层，包围所述半导体结构的所述侧面并且暴露所述半导体结构的所述上表面；金属-半导体化合物薄膜，位于所述半导体结构上，其中所述介电层暴露所述金属-半导体化合物薄膜的表面的一部分；以及覆盖层，包围由所述介电层暴露的所述金属-半导体化合物薄膜的所述表面的所述部分，并且暴露所述介电层。
本揭露的一些实施例提供一种半导体装置，包括半导体衬底；栅极电极，位于所述半导体衬底上方；金属-半导体化合物薄膜，位于所述栅极电极上；介电层，包围所述栅极电极并且暴露所述金属-半导体化合物薄膜的表面的一部分；覆盖层，位于所述栅极电极并且暴露所述金属-半导体化合物薄膜的所述表面的所述部分上，并且暴露所述介电层的上表面，其中所述覆盖层具有开口，局部暴露所述金属-半导体化合物薄膜的所述表面的所述部分；层间介电层(ILD)，位于所述介电层上方，其中所述ILD具有贯穿孔，所述贯穿孔连接所述覆盖层的所述开口；以及导电接点，经由所述ILD的所述贯穿孔与所述覆盖层的所述开口而电连接至所述金属-半导体化合物薄膜。
本揭露的一些实施例提供一种制造半导体装置的方法，包括提供衬底，所述衬底具有半导体结构形成于其上；形成金属层于所述衬底与所述半导体结构上方；热处理所述金属层，使得所述金属层与所述半导体结构反应，以形成金属-半导体化合物薄膜于所述半导体结构；形成覆盖层，覆盖所述金属-半导体化合物薄膜并且暴露所述衬底，其中所述覆盖层包围未反应的金属残留物；以及进行湿式清理操作，移除所述未反应的金属残留物。
附图说明
为协助读者达到最佳理解效果，建议在阅读本揭露时同时参考附件图标及其详细文字叙述说明。请注意为遵循业界标准作法，本专利说明书中的图式不一定按照正确的比例绘制。在某些图式中，尺寸可能刻意放大或缩小，以协助读者清楚了解其中的讨论内容。
图1是根据本揭露的各种方面说明制造半导体装置的方法的流程图。
图2A、2B、2C、2D、2E与2F是根据本揭露的一些实施例说明制造半导体装置的各种操作之一的剖面图。
图3是说明在不同条件下铂移除效果的实验结果图式。
图4A、4B、4C、4D、4E、4F、4G与4H是根据本揭露的一些实施例说明制造半导体装置的各种操作之一的剖面图。
图5A、5B、5C、5D、5E、5F与5G是根据本揭露的一些实施例说明制造半导体装置的各种操作之一的剖面图。
具体实施方式
本揭露提供了数个不同的实施方法或实施例，可用于实现本发明实施例的不同特征。为简化说明起见，本揭露也同时描述了特定零组件与布置的范例。请注意提供这些特定范例的目的仅在于示范，而非予以任何限制。举例来说，在以下说明第一特征如何在第二特征上或上方的叙述中，可能会包括某些实施例，其中第一特征与第二特征为直接接触，而叙述中也可能包括其它不同实施例，其中第一特征与第二特征中间另有其它特征，以致于第一特征与第二特征并不直接接触。此外，本揭露中的各种范例可能使用重复的参考数字和/或文字注记，以使文件更加简单化和明确，这些重复的参考数字与注记不代表不同的实施例与/或配置之间的关联性。
另外，本揭露在使用与空间相关的叙述词汇，如“在…之下”，“低”，“下”，“上方”，“之上”，“下”，“顶”，“底”和类似词汇时，为便于叙述，其用法均在于描述图标中一个组件或特征与另一个(或多个)组件或特征的相对关系。除了图标中所显示的角度方向外，这些空间相对词汇也用来描述所述装置在使用中以及操作时的可能角度和方向。所述装置的角度方向可能不同(旋转90度或其它方位)，而在本揭露所使用的这些空间相关叙述可以同样方式加以解释。
在本揭露中，例如“第一”、“第二”与“第三”的用语描述各种组件、组件、区域、层与/或区段，这些组件、组件、区域、层与/或区段不应受到这些用语限制。这些用语可仅用以区分一组件、组件、区域、层或区段与另一个相应的组件、组件、区域、层或区段。当“第一”、“第二”与“第三”的用语用于本揭露时，除非在内文中有清楚指出，否则并非意指序列或顺序。
如本揭露所述，“半导体结构”用语是指由半导体材料形成的结构。所述半导体材料可包括元素半导体，例如硅或锗；化合物半导体，例如硅锗、碳化硅、砷化镓、磷化镓、磷化铟或砷化铟；或其组合。半导体结构可包括栅极电极、源极区、漏极区、或半导体装置的任何其它节点或终端，所述半导体装置例如MOS装置、逻辑设备、存储器装置或是其它半导体装置。所述半导体材料可掺杂或未掺杂半导体材料。半导体可包括多晶半导体，例如多晶硅、无定形半导体，例如无定形硅、磊晶半导体，例如磊晶硅、或具有其它结晶态的其它半导体材料。
如本揭露所述，“金属-半导体化合物”用语是指由金属材料与半导体材料形成的化合物或合金。金属材料可包括过渡金属，例如镍、铂、钴、钨、其组合、或其它合适的金属。半导体材料可包括元素半导体，例如硅或锗；化合物半导体，例如硅锗、碳化硅、砷化镓、磷化镓、磷化铟、或砷化铟；或其组合。在一些实施例中，金属-半导体化合物包括金属硅化物，例如硅化镍、硅化铂、硅化镍铂、或其它合适的金属硅化物。在一些实施例中，金属-半导体化合物包括金属，包括金属锗。
在本揭露中，选择性形成覆盖层，以覆盖金属-半导体化合物薄膜。在形成金属-半导体化合物薄膜之后，所述覆盖层还包围未反应的金属残留物。相较于未受覆盖层包围的金属残留物，在湿式清理处理中，被覆盖层包围的金属残留物较易被移除。金属残留物的减少缓和各种电性问题，例如时间依赖性的介电崩溃(time-dependent dielectricbreakdown，TDDB)与崩溃电压(VBD)降低。
图1是根据本揭露的各种方面说明制造半导体装置的方法的流程图。方法100开始于操作110，接收具有半导体结构形成于其上的衬底。方法100继续操作120，在衬底与半导体结构上方，形成金属层，所述金属层包括第一金属与第二金属。方法100继续操作130，对于金属层进行热处理，使得金属层与半导体结构反应，形成金属-半导体化合物薄膜于半导体结构上。方法100继续操作135，进行第一湿式清理操作，以初步移除未反应的金属层。方法100继续操作140，形成覆盖层，覆盖金属-半导体薄膜并且暴露衬底，其中覆盖层包围未反应的金属残留物。方法100继续操作150，进行湿式清理操作，以移除未反应的金属残留物。
方法100仅为范例，并非用于限制本揭露，超越所述范围的部分明确记载于权利要求书中。在方法100之前、其间以及之后，可提供其它的操作，以及在所述方法的其它实施例中，可替换、排除或移动所述的一些操作。
图2A、2B、2C、2D、2E与2F是根据本揭露的一些实施例说明制造半导体装置的各种操作的一的剖面图。如图2A与图1的操作110所示，接收衬底10，所述衬底10具有半导体结构12形成于其上。在一些实施例中，衬底10为半导体衬底。半导体衬底12的材料可包括元素半导体体，例如硅或锗；化合物半导体，例如硅锗、碳化硅、砷化镓、磷化镓、磷化铟或砷化铟；或其组合。半导体结构10是由半导体材料形成。在一些实施例中，半导体结构12是由掺杂的半导体材料形成，例如掺杂的多晶硅。半导体结构12也可由其它掺杂的或未掺杂的半导体材料形成。例如，半导体结构12可包括元素半导体，例如硅或锗；化合物半导体，例如硅锗、碳化硅、砷化镓、磷化镓、磷化铟或砷化铟；或其组合。在一些实施例中，半导体结构12经配置为电极或是半导体装置的节点，例如栅极电极或源极/漏极区。
在一些实施例中，形成介电层14，至少部分包围半导体结构12的侧面。通过介电层14暴露半导体结构12的上表面。介电层14可由氧化物、氮化物、氮氧化物或任何其它合适的无机或有机材料形成。
如图2B与图1的操作120所示，于衬底10与半导体结构12上方，形成金属层16。在一些实施例中，金属层16形成于介电层14上方，并且接触半导体结构12的上表面。在一些实施例中，金属层16为多个金属材料形成的合金层。所述金属材料可包含二或多种过渡金属，例如镍(Ni)、铂(Pt)、钴(Co)、钨(W)、钛(Ti)、其组合、或其它合适的金属材料。在一些其它的实施例中，金属层16为单一金属材料的金属层。金属材料可包含过渡金属材料，例如镍(Ni)、铂(Pt)、钴(Co)、钨(W)、钛(Ti)、或其它合适的金属材料。
在一些示范实施例中，金属层16为镍-铂合金、或具有铂掺质的镍层，其中可依不同考虑而调整镍与铂的含量比。半导体结构12为多晶硅。在一些实施例中，通过物理气相沉积(physical vapor deposition，PVD)，例如溅镀，形成金属层16，但不以此为限。在本实施例中，镍经配置以形成镍半导体化合物，例如硅化镍。铂可经配置为硅化镍的稳定剂。在一些实施例中，通过物理气相沉积(PVD)，例如使用镍-铂目标的溅镀，形成具有铂掺质的镍层。在一些其它的实施例中，可通过其它合适的沉积操作，形成金属层16。
如图2C与图1的操作130所示，金属层16进行热处理，使得镍与半导体结构12反应，分别于所述半导体结构上，形成多个金属-半导体化合物薄膜(硅化镍)18。在热处理期间，接触半导体衬底12的金属层16中的部分镍元素反应，分别于所述半导体结构12的上表面上，选择性且局部形成硅化镍。在另一方面，未与半导体结构12接触的金属层16的其余部分并未反应。在一些实施例中，可进行快速热退火(rapid thermal annealing，RTA)，用以热处理金属层16。相较于半导体结构(多晶硅)12，金属-半导体化合物薄膜(硅化镍)18具有较低的阻抗，因而增进整体的电性特性。
如图2D与图1的操作135所示，而后自介电层14移除未反应的金属层16。介电层14暴露金属-半导体化合物薄膜18的表面的一部分，例如上部。在一些实施例中，通过清理溶液，例如硫酸-过氧化氢混合物(sulfuric acid-hydrogen peroxide mixture，SPM)溶液，剥除未反应的金属层16，但不以此为限。在一些实施例中，移除金属层16的未反应的部分为第一湿式清理操作。可理解在移除金属层16之后，介电层14上可存在未反应的金属残留物16P，未反应的金属残留物16P包含镍残留物与铂残留物，残留物会恶化电性特性并且造成装置崩解问题。例如，未反应的金属残留物16P，特别是铂残留物，可诱发更差的时间依赖性的介电崩溃(TDDB)并且降低崩溃电压(VBD)。
如图2E与图1的操作140所示，覆盖层20形成于金属-半导体化合物薄膜18上，并且包围由介电层14暴露的金属-半导体化合物薄膜18的所述部分。在一些实施例中，覆盖层20为绝缘体。覆盖层20也包围未反应的金属残留物16P。覆盖层20暴露除了金属-半导体化合物薄膜18之外的其余结构，例如介电层14。在一些实施例中，覆盖层20为选择性且局部形成于金属-半导体化合物薄膜18上，因而覆盖层20接触金属-半导体化合物薄膜18的表面的暴露部分并且包围未反应的金属残留物16P，但暴露介电层14。在一些实施例中，覆盖层20实质与金属-半导体化合物薄膜18的表面的暴露部分共形。可修饰覆盖层20的厚度，因而其可包围未反应的金属残留物16P。在一些实施例中，覆盖层20的厚度为2-30mm的范围内，但不以此为限。例如，覆盖层20的厚度为2-5mm的范围、6-10mm的范围、11-15mm的范围、16-20mm的范围或21-33mm的范围内。
在一些实施例中，通过气体处理，在金属-半导体化合物薄膜18上，选择性且局部形成覆盖层20。例如，气体流被导入反应腔室中，并且气体分子将与金属-半导体化合物薄膜18的金属元素与/或半导体元素以及未反应的金属残留物16P4反应，因而形成覆盖层20。在一些实施例中，气体处理的期间为30秒至60秒之间，但不以此为限。在一些实施例中，在低温与低功率之下，实施气体处理以缓和对于半导体装置的不利影响。例如，过程温度为100℃与1000℃之间，以及过程功率为20W与2000W之间，但不以此为限。
在本揭露中，导入含氧气体，氧气将与金属-半导体化合物薄膜18的镍与多晶硅反应，形成氧化物覆盖层。例如，氧化物覆盖层的组成可包含氧化硅与氧化镍。在本实施例中，含氧气体可包含氧气(O2)、臭氧(O3)、氧化氮(NOx)、其组合、或其它含氧气体。
在一些其它的范例实施例中，导入含氮气体，氮将与金属元素(例如镍、铂、或其它金属元素)及金属-半导体化合物薄膜18的半导体元素(例如硅)反应，以形成氮化物覆盖层。例如，氮化物覆盖层的组成可包含氮化硅、氮化镍、氮化铂或其它金属氮化物与半导体氮化物。在一些实施例中，含氮气体可包含氨(NH3)、氮气(N2)、氧化氮(NOx)、其组合、或其它含氮气体。
在一些其它的示范实施例中，导入含氧气体与含氮气体，氧及氮将与金属元素(例如镍、铂、或其它金属元素)及金属-半导体化合物薄膜18的半导体元素(例如硅)反应，以形成氮氧化物覆盖层。例如，氮氧化合物覆盖层的组成可包含氮氧化硅、氮氧化镍、氮氧化铂或其它金属氮氧化物与半导体氮氧化物。在一些实施例中，含氧气体可包含氧气(O2)、臭氧(O3)、氧化氮(NOx)、其组合、或其它含氧气体。在一些实施例中，含氮气体可包含氨(NH3)、氮气(N2)、氧化氮(NOx)、其组合、或其它含氮气体。
在一些其它的示范实施例中，导入含碳气体，碳将与金属元素(例如镍、铂、或其它金属元素)及金属-半导体化合物薄膜18的半导体元素(例如硅)反应，以形成碳化物覆盖层。例如，碳化物覆盖层的组成可包含碳化硅、碳化镍、碳化铂、或其它金属碳化物与半导体碳化物。在一些实施例中，含碳气体可包含氧化碳(COx)或其它含碳气体。
在一些实施例中，可导入含氧气体、含氮气体、或含碳气体至少其中之一，因而形成由氧化物化合物、氮化物化合物、氮氧化物化合物、碳化物化合物或其组合形成的覆盖层。
在一些实施例中，在操作140或后续操作中，半导体化合物薄膜18的金属原子可扩散至覆盖层20中，因而覆盖层20也可能包含Ni、Pt、Co、W、Ti或其它金属原子。
如图2F与图1的操作150所示，进行第二湿式清理操作，以移除未反应的金属残留物16P。在第二湿式清理操作中，自介电层14的上表面，剥除受到覆盖层20包围的未反应的金属残留物16P。相较于未受到覆盖层20覆盖的金属残留物16P，受到覆盖层20覆盖的金属残留物16P较易被移除。在一些实施例中，移除未反应的金属残留物16P为前述第一湿式清理操作之后的第二湿式清理操作。此外，覆盖金属-半导体化合物薄膜18的覆盖层20可阻挡金属原子离开金属-半导体化合物薄膜18。再者，相较于未受到绝缘覆盖层20覆盖的传导金属残留物16P，留在介电层14上受到绝缘覆盖层20覆盖的金属残留物16P对于电性特性较不重要。
在一些实施例中，在高温下，例如85℃与150℃之间，进行使用硫酸-过氧化氢混合物(SPM)溶液的第二湿式清理操作。在上述温度范围内，SPM溶液可有效移除金属残留物，特别是铂残留物。可修饰清理溶液的浓度。可基于待移除的金属残留物的形式，选择不同的清理溶液。
图3是说明在不同条件下的铂移除效果的实验结果图式。样品A说明当使用SPM溶液的湿式清理操作于80℃下进行时，铂与镍(Pt/Ni)比例约为5.8％。样品B说明当使用SPM溶液的湿式清理操作于90℃下进行时，Pt/Ni比例约为6％。样品C说明当N2O处理进行约30秒以形成包围Pt残留物的覆盖层而后进行使用SPM溶液的湿式清理操作时，Pt/Ni比例降低至约4％。样品D说明当N2O处理进行约60秒以形成包围Pt残留物的覆盖层而后进行使用SPM溶液的湿式清理操作时，Pt/Ni比例降低至约2％。如图3所示，当形成覆盖层包围金属残留物而后进行湿式清理操作时，金属残留物移除效果显著改善。
本揭露的半导体装置与制造方法不限于上述实施例，并且可具有其它不同的实施例。为了简化说明且便于比较本揭露的各个实施例，在以下各个实施例中，以相同的组件符号标示相同的组件。为了更容易比较实施例之间的差异，以下说明将详述不同实施例之间的差异，并且不再赘述相同的特征。
图4A、4B、4C、4D、4D、4F、4G与4H是根据本揭露的一些实施例说明制造半导体装置的各种操作其中的一的剖面图。如图4所示，提供衬底30，衬底30具有半导体结构形成于其上。于衬底30上方，形成MOS(金属氧化物半导体)装置。MOS装置包含栅极电极32、源极区34、漏极区36、栅极绝缘体38、栅极间隔物40以及隔离结构42。栅极电极32位于衬底30上方，并且栅极绝缘体38插入于衬底30与栅极电极32之间。栅极间隔物40形成于栅极电极32的侧面上。于栅极电极32的对立侧上，形成源极区34与漏极区36于衬底30中。于衬底30中，形成隔离结构42，例如浅沟渠隔离(shallow trench isolations，STI)或场氧化物(field oxide，FOX)。
在本揭露中，半导体结构可指栅极电极32、源极区34与/或漏极区36。在一些实施例中，栅极电极32的材料掺杂多晶硅，并且源极区34与漏极区36的材料掺杂硅，但不以此为限。
如图4B所示，金属层44形成于衬底30与半导体结构上方。具体来说，金属层44的一部分接触半导体结构，例如栅极电极32、源极区34与漏极区36。
在一些实施例中，金属层44为多个金属材料形成的合金层。所述金属材料可包含二或多种过渡金属材料，例如镍(Ni)、铂(Pt)、钴(Co)、钨(W)、钛(Ti)、其组合、或其它合适的金属材料。在一些其它的实施例中，金属层44为单一金属材料的金属层。金属材料可包含过渡金属材料，例如镍(Ni)、铂(Pt)、钴(Co)、钨(W)、钛(Ti)、或其它合适的金属材料。
在一些示范实施例中，金属层44为镍-铂合金、或具有铂掺质的镍层，其中可基于不同考虑而调整镍与铂的含量比例。栅极电极32、源极区34与漏极区36的材料掺杂硅。在本实施例中，镍经配置以形成镍半导体化合物，例如硅化镍。铂可经配置为硅化镍的稳定剂。在一些实施例中，通过物理气相沉积(PVD)，例如使用镍-铂目标的溅镀，形成具有铂掺质的镍层。在一些其它的实施例中，可通过其它合适的沉积操作，形成金属层44。
如图4C所示，金属层44进行热处理，使得镍与栅极电极32、源极区34及漏极区36反应，形成多个金属-半导体化合物薄膜(硅化镍)46。在热处理期间，接触栅极电极32、源极区34与漏极区36的金属层44中的一部分镍元素反应，因而分别于栅极电极32、源极区34与漏极区36的上表面上，选择性且局部形成硅化镍。在另一方面，未与栅极电极32、源极区34及漏极区36接触的金属层44的其余部分未反应。此外，一些铂元素未与硅反应，并且维持在金属-半导体化合物薄膜46中。
在一些实施例中，可进行快速热退火(RTA)，以热处理金属层44。相较于由硅形成的栅极电极32、源极区34与漏极区36，金属-半导体化合物薄膜(硅化镍)46具有较低阻抗，因而增进整体的电性特性。
如图4D所示，而后移除未反应的金属层44。在一些实施例中，通过清理溶液，例如硫酸-过氧化氢混合物(SPM)溶液，但不以此为限，剥除未反应的金属层44。可理解在移除金属层44之后，金属-半导体化合物薄膜46与衬底30上，可能存在未反应的金属残留物44P，包含镍残留物与铂残留物，残留物会恶化电性特性并且造成未预期的问题。例如，未反应的金属残留物44P，特别是铂残留物，可能诱发更差的时间依赖性的介电崩溃(TDDB)并且降低崩溃电压(VBD)。
如图4E所示，于金属-半导体化合物薄膜46，形成覆盖层48。在一些实施例中，覆盖层48包围金属-半导体化合物薄膜46上的未反应的金属残留物44P。覆盖层48暴露除了金属-半导体化合物薄膜46之外的其余结构，例如栅极间隔物40、隔离结构42与衬底30，以及位于其上的未反应的金属残留物44P。在一些实施例中，于金属-半导体化合物薄膜46上，选择性且局部形成覆盖层48，因而覆盖层48接触金属-半导体化合物薄膜46的暴露的上表面与侧面，并且包围未反应的金属残留物44P，但暴露其余结构。可修饰覆盖层48的厚度，以包围未反应的金属残留物44P。
在一些实施例中，通过气体处理，在金属-半导体化合物薄膜46上，选择性且局部形成覆盖层48，如上所述。
如图4F所示，进行湿式清理操作以移除未反应的金属残留物44P。在湿式清理操作中，自栅极间隔物40、隔离结构42与衬底30，剥除受到覆盖层48包围的未反应的金属残留物44P。相较于未受到覆盖层48覆盖的金属残留物44P，受到覆盖层48覆盖的金属残留物44P较容易被移除。此外，覆盖金属-半导体化合物薄膜46的覆盖层48可阻挡金属原子离开金属-半导体化合物薄膜46。再者，相较于未受到覆盖层48覆盖的传导金属残留物44P，受到绝缘的覆盖层48所覆盖的金属残留物44P对于前述的电性特性较不重要。
在一些实施例中，在高温下，例如85℃与150℃之间，进行使用硫酸-过氧化氢混合物(SPM)溶液的第二湿式清理操作。在上述温度范围内，SPM溶液可有效移除金属残留物，特别是铂残留物。可修饰清理溶液的浓度。可基于待移除的金属残留物的形式，选择不同的清理溶液。
在一些实施例中，于衬底30上方形成层间介电层(inter-layered dielectric，ILD)50，覆盖MOS装置，如图4G所示。可由氧化硅、氮化硅或任何其它合适的无机或有机介电材料形成ILD 50。例如，通过光微影与蚀刻，图案化ILD 50，以形成贯穿孔50H，部分暴露覆盖层48的上表面。也可经由贯穿孔50H，图案化覆盖层48，以形成开口48H。贯穿孔50H与连接至贯穿孔50H的开口48H局部暴露对应的金属-半导体化合物薄膜46。
如图4H所示，形成导电接点52，分别经由ILD 50的贯穿孔50H与覆盖层48的开口48H，以电连接至金属-半导体化合物薄膜46。导电接点52的材料可包含铜、铝、或任何其它合适的传导材料。
图5A、5B、5C、5D、5E、5F与5G是根据本揭露的一些实施例说明制造半导体装置的各种操作的一的剖面图。在本实施例中，选择具有一对嵌埋的快闪存储器及驱动电路的集成电路作为范例。可理解虽然这些剖面图仅绘示一对分裂栅极(split-gate)存储器单元，然而在一般的实施例中，集成电路将包含数千、数百万、数十亿个或甚至更多数目的这些分裂栅极存储器单元配置于存储器阵列中。最终的集成电路还包含周边电路，其可使用不同的处理层(例如HKMG与/或替换金属栅极技术)，例如用于CMOS过程中。
如图5A所示，提供衬底70。衬底70具有存储器区701与周边区702。一对相邻的快闪存储器单元72位于存储器区701上，以及驱动电路74位于周边区702上。在一些实施例中，快闪存储器单元72为MONOS(金属-氧化物-氮化物-氧化物-半导体)单元，以及驱动电路74为SRAM的核心电路。快闪存储器单元72位于基底介电层76上方。在一些实施例中，源极/漏极区(未绘示)位于衬底70内。各个存储器单元72包含选择栅极(select gate，SG)78、存储器栅极(memory gate，MG)80、以及延伸于MG 80下方的电荷捕捉层82。在一些实施例中，SG 78与MG 80的材料掺杂半导体，例如多晶硅。接点蚀刻停止层(contact etch-stop layer，CESL)84位于衬底70上方，以及位于SG 78的外侧壁上。介电层83位于衬底70上方。介电层83环绕SG 78与MG 80的侧面，并且暴露SG78与MG 80的上表面。在一些实施例中，介电层83由氧化硅、氮化硅或任何其它合适的无机或有机介电材料形成。接着，屏蔽层86形成于介电层83上方，并且图案化以暴露快闪存储器单元72。在一些实施例中，屏蔽层86包含氧化硅层，但不以此为限。
如图5B所示，金属层88形成于衬底70上方，覆盖且接触SG 78与MG 80。在一些实施例中，金属层88为多个金属材料形成的合金层。所述金属材料可包含二或多种过渡金属材料，例如镍(Ni)、铂(Pt)、钴(Co)、钨(W)、钛(Ti)、或其它合适的金属材料。在一些其它的实施例中，金属层88为单一金属材料的金属层。所述金属材料可包含过渡金属材料，例如镍(Ni)、铂(Pt)、钴(Co)、钨(W)、钛(Ti)、或其它合适的金属材料。
在一些示范实施例中，金属层88为镍-铂合金，或是具有铂掺质的镍层，其中可依不同考虑而调整镍与铂的含量比。在本实施例中，镍经配置以形成镍半导体化合物，例如硅化镍。铂可经配置为硅化镍的稳定剂。在一些实施例中，通过物理气相沉积(PVD)，例如使用镍-铂目标的溅镀，形成具有铂掺质的镍层。在一些其它的实施例中，可通过其它合适的沉积操作，形成金属层88。
如图5C所示，热处理金属层88，以使得镍与SG 78与MG 80反应以形成金属-半导体化合物薄膜(硅化镍)90。在热处理期间，接触SG 78与MG 80的金属层88中的一部分镍元素反应，因而分别于SG 78与MG 80的上表面上，选择性且局部形成硅化镍。在另一方面，未与SG 78与MG 80接触的金属层88的其余部分并未反应。在一些实施例中，可进行快速热退火(RTA)，以热处理金属层88。相较于由多晶硅形成的SG 78与MG 80，金属-半导体化合物薄膜(硅化镍)90通过对于后续形成的导电接点提供优选的低阻抗接触表面而降低高聚抗性(high poly resistance)，并且还防止接触蚀刻过程中造成的聚破坏(poly damage)。因此，金属-半导体化合物薄膜90的形成通过降低聚抗性(poly resistance)，而增加快闪存储器装置的编程/抹除速度。在操作期间，快闪存储器单元72可各自被想成两个串联的晶体管。在各个单元内，一晶体管为存储器栅极晶体管(例如对应于MG 80)，另一个为选择栅极晶体管(例如对应于SG 78)，其受控于字线。在一些实施例中，通过源极侧沟道热电子注入(source-side channel hot-electron injection)，进行编程(programming)。使用多对多福勒-诺德汉电子穿隧(Poly-to-poly Fowler-Nordheim electron tunneling)用于抹除。为了将单元值改变为“0”，施加负电位于MG与SG晶体管，因而储存于电荷捕捉层(例如82)中的电子被排至存储器单元的源极侧。通过施加强正电场，芯片的单元中的电子可被返回至正常“1”。即使当电力从芯片断开，电子仍倾向于留在电荷捕捉层中，因而快闪存储器单元被称为“非易失性(non-volatile)”。
而后，移除未反应的金属层88。在一些实施例中，通过清理溶液，例如硫酸-过氧化氢混合物(SPM)溶液，但不以此为限，剥除未反应的金属层88。可理解在移除金属层88之后，衬底70上可能存在未反应的金属残留物88P，包含镍残留物与铂残留物，残留物会恶化电性特性并且造成未预期的问题。例如，未反应的金属残留物88P，特别是铂残留物，可能诱发更差的时间依赖性的介电崩溃(TDDB)并且降低崩溃电压(VBD)。
如图5D所示，覆盖层92形成于金属-半导体化合物薄膜90上。在一些实施例中，覆盖层92包围金属-半导体化合物薄膜90与未反应的金属残留物88P。覆盖层92暴露除了金属-半导体化合物薄膜90与未反应的金属残留物88P之外的其余结构。于金属-半导体化合物薄膜90上，选择性且局部形成覆盖层92。具体来说，覆盖层92接触金属-半导体化合物薄膜90的暴露的上表面与侧面，并且包围未反应的金属残留物88P，但暴露其余结构。可修饰覆盖层92的厚度而足以包围未反应的金属残留物88P。
在一些实施例中，通过气体处理，于金属-半导体化合物薄膜90上，选择性且局部形成覆盖层92，如前所述。
如图5E所示，进行湿式清理操作，移除未反应的金属残留物88P。在湿式清理操作中，自介电层83的上表面，剥除受到覆盖层92包围的未反应的金属残留物88P。相较于未受到覆盖层92覆盖的金属残留物88P，受到覆盖层92覆盖的金属残留物88P较容易被移除。此外，相较于未受到覆盖层92覆盖的传导金属残留物88P，留在介电层83上受到绝缘覆盖层92覆盖的金属残留物88P对于上述电性特性较不重要。
在一些实施例中，在高温下，例如85℃与150℃之间，进行使用硫酸-过氧化氢混合物(SPM)溶液的湿式清理操作。在上述温度范围内，SPM溶液可有效移除受到覆盖层92包围的金属残留物88P，例如受到氧化物覆盖层包围的铂残留物。可修饰清理溶液的浓度。可基于待移除的金属残留物的形式，选择不同的清理溶液。
如图5F所示，层间介电层(ILD)94形成于衬底70上方，覆盖快闪存储器单元72与驱动电路74。可由氧化硅、氮化硅、或任何其它合适的无机或有机介电材料，形成ILD94。而后，例如通过微影与蚀刻，图案化ILD 94，形成贯穿孔94H，局部暴露覆盖层92的上表面。经由贯穿孔94H，还图案化覆盖层92，形成开口92H。贯穿孔94H与连接至贯穿孔94H的开口92H局部暴露对应的金属-半导体化合物薄膜90。
如图5G所示，分别经由ILD 94的贯穿孔94H与覆盖层92的开口92H，形成导电接点96，以电连接至金属-半导体化合物薄膜90。导电接点96的材料可包含铜、铝、或任何其它合适的传导材料。
在本揭露中，在半导体结构顶部的金属-半导体化合物薄膜局部受到覆盖层覆盖。覆盖层经配置以包围未反应的金属残留物，因而使其更容易以湿式清理处理移除金属残留物。据此，显著缓解各种电性问题，例如时间依赖性的介电崩溃(TDDB)与崩溃电压(VBD)降低。
在一示范方面中，提供一种半导体装置。所述半导体装置包括半导体结构、介电层、金属-半导体化合物薄膜、以及覆盖层。半导体结构具有上表面与侧面。介电层包围半导体结构的侧面，并且暴露半导体结构的上表面。金属-半导体化合物薄膜位于半导体结构上，其中介电层暴露金属-半导体化合物薄膜的表面的一部分。覆盖层包围由介电层暴露的金属-半导体化合物薄膜的表面的所述部分，并且暴露所述介电层。
在另一示范方面中，提供一种半导体装置。所述半导体装置包括半导体衬底、栅极电极、金属-半导体化合物薄膜、介电层、覆盖层、层间介电层(ILD)、以及导电接点。金属-半导体化合物薄膜位于所述栅极电极上。介电层包围栅极电极，并且暴露金属-半导体化合物薄膜的表面的一部分。覆盖层位于金属-半导体化合物薄膜的表面的所述部分上，并且暴露介电层的上表面。覆盖层具有开口，局部暴露金属-半导体化合物薄膜的表面的所述部分。ILD位于介电层上方，其中ILD具有贯穿孔，所述贯穿孔连接至覆盖层的开口。导电接点经由ILD的贯穿孔与覆盖层的开口而电连接至金属-半导体化合物薄膜。
在另一方面中，提供制造半导体装置的方法。所述方法包含以下操作。提供衬底，所述衬底具有半导体结构形成于其上。形成金属层于衬底与半导体结构上方。热处理金属层，使得金属层与半导体结构反应，形成金属-半导体化合物薄膜于半导体结构上。形成覆盖层，覆盖金属-半导体化合物薄膜且暴露衬底，其中覆盖层包围未反应的金属残留物。进行湿式清理操作，移除未反应的金属残留物。
前述内容概述一些实施方式的特征，因而所属领域的技术人员可更加理解本揭露的各方面。所属领域的技术人员应理解可轻易使用本揭露作为基础，用于设计或修饰其它过程与结构而实现与本申请案所述的实施例具有相同目的与/或达到相同优点。所属领域的技术人员也应理解此均等架构并不脱离本揭露揭示内容的精神与范围，并且所属领域的技术人员可进行各种变化、取代与替换，而不脱离本揭露的精神与范围。
符号说明
10 衬底
12 半导体结构
14 介电层
16 金属层
16P 金属残留物
18 金属-半导体化合物薄膜
20 覆盖层
30 衬底
32 栅极电极
34 源极区
36 漏极区
38 栅极绝缘体
40 栅极间隔物
42 隔离结构
44 金属层
44P 金属残留物
46 金属-半导体化合物薄膜
48 覆盖层
48H 开口
50 层间介电层
50H 贯穿孔
52 导电接点
70 衬底
72 快闪存储器单元
74 驱动电路
76 基底介电层
78 选择栅极
80 存储器栅极
82 电荷捕捉层
83 介电层
84 接点蚀刻停止层
86 屏蔽层
88 金属层
88P 金属残留物
90 金属-半导体化合物薄膜
92 覆盖层
92H 开口
94 层间介电层
94H 贯穿孔
96 导电接点
701 存储器区
702 周边区

Claims (10)

1.一种半导体装置，包括：
半导体结构，具有上表面与侧面；
介电层，包围所述半导体结构的所述侧面并且暴露所述半导体结构的所述上表面；
金属-半导体化合物薄膜，位于所述半导体结构上，其中所述介电层暴露所述金属-半导体化合物薄膜的表面的一部分；以及
覆盖层，包围由所述介电层暴露的所述金属-半导体化合物薄膜的所述表面的所述部分，并且暴露所述介电层。
2.根据权利要求1所述的半导体装置，其中所述覆盖层实质与所述金属-半导体化合物薄膜的所述表面的所述部分共形。
3.根据权利要求1所述的半导体装置，其中所述覆盖层具有开口，局部暴露所述金属-半导体化合物薄膜的所述表面的所述部分。
4.根据权利要求1所述的半导体装置，另包括：
层间介电层ILD(inter-layered dielectric)，位于所述介电层上方，其中所述ILD具有贯穿孔，所述贯穿孔连接所述覆盖层的所述开口；以及
导电接点，经由所述ILD的所述贯穿孔与所述覆盖层的所述开口而电连接至所述金属-半导体化合物薄膜。
5.一种半导体装置，包括：
半导体衬底；
栅极电极，位于所述半导体衬底上方；
金属-半导体化合物薄膜，位于所述栅极电极上；
介电层，包围所述栅极电极并且暴露所述金属-半导体化合物薄膜的表面的一部分；
覆盖层，位于所述栅极电极并且暴露所述金属-半导体化合物薄膜的所述表面的所述部分上，并且暴露所述介电层的上表面，其中所述覆盖层具有开口，局部暴露所述金属-半导体化合物薄膜的所述表面的所述部分；
层间介电层ILD，位于所述介电层上方，其中所述ILD具有贯穿孔，所述贯穿孔连接所述覆盖层的所述开口；以及
导电接点，经由所述ILD的所述贯穿孔与所述覆盖层的所述开口而电连接至所述金属-半导体化合物薄膜。
6.根据权利要求5所述的半导体装置，其中所述覆盖层实质与所述金属-半导体化合物薄膜的所述表面的所述部分共形。
7.一种制造半导体装置的方法，包括：
接收衬底，所述衬底具有半导体结构形成于其上；
形成金属层于所述衬底与所述半导体结构上方；
热处理所述金属层，使得所述金属层与所述半导体结构反应，以形成金属-半导体化合物薄膜于所述半导体结构；
形成覆盖层，覆盖所述金属-半导体化合物薄膜并且暴露所述衬底，其中所述覆盖层包围未反应的金属残留物；以及
进行湿式清理操作，移除所述未反应的金属残留物。
8.根据权利要求7所述的方法，其中所述金属层的材料包括镍、铂、或其组合，以及所述半导体的材料包括硅。
9.根据权利要求7所述的方法，其中形成所述覆盖层于所述金属-半导体化合物薄膜上包括导入含氧气体，以与所述金属-半导体化合物薄膜反应，形成氧化物覆盖层。
10.根据权利要求7所述的方法，其中形成所述覆盖层于所述金属-半导体化合物薄膜上包括不是导入含氮气体，以与所述金属-半导体化合物薄膜反应，形成氮化物覆盖层,就是导入含碳气体，以与所述金属-半导体化合物薄膜反应，形成碳化物覆盖层。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN111905808A (zh) * 2020-07-16 2020-11-10 兰东辉 一种基于石墨烯的复合材料及其制备方法

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9754827B1 (en) 2016-04-29 2017-09-05 Taiwan Semiconductor Manufacturing Company Ltd. Semiconductor device and fabrication method thereof
US11271096B2 (en) * 2020-04-01 2022-03-08 Taiwan Semiconductor Manufacturing Co., Ltd. Method for forming fin field effect transistor device structure

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6507123B1 (en) * 2000-10-05 2003-01-14 Advanced Micro Devices, Inc. Nickel silicide process using UDOX to prevent silicide shorting
US6699755B1 (en) * 2003-03-24 2004-03-02 Powerchip Semiconductor Corp. Method for producing a gate
US20050233514A1 (en) * 2004-04-19 2005-10-20 Haowen Bu PMD liner nitride films and fabrication methods for improved NMOS performance

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW439102B (en) * 1998-12-02 2001-06-07 Nippon Electric Co Field effect transistor and method of manufacturing the same
JP2003142579A (ja) * 2001-11-07 2003-05-16 Hitachi Ltd 半導体装置の製造方法および半導体装置
JP2005039216A (ja) * 2003-06-23 2005-02-10 Toshiba Corp 不揮発性半導体記憶装置
US9214396B1 (en) * 2014-06-03 2015-12-15 Globalfoundries Inc. Transistor with embedded stress-inducing layers
US9831123B2 (en) * 2016-04-05 2017-11-28 Globalfoundries Inc. Methods of forming MIS contact structures on transistor devices
US9754827B1 (en) * 2016-04-29 2017-09-05 Taiwan Semiconductor Manufacturing Company Ltd. Semiconductor device and fabrication method thereof

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6507123B1 (en) * 2000-10-05 2003-01-14 Advanced Micro Devices, Inc. Nickel silicide process using UDOX to prevent silicide shorting
US6699755B1 (en) * 2003-03-24 2004-03-02 Powerchip Semiconductor Corp. Method for producing a gate
US20050233514A1 (en) * 2004-04-19 2005-10-20 Haowen Bu PMD liner nitride films and fabrication methods for improved NMOS performance

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN111905808A (zh) * 2020-07-16 2020-11-10 兰东辉 一种基于石墨烯的复合材料及其制备方法

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