CN107393814B - 一种mos功率器件及其制备方法 - Google Patents

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Abstract

本发明提供一种MOS功率器件及其制备方法，方法包括：提供一第一掺杂类型重掺杂的衬底，并于第一表面上形成第一掺杂类型轻掺杂的外延层；于外延层内形成阱区；于阱区内形成环绕JFET区的源区，并于环绕源区的阱区内形成保护区；于定义的JFET区进行所述第一掺杂类型的掺杂，形成JFET掺杂区；于外延层表面形成栅结构，并于所述栅结构表面沉积表面钝化层；形成与栅结构电连接的栅金属电极，于源区表面形成源金属电极，于衬底的第二表面形成漏金属电极。通过上述方案，本发明在常规平面栅MOSFET功率器件的JFET区域进行n型离子注入后，可以显著降低JFET区电阻，进而降低器件导通电阻；采用光刻胶代替常规的二氧化硅作为注入掩膜，大大降低工艺成本以及缩减工艺流程。

Description

一种MOS功率器件及其制备方法
技术领域
本发明属于半导体器件结构及制备技术领域，特别是涉及一种MOS功率器件及其制备方法。
背景技术
据统计，60％至70％的电能是在低能耗系统中使用的，而其中绝大多数是消耗于电力变换和电力驱动。在提高电力利用效率中起关键作用的是功率器件，也称为电力电子器件。如何降低功率器件的能耗已成为全球性的重要课题，在这种情况，性能远优于普遍使用的Si器件的SiC器件受到人们青睐。SiC器件具有较高的击穿电压、高电流密度、高工作频率，并具有耐高温(工作温度和环境温度)和抗辐射的优势，适于在恶劣条件下工作，特别是与传统的Si器件相比，目前已实用的SiC器件可大大降低电力电子装置的功耗，由此减少设备的发热量，从而可大幅度降低电力变换和驱动装置的体积和重量。
世界各国纷纷大力投入SiC电力电子器件技术研究，并制定了一系列发展推进计划，意图在新一轮世界能源战略竞争中占据先机。随着SiC材料技术的不断突破，SiC功率器件发展迅速。从2001年最先投产SiC二极管的德国英飞凌开始，美国Cree与意法半导体，日本ROHM、三菱电机等海外厂商也相继投产。新一代SiC电力电子器件产业发展需求紧迫，将直接影响我国电力电子设备与系统产业的升级，迫切需要开展SiC电力电子器件产业的布局，以避免西方出现基于SiC电力电子器件的高性能大容量电力电子装备时，我国一时无法应对的尴尬局面。但是，我国核心的电力电子器件国产化较低，SiC电力电子器件尚处于原型研制、试制阶段，SiC MOSFET器件研究更是刚刚起步，严重制约了我国SiC电力电子器件产业化进程。
目前，国际上商业化的SiC功率器件主要是SBD二极管，JFET与MOSFET为代表的场效应晶体管，各种具备高阻断电压与高开关速度特性的平面栅SiC MOSFET功率器件被研发出来。然而，由于JFET区域电阻的存在，平面栅器件具有较大的导通电阻，使器件开关损耗增大。
因此，提供一种能够有效降低JFET区域电阻的SiC MOSFET功率器件及其制备方法实属必要。
发明内容
鉴于以上所述现有技术的缺点，本发明的目的在于提供一种MOS功率器件及其制备方法，用于解决现有技术由于JFET区域电阻的存在，导致器件导通电阻较大的问题。
为实现上述目的及其他相关目的，本发明提供一种MOS功率器件的制备方法，包括如下步骤：
1)提供一第一掺杂类型重掺杂的衬底，且所述衬底具有第一表面和第二表面，并于所述第一表面上形成第一掺杂类型轻掺杂的外延层；
2)于所述外延层内定义JFET区，并于环绕所述JFET区的外延层内进行第二掺杂类型的掺杂，以形成阱区；
3)于所述阱区内进行第一掺杂类型的重掺杂，以形成环绕所述JFET区的源区，并于环绕所述源区的阱区内进行第二掺杂类型的重掺杂，以形成保护区；
4)于定义的所述JFET区进行第一掺杂类型的掺杂，以形成JFET掺杂区；
5)于所述外延层表面形成栅结构，所述栅结构至少覆盖所述JFET掺杂区，并于所述栅结构表面沉积表面钝化层，所述表面钝化层内形成有与所述栅结构对应的第一窗口；
6)于所述第一窗口内形成与所述栅结构电连接的栅金属电极，于所述源区表面形成源金属电极，于所述衬底的第二表面形成漏金属电极。
作为本发明的一种优选方案，步骤1)中，先于所述衬底的第一表面形成缓冲层，然后于所述缓冲层上形成所述外延层。
作为本发明的一种优选方案，步骤3)中，所述保护区的深度大于所述源区的深度且小于所述阱区的深度；所述源区内侧壁与所述阱区内侧壁之间的距离为0.5～1μm。
作为本发明的一种优选方案，步骤4)中，形成所述JFET掺杂区的具体步骤包括：
4-1)于所述外延层表面沉积一层注入屏蔽层；
4-2)于所述注入屏蔽层表面形成注入掩膜层，通过光刻工艺刻蚀所述注入掩膜层以形成注入掩膜图形，且所述注入掩膜图形至少覆盖所述阱区；
4-3)以所述注入掩膜图形为注入掩膜，于定义的所述JFET区进行离子注入；
4-4)对注入的所述离子进行激活处理，以形成所述JFET掺杂区。
作为本发明的一种优选方案，步骤4-1)中，所述注入屏蔽层的厚度为30～50nm；步骤4-3)中，进行所述离子注入的次数为4～7次，且分次的注入能量为30～400keV，注入剂量为5e10～5e11cm-2；步骤4-4)中，所述激活处理的温度为1650～1750℃，所述激活处理的时间为20～40min。
作为本发明的一种优选方案，步骤5)中，形成所述栅结构以及所述表面钝化层的具体步骤包括：
5-1)采用干式热氧化技术于所述外延层表面形成栅介质材料层；
5-2)于所述栅介质材料层表面形成多晶硅层；
5-3)于所述多晶硅层以及裸露的所述栅介质材料层表面形成表面钝化材料层；
5-4)刻蚀所述表面钝化材料层以及所述栅介质材料层，暴露出至少与所述源区对应的第二窗口，并形成所述栅结构和所述表面钝化层。
作为本发明的一种优选方案，步骤5)与步骤6)之间，还包括于所述源区和所述保护区表面形成源区姆接触金属层，以及于所述衬底的第二表面形成漏区欧姆接触金属层的步骤。
作为本发明的一种优选方案，所述第一掺杂类型为N型掺杂，所述第二掺杂类型为P型掺杂。
本发明还提供一种MOS功率器件，其中，所述MOS功率器件为采用上述任意一种制备方法所制备的MOS功率器件结构，包括：
第一掺杂类型重掺杂的衬底，其具有第一表面和第二表面；
第一掺杂类型轻掺杂的外延层，位于所述衬底的第一表面上；
第一掺杂类型掺杂的JFET掺杂区，形成于所述外延层内；
第二掺杂类型掺杂的阱区，形成于所述外延层内，且环绕所述JFET掺杂区；
第一掺杂类型重掺杂的源区，位于所述阱区内，环绕所述JFET掺杂区；
第二掺杂类型重掺杂的保护区，位于所述阱区内，且环绕所述源区；
栅结构，位于所述JFET掺杂区表面；
栅极金属电极、源金属电极以及漏金属电极，所述栅极金属电极与所述栅结构电连接，所述源金属电极至少与所述源区电连接，所述漏金属电极与所述衬底的第二表面电连接。
作为本发明的一种优选方案，所述JFET掺杂区的深度为0.6～0.8μm，所述JFET掺杂区的离子掺杂浓度为1e16～5e16cm-3。
作为本发明的一种优选方案，还包括缓冲层，位于所述衬底与所述外延层之间；所述外延层的材料为4H-SiC，所述衬底的晶向偏离(11-20)方向(4±0.5)°倾角。
作为本发明的一种优选方案，所述栅结构表面还包括表面钝化层，所述表面钝化层厚度为0.8～1.5μm。
作为本发明的一种优选方案，还包括源区欧姆接触金属层以及漏区欧姆接触金属层，所述源区欧姆接触金属层位于所述源区和所述保护区的表面，且位于所述源金属电极下方；所述漏区欧姆接触金属层位于所述衬底的第二表面与所述漏金属电极之间。
作为本发明的一种优选方案，所述保护区的深度大于所述源区的深度且小于所述阱区的深度；所述源区内侧壁与所述阱区内侧壁之间的距离为0.5～1μm。
如上所述，本发明的MOS功率器件及其制备方法，具有以下有益效果：
1)本发明对器件结构进行了优化，特别是，在常规平面栅MOSFET功率器件的JFET区域进行n型离子注入后，由于此区域掺杂浓度的提高，可以显著降低JFET区电阻，进而降低器件导通电阻；
2)采用光刻胶代替常规的二氧化硅作为注入掩膜，大大降低工艺成本以及缩减工艺流程；
3)本发明器件结构和制备工艺简单，效果显著，在新型MOSFET功率器件结构及制备方法中具有广泛的应用前景。
附图说明
图1显示为本发明提供的MOS功率器件制备方法的流程图。
图2～图14显示为本发明的MOS功率器件制备中各步骤的结构示意图：
图2显示为本发明的MOS功率器件制备中提供衬底的结构示意图；
图3显示为本发明的MOS功率器件制备中形成外延层的结构示意图；
图4显示为本发明的MOS功率器件制备中形成缓冲层的结构示意图；
图5显示为本发明的MOS功率器件制备中形成阱区的结构示意图；
图6显示为本发明的MOS功率器件制备中形成源区和保护区的结构示意图；
图7显示为本发明的MOS功率器件制备中形成JFET掺杂区的结构示意图；
图8显示为本发明的MOS功率器件制备中形成栅介质材料层的结构示意图；
图9显示为本发明的MOS功率器件制备中形成多晶硅层的结构示意图；
图10显示为本发明的MOS功率器件制备中形成表面钝化材料层的结构示意图；
图11显示为本发明的MOS功率器件制备中形成栅结构及第二窗口的结构示意图；
图12显示为本发明的MOS功率器件制备中形成源、漏区欧姆接触金属层的结构示意图；
图13显示为本发明的MOS功率器件制备中形成第一窗口的结构示意图。
图14显示为本发明的MOS功率器件制备中形成电极的结构示意图。
元件标号说明
101 衬底
102 缓冲层
103 外延层
104 阱区
105 源区
106 保护区
107 JFET掺杂区
108 栅介质材料层
109 多晶硅层
110 表面钝化材料层
111 栅介质层
112 表面钝化层
113 第二窗口
114 源区欧姆接触金属层
115 漏区欧姆接触金属层
116 第一窗口
117 源金属电极
118 栅极金属电极
119 漏金属电极
120 栅结构
S1～S6 步骤
具体实施方式
以下通过特定的具体实例说明本发明的实施方式，本领域技术人员可由本说明书所揭露的内容轻易地了解本发明的其他优点与功效。本发明还可以通过另外不同的具体实施方式加以实施或应用，本说明书中的各项细节也可以基于不同观点与应用，在没有背离本发明的精神下进行各种修饰或改变。
请参阅图1至图14。需要说明的是，本实施例中所提供的图示仅以示意方式说明本发明的基本构想，虽图示中仅显示与本发明中有关的组件而非按照实际实施时的组件数目、形状及尺寸绘制，其实际实施时各组件的形态、数量及比例可为一种随意的改变，且其组件布局形态也可能更为复杂。
如图1至图14所示，本发明提供一种MOS功率器件的制备方法，包括如下步骤：
1)提供一第一掺杂类型重掺杂的衬底，且所述衬底具有第一表面和第二表面，并于所述第一表面上形成第一掺杂类型轻掺杂的外延层；
2)于所述外延层内定义JFET区，并于环绕所述JFET区的外延层内进行第二掺杂类型的掺杂，以形成阱区；
3)于所述阱区内进行第一掺杂类型的重掺杂，以形成环绕所述JFET区的源区，并于环绕所述源区的阱区内进行第二掺杂类型的重掺杂，以形成保护区；
4)于定义的所述JFET区进行第一掺杂类型的掺杂，以形成JFET掺杂区；
5)于所述外延层表面形成栅结构，所述栅结构至少覆盖所述JFET掺杂区，并于所述栅结构表面沉积表面钝化层，所述表面钝化层内形成有与所述栅结构对应的第一窗口；
6)于所述第一窗口内形成与所述栅结构电连接的栅金属电极，于所述源区表面形成源金属电极，于所述衬底的第二表面形成漏金属电极。
下面结合附图对本发明提供的MOS功率器件的制备方法详细说明。
如图1中的S1及图2～4所示，进行步骤1)，提供一第一掺杂类型重掺杂的衬底101，且所述衬底101具有第一表面1011和第二表面1012，并于所述第一表面1011上形成第一掺杂类型轻掺杂的外延层103；
作为示例，所述第一掺杂类型为N型掺杂，所述第二掺杂类型为P型掺杂。
具体的，首先提供一半导体衬底，并对其进行第一掺杂类型的离子掺杂，所述第一掺杂类型可以为N型或P型，在本实施例中选择为N型，且为重掺杂，即N+型半导体衬底，并定义其具有第一表面和第二表面，在本实施例中，将上表面定义为第一表面，衬底背面定义为第二表面。另外，所述衬底101的材料可以为含有碳化硅(SiC)材料的半导体衬底，在本实施例中选择二者均为为4H-SiC，进一步，所述衬底101晶向偏离(11-20)方向(4±0.5)°倾角。
作为示例，步骤1)中，先于所述衬底的第一表面形成缓冲层，然后于所述缓冲层上形成所述外延层。
另外，在所述衬底101的任意表面，如本实施例中的所述第一表面1011上形成一层所述外延层103，其中，所述外延层103的掺杂类型选择为与所述衬底101的掺杂类型相同，但所述外延层为轻掺杂材料层(即N-型外延层)，其材料为含有碳化硅(SiC)材料的半导体衬底，在本实施例中选择为4H-SiC。
进一步，优选地，在所述衬底101与所述外延层103之间形成一层缓冲层102，用于使衬底和外延层进行更好的匹配，所述缓冲层102的厚度为0.5～1μm，优选为0.6～0.8μm，本实施例中选择为0.7μm。
如图1中的S2及图5所示，进行步骤2)，于所述外延层103内定义JFET区，并于环绕所述JFET区的外延层103内进行第二掺杂类型的掺杂，以形成阱区104；
具体的，该步骤的目的是形成阱区104，其掺杂类型与所述外延层103的掺杂类型不同，在本实施例中，选择为形成P型阱区。另外，所述阱区104的内侧与所述JFET区优选为相接触，当然，在其他实施例中，二者之间也可以具有预设间距，所述阱区104的形状为环形，其可以为圆形环或者方形环。
如图1中的S3及图6所示，进行步骤3)，于所述阱区104内进行所述第一掺杂类型的重掺杂，以形成环绕所述JFET区的源区105，并于环绕所述源区105的阱区104内进行所述第二掺杂类型的重掺杂，以形成保护区106；
作为示例，所述保护区106的深度大于所述源区105的深度且小于所述阱区104的深度；所述源区105内侧壁与所述阱区104内侧壁之间的距离为0.5～1μm。
具体的，在该步骤中，用于在所述阱区104中形成源区及保护区，其中，所述源区105的掺杂类型与所述阱区104的掺杂类型相反，本实施例中选择为N型重掺杂，所述保护区106与所述阱区的掺杂类型相同，本实施例中选择为P型重掺杂，所述保护区106用于形成体二极管，释放器件中的反向电流，以及释放空穴，优选地，所述保护区106与所述源区105相接触，且所述保护区和所述源区的上表面均与所述外延层的上表面向平齐，另外，所述源区105的深度为0.2～0.5μm，优选为0.3～0.4μm，所述保护区106的深度为0.5～0.8μm，优选为0.6～0.7μm，所述保护区106的深度大于所述源区105的深度，从而可以增强器件的反向耐压能力，且在一定范围内随着所述保护区106的深度增大，器件耐压能力进一步提升。进一步，所述源区105与所述阱区104之间具有预设间距，作为器件的导电沟道，所述源区105内侧壁与所述阱区104内侧壁之间的距离为0.5～1μm，优选为0.6～0.8μm，本实施例中为0.7μm。
如图1中的S4及图7所示，进行步骤4)，于定义的所述JFET区107进行所述第一掺杂类型的掺杂，以形成JFET掺杂区107；
具体的，本申请中，在所述阱区104内的JFET区中进行与所述外延层相同掺杂类型的掺杂，本实施例中为N型离子注入，需要说明的是，本发明对器件结构进行了优化，特别是，在常规平面栅SiC MOSFET功率器件的JFET区域，进行离子注入(如N型离子注入)后，形成JFET掺杂区，由于此区域掺杂浓度的提高，可以显著降低JFET区电阻，进而降低器件导通电阻。
作为示例，步骤4)中，形成所述重掺杂的JFET区107的具体步骤包括：
4-1)于所述外延层103表面沉积一层注入屏蔽层；
4-2)于所述注入屏蔽层表面形成注入掩膜层，通过光刻工艺刻蚀所述注入掩膜层以形成注入掩膜图形，且所述注入掩膜图形至少覆盖所述阱区；
4-3)以所述注入掩膜图形为注入掩膜，于定义的所述JFET区进行离子注入；
4-4)对注入的所述离子进行激活处理，以形成所述JFET掺杂区107。
具体的，形成所述JFET掺杂区107的具体步骤中，通过化学气相沉积技术(如等离子体增强化学气相沉积PECVD，或低压化学气相沉积LPCVD)在所述外延层103表面沉积一层所述注入屏蔽层，其材料包括但不限于SiO2；其次，于所述注入屏蔽层表面形成注入掩膜层，在本实施例中，采用光刻胶作为所述注入掩膜层，即在所述注入屏蔽层表面涂覆光刻胶，然后对光刻胶进行曝光、显影及坚膜工艺后形成所述注入掩膜图形，所述注入掩膜图形覆盖所述阱区104的位置，或者延伸至所述阱区104的内侧；接着，以所述注入掩膜图形为注入掩膜进行离子注入，同时，所述注入屏蔽层在此作为离子注入的屏蔽层，所述注入屏蔽层的厚度为30～50nm，优选为36～39nm，本实施例中选择为38nm，用于降低MOSFET器件的离子沟道效应；接着，还包括在进行离子注入后，将光刻胶层以及所述注入屏蔽层去除的步骤；最后，对注入的离子进行高真空高温退火炉的激活处理，得到最终的与所述外延层掺杂类型相同的JFET掺杂区，另外，本发明采用光刻胶代替常规的二氧化硅作为注入掩膜，大大降低工艺成本以及缩减工艺流程。
作为示例，步骤4-1)中，所述注入屏蔽层的厚度为30～50nm；步骤4-3)中，进行所述离子注入的次数为4～7次，且分次的注入能量为30～400keV，注入剂量为5e10～5e11cm-2；步骤4-4)中，所述激活处理的温度为1650～1750℃，所述激活处理的时间为20～40min。
具体的，可以以多次离子注入的方式进行离子掺杂，注入次数依实际需求而定，其中，不同的注入次数中，每次注入能量选自30～400keV，每次注入剂量选自5e10～5e11cm-2，进一步，注入能量优选为55～80keV，或者100～200keV，注入剂量优选为6e10～4e11cm-2，或者注入剂量优选为为8e10～2e11cm-2，例如，注入次数为5次，就会采用第一次注入能量为380keV，注入剂量为4e11cm-2；依此，300keV，3e11cm-2；200keV，2e11cm-2；100keV，1e11cm-2；50keV，6e10cm-2的方式进行注入操作，所述激活处理采用高真空高温退火炉进行，处理温度优选为1690～1730℃，本实施例中选择为1700℃，处理时间优选为26～33min，本实施例中选择为30min。
进一步，所述JFET掺杂区107的深度为0.6～0.8μm，所述JFET掺杂区107的离子注入的浓度为1e16～5e16cm-3。具体的，所述JFET掺杂区的深度优选为0.65～0.75μm，本实施例中选择为0.7μm，所述JFET掺杂区的离子注入的浓度为1e16～5e16cm-3，优选为2e16～4e16cm-3，本实施例中选择为3e16cm-3。实际上，现有技术中大部分SiC MOSFET基本停留在常规的平面栅阶段，而本申请创造性的改进了现有的器件结构，并综合考虑了掺杂浓度、掺杂范围(横向和纵向)的影响，而这些都会引起不同的器件性能，甚至会降低器件的性能，现有技术中很难寻找到合适的降低电阻的结构。
如图1中的S5及图8～13所示，进行步骤5)，于所述外延层103表面形成栅结构120，所述栅结构120至少覆盖所述JFET掺杂区107，并于所述栅结构表面沉积表面钝化层112，所述表面钝化层112内形成有与所述栅结构120对应的第一窗口116；
作为示例，步骤5)中，形成所述栅结构120以及所述表面钝化层112的具体步骤包括：
5-1)采用干式热氧化技术于所述外延层表面形成栅介质材料层108；
5-2)于所述栅介质材料层表面形成多晶硅层109；
5-3)于所述多晶硅层109以及裸露的所述栅介质材料层表面形成表面钝化材料层110；
5-4)刻蚀所述表面钝化材料层110以及所述栅介质材料层108，暴露出至少与所述源区105对应的第二窗口113，并形成所述栅结构120和所述表面钝化层112。
具体的，本申请中，采用干式热氧化技术在所述外延层表面形成栅介质材料层108，所述栅介质材料层108的材料包括但不限于二氧化硅，其厚度为50～80nm，优选为60～70nm，在本实施例中，选择为65nm。另外，采用PECVD或LPCVD技术在器件表面沉积一层SiO2作为表面钝化层，所述SiO2的厚度为0.8～1.5μm，优选为1.0～1.2μm，本实施例中选择为1.1μm，当然，所述表面钝化材料层的材料也可以为本领域普通技术人员熟知的其他钝化材料。进一步，刻蚀所述表面钝化材料层110以及所述栅介质材料层108后，优选地，所述多晶硅层109的宽度小于所述栅介质层111的宽度，所述表面钝化层112的宽度等于所述栅介质层111的宽度，所述表面钝化层112以及所述栅介质层111将所述多晶硅层109包覆，并且，在本实施例中，所述栅介质层111完全覆盖所述JFET掺杂区并延伸至所述阱区，与所述源区105靠近所述阱区内侧的边缘相接触，另外，所述第二窗口113可以与所述源区105对应，优选地，所述第二窗口113与所述源区和所述保护区对应。
作为示例，步骤5)与步骤6)之间，还包括于所述源区105和所述保护区106表面形成源区姆接触金属层114，以及于所述衬底101的第二表面形成漏区欧姆接触金属层115的步骤。
具体的，还包括形成源区欧姆接触金属层、漏区欧姆接触金属层的步骤，进一步，所述源区欧姆接触金属层114以及所述漏区欧姆接触金属层115均包括自下而上依次叠置的Ti层、Ni层及Au层，从而可以减小接触电阻，并优化电极的电连接特性。优选地，在所述表面钝化层112中形成所述第一窗口116的步骤在形成所述源区欧姆接触金属层115之后，从而可以有效的保护器件结构，保证器件的稳定性。
如图1中的S6及图14所示，进行步骤6)，于所述第一窗口116内形成与所述栅结构120电连接的栅金属电极118，于所述源区105表面形成源金属电极117，于所述衬底101的第二表面形成漏金属电极119。
具体的，在所述栅结构116、所述源区105以及所述衬底101的所述第二表面1012形成接触电极，以完成整个器件的制备，其中，优选地，所述源区金属电极117形成所述源区105和所述保护区106的表面，另外，所述栅极金属电极118、所述源区金属电极117以及所述漏区金属电极119的材料为本领域普通技术人员熟知的任意材料，在此不做具体限定。
如图14所示，本发明还提供一种MOS功率器件，其中，所述MOS功率器件为采用上述任意一种制备方法制备的到的MOS功率器件，包括：
第一掺杂类型重掺杂的衬底101，其具有第一表面1011和第二表面1012；
第一掺杂类型轻掺杂的外延层103，位于所述衬底101的第一表面1011上；
第一掺杂类型掺杂的JFET掺杂区107，形成于所述外延层103内；
第二掺杂类型掺杂的阱区104，形成于所述外延层103内，且环绕所述JFET掺杂区107；
第一掺杂类型重掺杂的源区105，位于所述阱区104内，环绕所述JFET掺杂区107；
第二掺杂类型重掺杂的保护区106，位于所述阱区104内，且环绕所述源区105；
栅结构，位于所述JFET掺杂区107表面；
栅极金属电极118、源金属电极117以及漏金属电极119，所述栅极金属电极118与所述栅结构120电连接，所述源金属电极117至少与所述源区105电连接，所述漏金属电极119与所述衬底101的第二表面1012电连接。
作为示例，所述外延层103的材料为4H-SiC，所述衬底101的晶向偏离(11-20)方向(4±0.5)°倾角。
作为示例，还包括缓冲层102，位于所述衬底101与所述外延层103之间。
作为示例，所述第一掺杂类型为N型掺杂，所述第二掺杂类型为P型掺杂；所述保护区的深度大于所述源区的深度且小于所述阱区的深度。
具体的，首先提供一半导体衬底，并对其进行第一掺杂类型的离子掺杂，所述第一掺杂类型可以为N型或P型，在本实施例中选择为N型，且为重掺杂，即N+型半导体衬底，并定义其具有第一表面和第二表面，在本实施例中，将上表面定义为第一表面，衬底背面定义为第二表面。另外，所述衬底101的材料可以为含有碳化硅(SiC)材料的半导体衬底，在本实施例中选择二者均为为4H-SiC，进一步，所述衬底101晶向偏离(11-20)方向(4±0.5)o倾角。
另外，在所述衬底101的任意表面，如本实施例中的所述第一表面1011上形成一层所述外延层103，其中，所述外延层103的掺杂类型选择为与所述衬底101的掺杂类型相同，但所述外延层为轻掺杂材料层(即N-型外延层)，其材料为含有碳化硅(SiC)材料的半导体衬底，在本实施例中选择为4H-SiC。
进一步，优选地，在所述衬底101与所述外延层103之间形成一层缓冲层102，用于使衬底和外延层进行更好的匹配，所述缓冲层102的厚度为0.5～1μm，优选为0.6～0.8μm，本实施例中选择为0.7μm。
作为示例，所述栅结构120表面还包括表面钝化层112，所述表面钝化层112厚度为0.8～1.5μm。
具体的，所述表面钝化层112的材料包括但不限于SiO2，且所述SiO2的厚度为0.8～1.5μm，优选为1.0～1.2μm，另外，所述表面钝化层112上具有第一窗口116，所述栅极金属电极118经由所述第一窗口与所述栅结构120电连接。
作为示例，所述JFET掺杂区107的深度为0.6～0.8μm，所述JFET掺杂区107的离子注入的浓度为1e16～5e16cm-3。
具体的，所述JFET掺杂区的深度优选为0.65～0.75μm，本实施例中选择为0.7μm，所述JFET掺杂区的离子注入的浓度为1e16～5e16cm-3，优选为2e16～4e16cm-3，本实施例中选择为3e16cm-3。需要说明的是，本发明对器件结构进行了优化，特别是，在常规平面栅SiCMOSFET功率器件的JFET区域进行n型离子注入后，由于此区域掺杂浓度的提高，可以显著降低JFET区电阻，进而降低器件导通电阻。
作为示例，还包括源区欧姆接触金属层114以及漏区欧姆接触金属层115，所述源区欧姆接触金属层115位于所述源区105和所述保护区106的表面，且位于所述源金属电极117下方，所述漏区欧姆接触金属层115位于所述衬底101的第二表面1012与所述漏金属电极119之间。
具体的，所述源区欧姆接触金属层114以及所述漏区欧姆接触金属层115均包括自下而上依次叠置的Ti层、Ni层及Au层，从而可以减小接触电阻，并优化电极的电连接特性。
作为示例，所述保护区106的深度大于所述源区105的深度且小于所述阱区104的深度；所述源区105内侧壁与所述阱区104内侧壁之间的距离为0.5～1μm。
具体的，所述源区105的掺杂类型与所述阱区104的掺杂类型相反，本实施例中选择为N型重掺杂，所述保护区106与所述阱区的掺杂类型相同，本实施例中选择为P型重掺杂，所述保护区106用于形成体二极管，释放器件中的反向电流，以及释放空穴，优选地，所述保护区106与所述源区105相接触，且所述保护区和所述源区的上表面均与所述外延层的上表面向平齐，另外，所述源区105的深度为0.2～0.5μm，所述保护区106的深度为0.51～0.8μm，所述保护区106的深度大于所述源区105的深度，从而可以增强器件的反向耐压能力，且在一定范围内随着所述保护区106的深度增大，器件耐压能力进一步提升。进一步，所述源区105与所述阱区104之间具有预设间距，作为器件的导电沟道，所述源区105内侧壁与所述阱区104内侧壁之间的距离为0.5～1μm，优选为0.6～0.8μm，本实施例中为0.7μm。
综上所述，本发明提供一种MOS功率器件的制备方法，包括如下步骤：1)提供一第一掺杂类型重掺杂的衬底，且所述衬底具有第一表面和第二表面，并于所述第一表面上形成所述第一掺杂类型轻掺杂的外延层；2)于所述外延层内定义JFET区，并于环绕所述JFET区的外延层内进行第二掺杂类型的掺杂，以形成阱区；3)于所述阱区内进行所述第一掺杂类型的重掺杂，以形成环绕所述JFET区的源区，并于环绕所述源区的阱区内进行所述第二掺杂类型的重掺杂，以形成保护区；4)于定义的所述JFET区进行所述第一掺杂类型的掺杂，以形成JFET掺杂区；5)于所述外延层表面形成栅结构，所述栅结构至少覆盖所述JFET掺杂区，并于所述栅结构表面沉积表面钝化层，所述表面钝化层内形成有与所述栅结构对应的第一窗口；6)于所述第一窗口内形成与所述栅结构电连接的栅金属电极，于所述源区表面形成源金属电极，于所述衬底的第二表面形成漏金属电极。通过上述技术方案，本发明对器件结构进行了优化，特别是，在常规平面栅MOSFET功率器件的JFET区域进行n型离子注入后，由于此区域掺杂浓度的提高，可以显著降低JFET区电阻，进而降低器件导通电阻；采用光刻胶代替常规的二氧化硅作为注入掩膜，大大降低工艺成本以及缩减工艺流程；本发明器件结构和制备工艺简单，效果显著，在新型MOSFET功率器件结构及制备方法中具有广泛的应用前景。所以，本发明有效克服了现有技术中的种种缺点而具高度产业利用价值。
上述实施例仅例示性说明本发明的原理及其功效，而非用于限制本发明。任何熟悉此技术的人士皆可在不违背本发明的精神及范畴下，对上述实施例进行修饰或改变。因此，举凡所属技术领域中具有通常知识者在未脱离本发明所揭示的精神与技术思想下所完成的一切等效修饰或改变，仍应由本发明的权利要求所涵盖。

Claims (12)

1.一种MOS功率器件的制备方法，其特征在于，包括如下步骤：
1)提供一第一掺杂类型重掺杂的衬底，且所述衬底具有第一表面和第二表面，并于所述第一表面上形成第一掺杂类型轻掺杂的外延层；
2)于所述外延层内定义JFET区，并于环绕所述JFET区的外延层内进行第二掺杂类型的掺杂，以形成阱区；
3)于所述阱区内进行第一掺杂类型的重掺杂，以形成环绕所述JFET区的源区，并于环绕所述源区的阱区内进行第二掺杂类型的重掺杂，以形成保护区；
4)于定义的所述JFET区进行第一掺杂类型的掺杂，以形成JFET掺杂区；
5)于所述外延层表面形成栅结构，所述栅结构至少覆盖所述JFET掺杂区，并于所述栅结构表面沉积表面钝化层，所述表面钝化层内形成有与所述栅结构对应的第一窗口；
6)于所述第一窗口内形成与所述栅结构电连接的栅金属电极，于所述源区表面形成源金属电极，于所述衬底的第二表面形成漏金属电极；
步骤4)中，形成所述JFET掺杂区的具体步骤包括：
4-1)于所述外延层表面沉积一层注入屏蔽层；
4-2)于所述注入屏蔽层表面形成注入掩膜层，通过光刻工艺刻蚀所述注入掩膜层以形成注入掩膜图形，且所述注入掩膜图形至少覆盖所述阱区，采用光刻胶作为所述注入掩膜层；
4-3)以所述注入掩膜图形为注入掩膜，于定义的所述JFET区进行离子注入；
4-4)对注入的所述离子进行激活处理，以形成所述JFET掺杂区；
其中，步骤4-1)中，所述注入屏蔽层的厚度为30～50nm；步骤4-3)中，进行所述离子注入的次数为4～7次，且分次的注入能量为30～400keV，注入剂量为5e10～5e11cm-2；步骤4-4)中，所述激活处理的温度为1650～1750℃，所述激活处理的时间为20～40min。
2.根据权利要求1所述的MOS功率器件的制备方法，其特征在于，步骤1)中，先于所述衬底的第一表面形成缓冲层，然后于所述缓冲层上形成所述外延层。
3.根据权利要求1所述的MOS功率器件的制备方法，其特征在于，步骤3)中，所述保护区的深度大于所述源区的深度且小于所述阱区的深度；所述源区内侧壁与所述阱区内侧壁之间的距离为0.5～1μm。
4.根据权利要求1所述的MOS功率器件的制备方法，其特征在于，步骤5)中，形成所述栅结构以及所述表面钝化层的具体步骤包括：
5-1)采用干式热氧化技术于所述外延层表面形成栅介质材料层；
5-2)于所述栅介质材料层表面形成多晶硅层；
5-3)于所述多晶硅层以及裸露的所述栅介质材料层表面形成表面钝化材料层；
5-4)刻蚀所述表面钝化材料层以及所述栅介质材料层，暴露出至少与所述源区对应的第二窗口，并形成所述栅结构和所述表面钝化层。
5.根据权利要求1所述的MOS功率器件的制备方法，其特征在于，步骤5)与步骤6)之间，还包括于所述源区和所述保护区表面形成源区姆接触金属层，以及于所述衬底的第二表面形成漏区欧姆接触金属层的步骤。
6.根据权利要求1所述的MOS功率器件的制备方法，其特征在于，所述第一掺杂类型为N型掺杂，所述第二掺杂类型为P型掺杂。
7.一种采用如权利要求1所述的MOS功率器件的制备方法制备的MOS功率器件，其特征在于，包括：
第一掺杂类型重掺杂的衬底，其具有第一表面和第二表面；
第一掺杂类型轻掺杂的外延层，位于所述衬底的第一表面上；
第一掺杂类型掺杂的JFET掺杂区，形成于所述外延层内；
第二掺杂类型掺杂的阱区，形成于所述外延层内，且环绕所述JFET掺杂区；
第一掺杂类型重掺杂的源区，位于所述阱区内，环绕所述JFET掺杂区；
第二掺杂类型重掺杂的保护区，位于所述阱区内，且环绕所述源区；
栅结构，位于所述JFET掺杂区表面；
栅极金属电极、源金属电极以及漏金属电极，所述栅极金属电极与所述栅结构电连接，所述源金属电极至少与所述源区电连接，所述漏金属电极与所述衬底的第二表面电连接。
8.根据权利要求7所述的MOS功率器件，其特征在于，所述JFET掺杂区的深度为0.6～0.8μm，所述JFET掺杂区的离子掺杂浓度为1e16～5e16cm-3。
9.根据权利要求7所述的MOS功率器件，其特征在于，还包括缓冲层，位于所述衬底与所述外延层之间；所述外延层的材料为4H-SiC，所述衬底的晶向偏离(11-20)方向(4±0.5)°倾角。
10.根据权利要求7所述的MOS功率器件，其特征在于，所述栅结构表面还包括表面钝化层，所述表面钝化层厚度为0.8～1.5μm。
11.根据权利要求7所述的MOS功率器件，其特征在于，还包括源区欧姆接触金属层以及漏区欧姆接触金属层，所述源区欧姆接触金属层位于所述源区和所述保护区的表面，且位于所述源金属电极下方；所述漏区欧姆接触金属层位于所述衬底的第二表面与所述漏金属电极之间。
12.根据权利要求7～11中任一项所述的MOS功率器件，其特征在于，所述保护区的深度大于所述源区的深度且小于所述阱区的深度；所述源区内侧壁与所述阱区内侧壁之间的距离为0.5～1μm。
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