CN107256721A - 多次可擦写的单层多晶硅非挥发性存储器及其存储方法 - Google Patents

多次可擦写的单层多晶硅非挥发性存储器及其存储方法 Download PDF

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Abstract

本发明公开了多次可擦写的单层多晶硅非挥发性存储器及其存储方法，一种多次可擦写的单层多晶硅非挥发性存储器，包括存储晶体管，所述存储晶体管与阱耦合电容连接形成浮栅晶体管，阱耦合电容为P型阱区和多晶硅层形成的电容，并且阱耦合电容所形成的电容容值远大于存储晶体管的栅极电容，位线选择晶体管和位线选择晶体管为N型晶体管，具有选通功能；本发明能够在不增加制造工艺复杂度的条件下，实现非易失性存储功能；同时，双单元结构，相对于其他CMOS工艺的非易失性存储器，降低了存储器的占用面积，从而为业界提供了一种高性价比的存储器解决方案。

Description

多次可擦写的单层多晶硅非挥发性存储器及其存储方法
技术领域
本发明涉及集成电路领域，尤其涉及多次可擦写的单层多晶硅非挥发性存储器及其存储方法。
背景技术
在非挥发性存储器领域，有许多不同类型的工艺、电路以及结构，而大多数的非易失性存储器，包括传统的EEPROM和Flash技术在制造过程中需要在标准CMOS工艺的基础上增加许多掩膜层次，尤其需要增加一个多晶硅浮栅层，用于保存电荷来实现数据的储存，从而增加了存储器的复杂度和成本，在许多对成本敏感的应用领域无法大量推广。
发明内容
本发明的目的在于克服现有技术中存在的上述问题，提供多次可擦写的单层多晶硅非挥发性存储器及其存储方法，用标准CMOS工艺中唯一的多晶硅层作为浮栅层保存电荷，并且通过选择管复用的双单元结构减少单个存储器单元的器件开销，从而获得一种低成本的非易失性存储器解决方案。
为实现上述技术目的，达到上述技术效果，本发明是通过以下技术方案实现：
一种多次可擦写的单层多晶硅非挥发性存储器，包括存储晶体管，所述存储晶体管与阱耦合电容连接形成浮栅晶体管，阱耦合电容为P型阱区和多晶硅层形成的电容，并且阱耦合电容所形成的电容容值远大于存储晶体管的栅极电容，位线选择晶体管和位线选择晶体管为N型晶体管，具有选通功能；
浮栅晶体管的栅极连接负电压，基极连接正电压，位线选择栅接地，源极选择栅接地，源极线连接正电压，位线连接正电压，在浮栅晶体管的基极与栅极之间产生强电场，浮栅中的电子被移除，从而实现了擦除功能，同时降低了浮栅晶体管的阈值。
进一步地，具体包括第一字线、第二字线、第一位线、第二位线、位线选择线、源极选择线、第一阱耦合电容、第二阱耦合电容、第一选择管、第二选择管、第一存储晶体管、第二存储晶体管以及源极选择管，所述第一选择管的漏极、栅极以及源极分别与第一位线、位线选择线以及第一存储晶体管的漏极连接，所述第一存储器晶体管的栅极与第一阱耦合电容的多晶硅层相连后形成第一浮栅，所述第一阱耦合电容的阱区与第一字线连接，所述第一存储器晶体管源极与源极选择管的漏极相连；
所述第二选择管的漏极、栅极以及源极分别与第二位线、位线选择线以及第二存储晶体管的漏极相连，所述第二存储器晶体管的栅极与第二阱耦合电容的多晶硅层相连后形成第二浮栅，所述第二阱耦合电容的阱区与第二字线连接，所述第二存储器晶体管源极与源极选择管的漏极相连；所述源极选择管的栅极和源极分别连接源极选择线和源极线。
进一步地，所述第一选择管、第二选择管、第一存储晶体管、第二存储晶体管以及源极选择管的基极连接同一衬底。
一种多次可擦写存储方法，在进行擦除操作时，位线均置第一正电压，字线均置第一负电压，位线选择线以及源极选择线均置0，源极线和衬底均置第一正电压；
在进行写入操作时，同时只能选中一条字线，被选中的存储单元所连接的字线接第二正电压，非选中的存储单元所在的字线上施加第二负电压，在选中存储单元所在的位线上施加第二负电压或者置0V，未被选中的存储单元的位线设置为浮空，所有源极线设置为浮空，位线选择线和源极选择线上置0V。
进一步地，所述第一正电压为4V～10V，所述第一负电压为0V～-10V，所述第二正电压为4V~10V，所述第二负电压为0V~-10V。
本发明的收益效果是：
此发明通过电子隧穿效应实现了对存储器进行擦写，在需要擦除数据时，在N型浮栅晶体管的栅极施加负电压，基极施加正电压，从而形成强电场通过隧穿效应将浮栅中的电子移除；在需要写入数据时，在N型浮栅晶体管的栅极施加正电压，导通沟道施加负电压，从而形成强电场通过隧穿效应向浮栅中注入电子；本发明在不增加制造工艺复杂度的条件下，实现非易失性存储功能；同时，双单元结构，相对于其他CMOS工艺的非易失性存储器，降低了存储器的占用面积，从而为业界提供了一种高性价比的存储器解决方案。
附图说明
为了更清楚地说明本发明实施例的技术方案，下面将对实施例描述所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1为本发明所述双单元结构的存储器单元电路示意图；
图2为本发明所述双单元结构的存储器单元版图示意图；
图3为本发明的双单元结构的存储器单元工作电压示意图。
图中：
101、选择晶体管，102、第一浮栅晶体管 ，103、第二浮栅晶体管，104、第一位线选择晶体管，105、第二位线选择晶体管，106、第一存储晶体管，107、第一阱耦合电容，108、第二存储晶体管，109、第二阱耦合电容，202、第一控制栅CG1（PW1），203、第二控制栅CG2（PW2），204、P型阱区PW3，205、衬底，206、源极线，207、源极选择栅RSG，208、位线选择栅SG，209、第一浮栅FG1，210、第二浮栅FG2，213、第一位线BL1，214、第二位线BL2。
具体实施方式
下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其它实施例，都属于本发明保护的范围。
如图1-3所示，一种多次可擦写的单层多晶硅非挥发性存储器，包括存储晶体管，所述存储晶体管与阱耦合电容连接形成浮栅晶体管，阱耦合电容为P型阱区和多晶硅层形成的电容，并且阱耦合电容所形成的电容容值远大于存储晶体管的栅极电容，位线选择晶体管和位线选择晶体管为N型晶体管，具有选通功能；
浮栅晶体管的栅极连接负电压，基极连接正电压，位线选择栅接地，源极选择栅接地，源极线连接正电压，位线连接正电压，在浮栅晶体管的基极与栅极之间产生强电场，浮栅中的电子被移除，从而实现了擦除功能，同时降低了浮栅晶体管的阈值。
其中，具体包括第一字线、第二字线、第一位线、第二位线、位线选择线、源极选择线、第一阱耦合电容、第二阱耦合电容、第一选择管、第二选择管、第一存储晶体管、第二存储晶体管以及源极选择管，第一选择管的漏极、栅极以及源极分别与第一位线、位线选择线以及第一存储晶体管的漏极连接，第一存储器晶体管的栅极与第一阱耦合电容的多晶硅层相连后形成第一浮栅，第一阱耦合电容的阱区与第一字线连接，第一存储器晶体管源极与源极选择管的漏极相连；
第二选择管的漏极、栅极以及源极分别与第二位线、位线选择线以及第二存储晶体管的漏极相连，第二存储器晶体管的栅极与第二阱耦合电容的多晶硅层相连后形成第二浮栅，第二阱耦合电容的阱区与第二字线连接，第二存储器晶体管源极与源极选择管的漏极相连；源极选择管的栅极和源极分别连接源极选择线和源极线；
其中，第一选择管、第二选择管、第一存储晶体管、第二存储晶体管以及源极选择管的基极连接同一衬底。
一种多次可擦写存储方法，在进行擦除操作时，位线均置第一正电压，字线均置第一负电压，位线选择线以及源极选择线均置0，源极线和衬底均置第一正电压；
在进行写入操作时，同时只能选中一条字线，被选中的存储单元所连接的字线接第二正电压，非选中的存储单元所在的字线上施加第二负电压，在选中存储单元所在的位线上施加第二负电压或者置0V，未被选中的存储单元的位线设置为浮空，所有源极线设置为浮空，位线选择线和源极选择线上置0V。
其中，第一正电压为4V～10V，第一负电压为0V～-10V，第二正电压为4V~10V，第二负电压为0V~-10V。
本实施例的一个具体应用为：
本领域内技术人员使用N型晶体管作为选择晶体管101，在读操作时选通；第一浮栅晶体管102和第二浮栅晶体管103是以多晶硅层为浮栅层、P型阱区为控制栅极的N型浮栅晶体管，第一浮栅晶体管102由第一存储晶体管106和第一阱耦合电容107组成，第一存储晶体管106为普通的N型晶体管，第一阱耦合电容107为P型阱区和多晶硅层形成的电容，并且保证第一阱耦合电容107所形成的电容容值远大于第一存储晶体管106N型晶体管的栅极电容，第二浮栅晶体管103由第二存储晶体管108和第二阱耦合电容109组成，第二存储晶体管108为普通的N型晶体管，第二阱耦合电容109为P型阱区和多晶硅层形成的电容，并且保证第二阱耦合电容109所形成的电容容值远大于第二存储晶体管108N型晶体管的栅极电容；第一位线选择晶体管104和第二位线选择晶体管105为N型晶体管，具有选通功能；所有的晶体管的基极均连接到第一浮栅晶体管102的基极PW3上。
如图1的存储器单元电路图与图2 的对应版图所示，本非挥发性存储器单元由2只位线选择管104和105，2只存储晶体管106和108，2只阱耦合电容107和109，以及一只源极选择管101构成，包含浮栅（FG1）209和浮栅（FG2）210，位线选择栅（SG）208，控制栅（CG1（PW1））202和控制栅（CG2（PW2））203，源极线（SL）206，源极选择栅（RSG）207，位线（BL1）213和位线（BL2）214，以及P型阱区（PW3）204。
如图1所示，储存数据的浮栅晶体管102和103的源极相连，并且通过选择晶体管101连接到SL，浮栅晶体管102的漏极通过选择晶体管104连接到BL1，浮栅晶体管103通过选择晶体管105连接到BL2。
图3给出了本发明的双单元结构的存储器单元不同工作状态对应的各端电压设置。
擦除时：
浮栅晶体管102和103的栅极CG1(PW1)和CG2(PW2)连接负电压VNN，PW3连接正电压VPP，SG接地，RSG接地，SL连接正电压VPP，BL1和BL2连接正电压VPP，于是在102的基极PW3与栅极CG1（PW1）之间产生强电场，于是浮栅中的电子被移除，从而实现了擦除功能，同时降低了浮栅晶体管的阈值。
写入时：
由于浮栅晶体管102和103源极共享，所以两个晶体管不可同时写入数据，当对浮栅晶体管102进行写入操作时，CG1（PW1）连接正电压VPP，CG2（PW2）连接负电压VNN，若写入数据为0则BL1接负电压VNN，若写入数据为1则BL1接地 ，BL2为高阻态，SG接地，RSG接地，SL为高阻态。写入数据为0时，CG1（PW1）与102沟道间形成强电场使浮栅中被注入电子，从而实现数据0的写入。写入数据为1时，CG1（PW1）与102沟道间形成的电场强度不足以使浮栅中被注入电子，从而实现数据1的保持，而同时浮栅晶体管103无法得到足够高的电场强度而不会出现电子的注入或者移除，保证数据的保存。同理，当对浮栅晶体管103进行写入操作时，CG2（PW2）连接正电压VPP，CG1（PW1）连接负电压VNN，若写入数据为0则BL2接负电压VNN，若写入数据为1则BL2接地，BL1为高阻态，SG接地，RSG接地，SL为高阻态。写入数据为0时，CG2（PW2）与103沟道间形成强电场使浮栅中被注入电子，从而实现数据0的写入。写入数据为1时，CG1（PW1）与103沟道间形成的电场强度不足以使浮栅中被注入电子，从而实现数据1的保持，而同时浮栅晶体管102无法得到足够高的电场强度而不会出现电子的注入或者移除，保证数据的保存。
读出时：
双单元结构可以实现同时读出操作。选中字线的存储器单元的浮栅晶体管102和103的栅极CG1（PW1）与CG2（PW2）接VREAD，源极线SL接地，源极选择栅（RSG）与位线选择栅SG接VDD，P阱PW3接地，字线连接外部的读出放大器。根据导通电流的大小判断存储单元为“0”或者“1”。
在本说明书的描述中，参考术语“一个实施例”、“示例”、“具体示例”等的描述意指结合该实施例或示例描述的具体特征、结构、材料过着特点包含于本发明的至少一个实施例或示例中。在本说明书中，对上述术语的示意性表述不一定指的是相同的实施例或示例。而且，描述的具体特征、结构、材料或者特点可以在任何的一个或多个实施例或示例中以合适的方式结合。
以上公开的本发明优选实施例只是用于帮助阐述本发明。优选实施例并没有详尽叙述所有的细节，也不限制该发明仅为所述的具体实施方式。显然，根据本说明书的内容，可作很多的修改和变化。本说明书选取并具体描述这些实施例，是为了更好地解释本发明的原理和实际应用，从而使所属技术领域技术人员能很好地理解和利用本发明。本发明仅受权利要求书及其全部范围和等效物的限制。

Claims (5)

1.一种多次可擦写的单层多晶硅非挥发性存储器，其特征在于：包括存储晶体管，所述存储晶体管与阱耦合电容连接形成浮栅晶体管，阱耦合电容为P型阱区和多晶硅层形成的电容，并且阱耦合电容所形成的电容容值远大于存储晶体管的栅极电容，位线选择晶体管和位线选择晶体管为N型晶体管，具有选通功能；浮栅晶体管的栅极连接负电压，基极连接正电压，位线选择栅接地，源极选择栅接地，源极线连接正电压，位线连接正电压，在浮栅晶体管的基极与栅极之间产生强电场，浮栅中的电子被移除，从而实现了擦除功能，同时降低了浮栅晶体管的阈值。
2.如权利要求1所述的存储器，其特征在于：具体包括第一字线、第二字线、第一位线、第二位线、位线选择线、源极选择线、第一阱耦合电容、第二阱耦合电容、第一选择管、第二选择管、第一存储晶体管、第二存储晶体管以及源极选择管，所述第一选择管的漏极、栅极以及源极分别与第一位线、位线选择线以及第一存储晶体管的漏极连接，所述第一存储器晶体管的栅极与第一阱耦合电容的多晶硅层相连后形成第一浮栅，所述第一阱耦合电容的阱区与第一字线连接，所述第一存储器晶体管源极与源极选择管的漏极相连；所述第二选择管的漏极、栅极以及源极分别与第二位线、位线选择线以及第二存储晶体管的漏极相连，所述第二存储器晶体管的栅极与第二阱耦合电容的多晶硅层相连后形成第二浮栅，所述第二阱耦合电容的阱区与第二字线连接，所述第二存储器晶体管源极与源极选择管的漏极相连；所述源极选择管的栅极和源极分别连接源极选择线和源极线。
3.如权利要求2所述的存储器，其特征在于：所述第一选择管、第二选择管、第一存储晶体管、第二存储晶体管以及源极选择管的基极连接同一衬底。
4.一种多次可擦写存储方法，其特征在于：在进行擦除操作时，位线均置第一正电压，字线均置第一负电压，位线选择线以及源极选择线均置0，源极线和衬底均置第一正电压；
在进行写入操作时，同时只能选中一条字线，被选中的存储单元所连接的字线接第二正电压，非选中的存储单元所在的字线上施加第二负电压，在选中存储单元所在的位线上施加第二负电压或者置0V，未被选中的存储单元的位线设置为浮空，所有源极线设置为浮空，位线选择线和源极选择线上置0V。
5.如权利要求4所述的一种多次可擦写存储方法，其特征在于：所述第一正电压为4V～10V，所述第一负电压为0V～-10V，所述第二正电压为4V~10V，所述第二负电压为0V~-10V。
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