CN107256200B - 一种多种edid数据选择性输出的系统及方法 - Google Patents

Abstract

本发明涉及一种多种EDID数据选择性输出的系统及方法，包括显卡EDID接口、CPCI总线、电源芯片、FPGA配置芯片、时钟芯片、拨码开关和FPGA可编程逻辑器。由于FPGA的可编程特性，可以根据实际需要向FPGA配置芯片中烧录指定的配置文件以及多种EDID数据，然后通过拨码开关，进行选择输出，本发明可以有效避免由于EDID数据固化在EEPROM中，如视频采集卡需采集另一种显示分辨率，就需要重新烧写EDID数据到EEPROM，或者更换一个存储对应分辨率EDID的EEPROM器件，EDID数据更新不灵活，不便于适配需要采集多种显示分辨率的视频采集卡的问题。

Description

一种多种EDID数据选择性输出的系统及方法

技术领域

本发明涉及一种显示器信号处理技术领域，具体是指一种多种EDID数据选择性输出的系统及方法。

背景技术

外部显示设备标识数据(Extended DisplayIdentification Data，简称EDID)是由视频电子标准协会(Video Electronics StandardsAssociation，简称VESA)制定的规范，包含显示设备的基本参数，如制造商、产品名称、可支持的分辨率、RGB颜色值等。这些信息可存储在视频采集卡专用的EEPROM芯片中。视频输出端(如显卡)，通过显卡EDID接口读取视频采集卡上EEPROM中的EDID数据，判断当前视频采集卡的需要采集视频的分辨率，从而输出正确的颜色、行、场信息给视频采集卡。视频采集卡采用专用EEPROM芯片存储EDID数据会带来如下问题，由于EDID数据固化在EEPROM中，因此如视频采集卡需采集另一种显示分辨率，就需要重新烧写EDID数据到EEPROM，或者更换一个存储对应分辨率EDID的EEPROM器件，EDID数据更新不灵活，不便于适配需要采集多种显示分辨率的视频采集卡。

发明内容

本发明所要解决的技术问题是提供一种多种EDID数据选择性输出的系统及方法。

为解决上述技术问题，作为本发明的第一方面，提供一种多种EDID数据选择性输出的系统，包括显卡EDID接口、CPCI总线、电源芯片、FPGA配置芯片、时钟芯片、拨码开关和FPGA可编程逻辑器；

所述电源芯片输入端与CPCI总线电连接，电源芯片输出端分别与FPGA配置芯片、时钟芯片和FPGA可编程逻辑器电性连接，用于向FPGA配置芯片、时钟芯片和FPGA可编程逻辑器供电；

所述FPGA配置芯片与FPGA可编程逻辑器电连接，用于从上位机下载FPGA可编程逻辑器的配置文件以及多种扩展显示标识数据，并供FPGA可编程逻辑器读取；

所述时钟芯片的输出端与FPGA可编程逻辑器电连接，用于向FPGA可编程逻辑器输出基准时钟信号；

所述拨码开关的输出端与FPGA可编程逻辑器电连接，FPGA可编程逻辑器根据拨码开关的拨码值选择输出待传输的扩展显示标识数据；

所述FPGA可编程逻辑器与显卡EDID接口电连接。

采用上述技术方案的有益效果是：由于FPGA的可编程特性，可以根据实际需要向FPGA配置芯片中烧录指定的配置文件以及多种EDID数据，然后通过拨码开关，进行选择输出，采用本方法可以有效避免由于EDID数据固化在EEPROM中，如视频采集卡需采集另一种显示分辨率，就需要重新烧写EDID数据到EEPROM，或者更换一个存储对应分辨率EDID的EEPROM器件，EDID数据更新不灵活，不便于适配需要采集多种显示分辨率的视频采集卡的问题。

在上述技术方案的基础上，本发明还可以做如下改进

进一步，所述FPGA可编程逻辑器包括CPU模块、ROM模块、时钟管理模块、数据缓存模块和IIC模块；所述CPU模块分别与ROM模块、时钟管理模块、数据缓存模块和IIC模块电连接；

所述时钟管理模块还与与时钟芯片连接，用于对时钟芯片的输入信号锁相，根据基准时钟信号产生供CPU模块工作的时钟信号；

所述CPU模块还与拨码开关电连接，用于将时钟管理模块生成的时钟信号作为同步读写时钟信号输出给ROM模块、数据缓存模块和IIC模块，用于根据拨码开关产生的码值，进行译码，并根据译码结果选取ROM模块中待传输的扩展显示标识数据，并将其转存入数据缓存模块中，用于向IIC模块发送指示信号，控制IIC模块的读写操作；

所述ROM模块，按地址划分为多个存储区域，每个存储区域存储一个扩展显示标识数据；

所述数据缓存模块，用于存储CPU模块从ROM模块中读取的待传输的扩展显示标识数据，并根据IIC模块的读取请求，将所述待传输的扩展显示标识数据发送给IIC模块；

所述IIC模块，与显卡EDID接口连接，用于在接收到CPU模块发送的指示信号后，响应显卡的EDID接口的读请求信号，向数据缓存模块发送读取请求，获得所述待传输的扩展显示标识数据，完成字节到比特的“并-串”转换，并按照IIC通信协议将数据输出给显卡EDID接口。

采用上述进一步方案的有益效果是在系统工作时，CPU模块从ROM模块中读取待传输的扩展显示标识数据，写入数据缓存模块，供IIC模块读取，可以有效提高数据读取速度，而且IIC模块的设置，可以在不改变现有的数据传输物理结构的基础上，如显卡EDID接口、视频采集卡等，实现EDID数据的灵活更新。且由于FPGA为可编程逻辑器件，内部逻辑资源丰富，可以根据所述配置文件中EDID数据的多少调整ROM模块的容量大小，因此可以向FPGA可编程逻辑器中写入多种EDID数据。

进一步，所述CPU模块与ROM模块、数据缓存模块和IIC模块之间的连接采用Avalon总线结构。Avalon总线是一种协议较为简单的片内总线，不需要负责的握手/应答机制，简化了Avalon总线的时序行为，且地址、数据和控制信号使用分离的、专用的端口，方便了各个模块的设计。

进一步，所述数据缓存模块为双向RAM，即DPRAM，采用DPRAM，一个机器周期内可同时对其进行读和写操作，有效提高了EDID数据的读取效率。

作为本发明的第二方面，提供一种多种EDID数据选择性输出的方法，利用上述的多种EDID数据选择性输出的系统实现，所述方法包括：

FPGA配置芯片从上位机下载FPGA可编程逻辑器的配置文件以及多种扩展显示标识数据；

FPGA可编程逻辑器从FPGA配置芯片读取所述多种扩展显示标识数据并存储；

FPGA可编程逻辑器根据拨码开关的拨码值选择待传输的扩展显示标识数据输出至显卡EDID接口。

本发明方法的有益效果是：由于FPGA的可编程特性，可以根据实际需要向FPGA配置芯片中烧录指定的配置文件以及多种EDID数据，然后通过拨码开关，进行选择输出，采用本方法可以有效避免由于EDID数据固化在EEPROM中，如视频采集卡需采集另一种显示分辨率，就需要重新烧写EDID数据到EEPROM，或者更换一个存储对应分辨率EDID的EEPROM器件，EDID数据更新不灵活，不便于适配需要采集多种显示分辨率的视频采集卡的问题。

具体的，所述FPGA可编程逻辑器包括CPU模块、ROM模块、时钟管理模块、数据缓存模块和IIC模块；

所述FPGA可编程逻辑器根据拨码开关的拨码值选择待传输的扩展显示标识数据输出至显卡EDID接口包括：

CPU模块从拨码开关读取拨码值，进行译码，并根据译码结果读取ROM模块中待传输的扩展显示标识数据，并将其转存入数据缓存模块中，同时向IIC模块发送指示信号，控制IIC模块的读写操作；

IIC模块接收到CPU模块发送的指示信号后，响应显卡的EDID接口的读请求信号，向数据缓存模块发送读取请求，获得所述待传输的扩展显示标识数据，完成字节到比特的“并-串”转换，按照IIC通信协议将扩展显示标识数据输出给显卡EDID接口。

采用上述进一步方案的有益效果是在系统工作时，CPU模块从ROM模块中读取待传输的扩展显示标识数据，写入数据缓存模块，供IIC模块读取，可以有效提高数据读取速度，而且IIC模块的设置，可以在不改变现有的数据传输物理结构的基础上，如显卡EDID接口，视频采集卡等，实现EDID数据的灵活更新。且由于FPGA为可编程逻辑器件，内部逻辑资源丰富，可以根据所述配置文件中EDID数据的多少调整ROM模块的容量大小，因此可以向FPGA可编程逻辑器中写入多种EDID数据。

附图说明

图1为本发明实施例提供的一种多种EDID数据选择性输出的系统结构示意图；

图2为本发明实施例提供的一种多种EDID数据选择性输出的系统的FPGA可编程逻辑器结构示意图；

图3为本发明实施例提供的一种多种EDID数据选择性输出的方法流程图；

图4为本发明实施例提供的一种多种EDID数据选择性输出的方法的FPGA可编程逻辑器处理逻辑流程图。

附图中，各标号所代表的部件列表如下：

1、显卡EDID接口，2、CPCI总线，3、电源芯片，4、FPGA配置芯片，5、时钟芯片，6、拨码开关，7、FPGA可编程逻辑器，8、时钟管理模块，9、CPU模块，10、ROM模块，11、数据缓存模块，12、IIC模块，。

具体实施方式

以下结合实例对本发明的原理和特征进行描述，所举实例只用于解释本发明，并非用于限定本发明的范围。

如图1所示，一种多种EDID数据选择性输出的系统，包括显卡EDID接口1、CPCI总线2、电源芯片3、FPGA配置芯片4、时钟芯片5、拨码开关6和FPGA可编程逻辑器7；

所述电源芯片3的输入端与CPCI总线2电连接，电源芯片3的输出端分别与FPGA配置芯片4、时钟芯片5和FPGA可编程逻辑器7电性连接，用于向FPGA配置芯片4、时钟芯片5和FPGA可编程逻辑器7供电；

通过CPCI总线2给电源芯片3提供直流5V电源。电源芯片3将CPCI总线2的直流5V转换为直流3.3V电压、直流1.2V电压，其中直流3.3V电压输出给时钟芯片5，FPGA可编程逻辑器7，直流1.2V电压输出给FPGA可编程逻辑器7，作为FPGA可编程逻辑器7的内核电压。

所述FPGA配置芯片4与FPGA可编程逻辑器7电连接，用于从上位机下载FPGA可编程逻辑器7的配置文件以及多种EDID数据，并供FPGA可编程逻辑器7读取；

所述时钟芯片5的输出端与FPGA可编程逻辑器7电连接，用于向FPGA可编程逻辑器7输出基准时钟信号；

所述拨码开关6的输出端与FPGA可编程逻辑器7电连接，FPGA可编程逻辑器7根据拨码开关6的拨码值选择输出待传输的EDID数据；

所述FPGA可编程逻辑器7与显卡EDID接口1电连接。

由于FPGA的可编程特性，可以根据实际需要向FPGA配置芯片中烧录指定的配置文件以及多种EDID数据，然后通过拨码开关，进行选择输出，采用本方法可以有效避免由于EDID数据固化在EEPROM中，如视频采集卡需采集另一种显示分辨率，就需要重新烧写EDID数据到EEPROM，或者更换一个存储对应分辨率EDID的EEPROM器件，EDID数据更新不灵活，不便于适配需要采集多种显示分辨率的视频采集卡的问题。

图2为本发明实施例中FPGA可编程逻辑器结构示意图。所述FPGA可编程逻辑器7包括时钟管理模块8、CPU模块9、ROM模块10、数据缓存模块11和IIC模块12；所述CPU模块9分别与时钟管理模块8、ROM模块10、数据缓存模块11和IIC模块12采用Avalon总线连接；

所述时钟管理模块8还与时钟芯片5电连接，用于对时钟芯片5的输入信号锁相，根据基准时钟信号产生供CPU模块9工作的时钟信号；

时钟芯片5产生基准40MHz时钟信号，输出给FPGA可编程逻辑器7内部的时钟管理模块8；时钟管理模块8根据基准时钟信号在FPGA可编程逻辑器7内部产生供CPU模块9工作的100MHz时钟信号；

所述CPU模块9还与拨码开关6电连接，CPU模块9通过Avalon总线将100MHz时钟信号输出给ROM模块、数据缓存模块模块、IIC模块作为同步读写地址和数据的时钟信号，

CPU模块通过PIO接口(Parallel IO)从拨码开关读取拨码值，进行译码，确认从ROM模块读取数据的起始地址。CPU模块从起始地址开始，通过Avalon总线从ROM模块中连续读取128个字节的EDID数据；CPU模块通过Avalon总线将EDID数据输出给数据缓存模块模块；

CPU模块还用于控制IIC模块输入输出，当CPU模块通过Avalon总线将EDID数据输出给DPRAM模块时，CPU模块通过Avalon总线向IIC模块发出“数据准备好”的指示信号；IIC模块收到CPU模块的“数据准备好”信号，向数据缓存模块模块输出读请求信号；

所述ROM模块，按地址划分为多个存储区域，每个存储区域存储一个扩展显示标识数据；

当FPGA可编程逻辑器从FPGA配置芯片中读取配置文件和EDID数据时，ROM模块自动生成与EDID数据大小相同的存储区域，例如配置文件中包括最高分辨率为1280×1024@60Hz,1920×1080@60Hz，1680×1050@60Hz，1024×768@60Hz的四个EDID数据，则ROM模块大小为512个字节，其中第0-127个字节为1280×1024@60Hz的EDID数据，第128-255个字节为1920×1080@60Hz的EDID数据，第256-383个字节为1680×1050@60Hz的EDID数据，第384-511个字节为1024×768@60Hz的EDID数据。由于FPGA内部逻辑资源非常丰富，设计者可以按照应用需求编辑更大的ROM配置文件，从而制作如1K字节(可存储8种EDID数据)或更大容量的ROM模块。

所述数据缓存模块为双向RAM，即DPRAM，用于存储CPU模块从ROM模块中读取的待传输的EDID数据，并根据IIC模块的读取请求，将待传输的扩展显示标识数据发送给IIC模块；

所述IIC模块，与显卡EDID接口连接，用于对待传输的扩展显示标识数据进行处理，完成字节到比特的“并-串”转换，并按照IIC通信协议将数据输出给显卡EDID接口。

上述实施例中，在系统工作时，CPU模块从ROM模块中读取待传输的扩展显示标识数据，写入数据缓存模块，供IIC模块读取，可以有效提高数据读取速度，而且IIC模块的设置，可以在不改变现有的数据传输物理结构的基础上，如显卡EDID接口、视频采集卡等，实现EDID数据的灵活更新。且由于FPGA为可编程逻辑器件，内部逻辑资源丰富，可以根据所述配置文件中EDID数据的多少调整ROM模块的容量大小，因此可以向FPGA可编程逻辑器中写入多种EDID数据。

图3为本发明实施例提供的一种多种EDID数据选择性输出的方法流程图，

一种多种EDID数据选择性输出的方法，包括以下步骤：

S1，FPGA配置芯片从上位机下载FPGA可编程逻辑器的配置文件以及多种扩展显示标识数据；

S2，FPGA可编程逻辑器从FPGA配置芯片读取所述多种扩展显示标识数据并存储；

S3，FPGA可编程逻辑器根据拨码开关的拨码值选择待传输的扩展显示标识数据输出至显卡EDID接口。

具体的，步骤S2中所述的FPGA可编程逻辑器，包括CPU模块、ROM模块、时钟管理模块、数据缓存模块、IIC模块。

所述步骤S3包括以下步骤：

S31，CPU模块从拨码开关读取拨码值，进行译码，并根据译码结果读取ROM模块中待传输的扩展显示标识数据，并将其转存入数据缓存模块，同时向IIC模块发送“数据准备好”的指示信号；

S32，IIC模块接收到CPU模块发送的指示信号后，响应显卡的EDID接口的读请求信号，向数据缓存模块发送读取请求，获得所述待传输的扩展显示标识数据，并完成字节到比特的“并-串”转换，按照IIC通信协议将扩展显示标识数据输出给显卡EDID接口。

本发明实施例中，采用FPGA可编程逻辑器作为核心控制和数据处理器件，在FPGA可编程逻辑器实现可编程片上系统，包括CPU模块、ROM模块、数据缓存模块模块和IIC模块。利用FPGA的可编程、可定制的特性进行EDID存取系统的设计，设计者可以自行定制各种容量的ROM模块，分段存储多种分辨率类型的EDID数据。通过数据缓存模块模块实现数据的缓存，使用IIC模块完成EDID数据的“并-串”转换和IIC协议传输，完成和显卡EDID接口的通信。本发明将原本存储在EEPROM中的EDID数据动态存储在FPGA的ROM模块中，并使用CPU模块按照外部拨码开关对应的编码进行译码，读取对应的EDID数据，输出给数据缓存模块模块，通过IIC模块和显卡的EDID接口通信。本发明不需要外挂一个或者多个EEPOM存储器，可显著提高板卡集成度，EDID数据在FPGA内部的存取灵活便捷，便于视频采集卡采集不同分辨率的显卡图像。

以上所述仅为本发明的较佳实施例，并不用以限制本发明，凡在本发明的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。

Claims (6)

1.一种多种EDID数据选择性输出的系统，包括显卡EDID接口，其特征在于：还包括：CPCI总线、电源芯片、FPGA配置芯片、时钟芯片、拨码开关和FPGA可编程逻辑器；

所述电源芯片输入端与CPCI总线电连接，电源芯片输出端分别与FPGA配置芯片、时钟芯片和FPGA可编程逻辑器电性连接，用于向FPGA配置芯片、时钟芯片和FPGA可编程逻辑器供电；

所述FPGA配置芯片与FPGA可编程逻辑器电连接，用于从上位机下载FPGA可编程逻辑器的配置文件以及多种扩展显示标识数据，并供FPGA可编程逻辑器读取；

所述时钟芯片的输出端与FPGA可编程逻辑器电连接，用于向FPGA可编程逻辑器输出基准时钟信号；

所述拨码开关的输出端与FPGA可编程逻辑器电连接，FPGA可编程逻辑器根据拨码开关的拨码值选择待传输的扩展显示标识数据输出至显卡EDID接口；

所述FPGA可编程逻辑器与显卡EDID接口电连接；

所述FPGA可编程逻辑器包括CPU模块、ROM模块、时钟管理模块、数据缓存模块和IIC模块；所述CPU模块分别与ROM模块、时钟管理模块、数据缓存模块和IIC模块电连接；

所述时钟管理模块还与时钟芯片连接，用于对时钟芯片的输入信号锁相，根据基准时钟信号产生供CPU模块工作的时钟信号；

所述CPU模块还与拨码开关电连接，用于将时钟管理模块生成的时钟信号作为同步读写时钟信号输出给ROM模块、数据缓存模块和IIC模块，用于根据拨码开关产生的拨码值，进行译码，并根据译码结果选取ROM模块中待传输的扩展显示标识数据，并将其转存入数据缓存模块中，用于向IIC模块发送指示信号，控制IIC模块的读写操作；

所述ROM模块，按地址划分为多个存储区域，每个存储区域存储一个扩展显示标识数据；

所述数据缓存模块，用于存储CPU模块从ROM模块中读取的待传输的扩展显示标识数据，并根据IIC模块的读取请求，将所述待传输的扩展显示标识数据发送给IIC模块；

所述IIC模块，与显卡EDID接口连接，用于在接收到CPU模块发送的指示信号后，响应显卡的EDID接口的读请求信号，向数据缓存模块发送读取请求，获得所述待传输的扩展显示标识数据，完成字节到比特的“并-串”转换，并按照IIC通信协议将数据输出给显卡EDID接口。

2.根据权利要求1所述一种多种EDID数据选择性输出的系统，其特征在于：所述CPU模块与ROM模块、数据缓存模块和IIC模块之间的连接采用Avalon总线结构。

3.根据权利要求1或2所述一种多种EDID数据选择性输出的系统，其特征在于：所述数据缓存模块为双向RAM。

4.一种多种EDID数据选择性输出的方法，其特征在于：利用权利要求1-3任一项所述的多种EDID数据选择性输出的系统实现，所述方法包括：

FPGA配置芯片从上位机下载FPGA可编程逻辑器的配置文件以及多种扩展显示标识数据；

FPGA可编程逻辑器从FPGA配置芯片读取所述多种扩展显示标识数据并存储；

FPGA可编程逻辑器根据拨码开关的拨码值选择待传输的扩展显示标识数据输出至显卡EDID接口；

所述FPGA可编程逻辑器包括CPU模块、ROM模块、时钟管理模块、数据缓存模块和IIC模块；

所述FPGA可编程逻辑器根据拨码开关的拨码值选择待传输的扩展显示标识数据输出至显卡EDID接口包括：

CPU模块从拨码开关读取拨码值，进行译码，并根据译码结果读取ROM模块中待传输的扩展显示标识数据，并将其转存入数据缓存模块中，同时向IIC模块发送指示信号，控制IIC模块的读写操作；

IIC模块接收到CPU模块发送的指示信号后，响应显卡的EDID接口的读请求信号，向数据缓存模块发送读取请求，获得所述待传输的扩展显示标识数据，完成字节到比特的“并-串”转换，按照IIC通信协议将扩展显示标识数据输出给显卡EDID接口。

5.根据权利要求4所述一种多种EDID数据选择性输出的方法，其特征在于：所述CPU模块与ROM模块、数据缓存模块和IIC模块之间的连接采用Avalon总线结构。

6.根据权利要求4或5所述一种多种EDID数据选择性输出的方法，其特征在于：所述数据缓存模块为双向RAM。