CN107220445A - 一种自动检查超长net的方法 - Google Patents

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张得文
刘金凤
李晓
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Abstract

本发明公开了一种自动检查超长NET的方法，所述方法在PCB设计中，通过定义检查对象的基准线，将检查对象跟基准线进行比对，查看NET是否超长。本发明主要应用于PCB板中对NET长度的检查，对超长的信号进行优化缩短保证信号质量，对PCB信号优化有很大的作用。

Description

一种自动检查超长NET的方法
技术领域
本发明涉及EDA设计技术领域，具体涉及一种自动检查超长NET的方法。
背景技术
随着电子信息技术的不断发展，电子产品的集成度也越来越高，PCB作为电子产品各个功能的载体，它设计质量的好坏直接影响到电子产品的各个性能。如何对其能够高速度高质量的设计也成为Layout工程师越来越关心的问题。
英语：Electronic design automation，缩写：EDA，在20世纪60年代中期从计算机辅助设计（CAD）、计算机辅助制造（CAM）、计算机辅助测试（CAT）和计算机辅助工程（CAE）的概念发展而来的。
利用EDA工具，电子设计师可以从概念、算法、协议等开始设计电子系统，大量工作可以通过计算机完成，并可以将电子产品从电路设计、性能分析到设计出IC版图或PCB版图的整个过程的计算机上自动处理完成
目前EDA技术广泛运用在机械、电子、通信、航空航天、化工、矿产、生物、医学、军事等领域。
发明内容
本发明要解决的技术问题是：本发明针对以上问题，提供一种自动检查超长NET的方法。该方法能够对设计的PCB信号线进行检查，对不符合的信号线工程师进行修改和优化，对后期PCB信号检查及优化有重要意义。
本发明所采用的技术方案为：
一种自动检查超长NET的方法，所述方法在PCB设计中，通过定义检查对象的基准线，将检查对象跟基准线进行比对，查看NET是否超长。
所述检查对象为整个PCB板的NET。
所述方法的操作流程为：
a)打开检查命令，定义检查对象的基准线；
b)选择检查对象为整个PCB板的NET；
c)运行检查命令，通过跟基准线进行对比，查看NET是否超长；
d）检查完成，对各个NET的总长度生产成文档并对超长的NET进行高亮。
所述检查对象为PCB板中部分NET。
所述方法的操作流程为：
a)打开检查命令，定义检查对象的基准线；
b)选择检查对象为PCB板中部分NET；
c)运行检查命令，通过跟基准线进行对比，查看NET是否超长；
d）检查完成，对各个NET的总长度生产成文档并对超长的NET进行高亮。
本发明的有益效果为：
本发明主要应用于PCB板中对NET长度的检查，对超长的信号进行优化缩短保证信号质量，对PCB信号优化有很大的作用。
附图说明
图1为本发明方法流程图。
具体实施方式
下面根据说明书附图，结合具体实施方式对本发明进一步说明：
实施例1：
一种自动检查超长NET的方法，所述方法在PCB设计中，通过定义检查对象的基准线，将检查对象跟基准线进行比对，查看NET是否超长。
实施例2
在实施例1的基础上，本实施例所述检查对象为整个PCB板的NET。
实施例3
如图1所示，在实施例2的基础上，本实施例所述方法的操作流程为：
a)打开检查命令，定义检查对象的基准线；（比如要求NET不可超过10000mil，设定基准线为10000mil）
b)选择检查对象为整个PCB板的NET；
c)运行检查命令，通过跟基准线进行对比，查看NET是否超长；
d）检查完成，对各个NET的总长度生产成文档并对超长的NET进行高亮。
实施例4
在实施例1的基础上，本实施例所述检查对象为PCB板中部分NET。
实施例5
在实施例4的基础上，本实施例所述方法的操作流程为：
a)打开检查命令，定义检查对象的基准线；（比如要求NET不可超过10000mil，设定基准线为10000mil）
b)选择检查对象为PCB板中部分NET；（比如高速信号线：USB线、SATA线、LAN线等。）
c)运行检查命令，通过跟基准线进行对比，查看NET是否超长；
d）检查完成，对各个NET的总长度生产成文档并对超长的NET进行高亮。
实施方式仅用于说明本发明，而并非对本发明的限制，有关技术领域的普通技术人员，在不脱离本发明的精神和范围的情况下，还可以做出各种变化和变型，因此所有等同的技术方案也属于本发明的范畴，本发明的专利保护范围应由权利要求限定。

Claims (5)

1.一种自动检查超长NET的方法，其特征在于，所述方法在PCB设计中，通过定义检查对象的基准线，将检查对象跟基准线进行比对，查看NET是否超长。
2.根据权利要求1所述的一种自动检查超长NET的方法，其特征在于，所述检查对象为整个PCB板的NET。
3.根据权利要求2所述的一种自动检查超长NET的方法，其特征在于，所述方法的操作流程为：
a)打开检查命令，定义检查对象的基准线；
b)选择检查对象为整个PCB板的NET；
c)运行检查命令，通过跟基准线进行对比，查看NET是否超长；
d）检查完成，对各个NET的总长度生产成文档并对超长的NET进行高亮。
4.根据权利要求1所述的一种自动检查超长NET的方法，其特征在于，所述检查对象为PCB板中部分NET。
5.根据权利要求4所述的一种自动检查超长NET的方法，其特征在于，所述方法的操作流程为：
a)打开检查命令，定义检查对象的基准线；
b)选择检查对象为PCB板中部分NET；
c)运行检查命令，通过跟基准线进行对比，查看NET是否超长；
d）检查完成，对各个NET的总长度生产成文档并对超长的NET进行高亮。
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Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH05298394A (ja) * 1992-04-23 1993-11-12 Hitachi Ltd 自動配置方法
CN101203092A (zh) * 2006-12-15 2008-06-18 英业达股份有限公司 差分对识别方法
CN106507583A (zh) * 2016-10-25 2017-03-15 郑州云海信息技术有限公司 一种信号传输线路、方法及系统
CN106529009A (zh) * 2016-10-31 2017-03-22 济南浪潮高新科技投资发展有限公司 一种Allegro软件中自动测量元器件尺寸的方法

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH05298394A (ja) * 1992-04-23 1993-11-12 Hitachi Ltd 自動配置方法
CN101203092A (zh) * 2006-12-15 2008-06-18 英业达股份有限公司 差分对识别方法
CN106507583A (zh) * 2016-10-25 2017-03-15 郑州云海信息技术有限公司 一种信号传输线路、方法及系统
CN106529009A (zh) * 2016-10-31 2017-03-22 济南浪潮高新科技投资发展有限公司 一种Allegro软件中自动测量元器件尺寸的方法

Non-Patent Citations (2)

* Cited by examiner, † Cited by third party
Title
LFE-电子工程实验室: "Allegro中走线长度的设置", 《HTTPS://DANDY15.WORDPRESS.COM/2009/08/25/ALLEGRO中走线长度的设置/》 *
张艺凡 等: "利用 Allegro 实现嵌入式系统高速电路设计", 《微计算机信息》 *

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