CN107195563A - 寄生rc网络的提取方法 - Google Patents
寄生rc网络的提取方法 Download PDFInfo
- Publication number
- CN107195563A CN107195563A CN201710370130.8A CN201710370130A CN107195563A CN 107195563 A CN107195563 A CN 107195563A CN 201710370130 A CN201710370130 A CN 201710370130A CN 107195563 A CN107195563 A CN 107195563A
- Authority
- CN
- China
- Prior art keywords
- network
- parasitic
- parasitism
- extracting method
- parasitic capacitance
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 230000003071 parasitic effect Effects 0.000 title claims abstract description 85
- 238000000034 method Methods 0.000 title claims abstract description 27
- 239000000758 substrate Substances 0.000 claims abstract description 28
- 230000024241 parasitism Effects 0.000 claims abstract description 22
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims description 11
- 229910052710 silicon Inorganic materials 0.000 claims description 11
- 239000010703 silicon Substances 0.000 claims description 11
- 238000002955 isolation Methods 0.000 claims description 6
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 claims description 5
- 229910052760 oxygen Inorganic materials 0.000 claims description 5
- 239000001301 oxygen Substances 0.000 claims description 5
- 238000013461 design Methods 0.000 abstract description 8
- 238000004088 simulation Methods 0.000 description 7
- 238000010586 diagram Methods 0.000 description 4
- 230000000694 effects Effects 0.000 description 4
- 238000005516 engineering process Methods 0.000 description 4
- 238000000605 extraction Methods 0.000 description 4
- 230000027756 respiratory electron transport chain Effects 0.000 description 4
- 238000012986 modification Methods 0.000 description 3
- 230000004048 modification Effects 0.000 description 3
- 239000004065 semiconductor Substances 0.000 description 3
- 239000003990 capacitor Substances 0.000 description 2
- 239000002184 metal Substances 0.000 description 2
- 239000000203 mixture Substances 0.000 description 2
- 241000208340 Araliaceae Species 0.000 description 1
- 235000005035 Panax pseudoginseng ssp. pseudoginseng Nutrition 0.000 description 1
- 235000003140 Panax quinquefolius Nutrition 0.000 description 1
- 230000000739 chaotic effect Effects 0.000 description 1
- 239000013078 crystal Substances 0.000 description 1
- 238000011161 development Methods 0.000 description 1
- 230000005611 electricity Effects 0.000 description 1
- 239000004744 fabric Substances 0.000 description 1
- 235000008434 ginseng Nutrition 0.000 description 1
- 238000009434 installation Methods 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
- 238000013508 migration Methods 0.000 description 1
- 230000005012 migration Effects 0.000 description 1
- 238000012545 processing Methods 0.000 description 1
- 238000012360 testing method Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L22/00—Testing or measuring during manufacture or treatment; Reliability measurements, i.e. testing of parts without further processing to modify the parts as such; Structural arrangements therefor
- H01L22/30—Structural arrangements specially adapted for testing or measuring during manufacture or treatment, or specially adapted for reliability measurements
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/0203—Particular design considerations for integrated circuits
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Manufacturing & Machinery (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
- Semiconductor Integrated Circuits (AREA)
Abstract
本发明提供的一种寄生RC网络的提取方法，包括：获取包括多个器件的版图；于所述版图中定义辅助层；于所述辅助层中定义寄生RC区域；建立所述寄生RC区域与所述器件的端口之间的连接关系；提取所述寄生RC区域的寄生电阻、寄生电容，并计算出寄生电阻、寄生电容的参数。本发明中，可以将衬底中的寄生阻抗提取出来，提高电路设计的准确性。
Description
技术领域
本发明涉及半导体集成电路技术领域，尤其涉及一种寄生RC网络的提取方法。
背景技术
电子设计自动化(Electronic Design Automation，EDA)意指使用计算机来设计及仿真集成电路上的电子电路的性能，EDA已经进展到可处理苛求复杂的半导体集成电路设计工作。在已设计出的集成电路且实体上已将该电路布局好之后，需测试验证该集成电路是否正确地工作。其中一项测试可测定集成电路中与例如晶体管的电子装置的互连线路(亦即布线或网络)相关联的寄生效应特性，即可测定布线寄生电阻及电容的特性，而这种方式在本文中被称为“电阻电容RC提取”(Resistance Capacitance extraction)，这些布线寄生效应由半导体制程引起。测定布线寄生效应的特性是相当重要的，这是因为布线寄生效应会影响到电路中的电子信号自一点传输到另一点的延迟，因而可能会影响到处理速度。此外，寄生效应可能影响到“电子迁移”，电子迁移意指使信号线中的金属随着使用时间而沿着电流的路径迁移的问题。最后在诸如数年等的一段时间之后，该电子迁移现象可能造成断路，使信号路径中的信号中断，因而造成集成电路故障，可能造成电子迁移现象的高电流密度可能由一较大的电容负载引起。
现有技术中对晶体管器件的仿真模型参考图1中所示，寄生阻抗包括晶体管衬底B端连接的RC阻抗和电阻阻抗，即第一电阻R1和第一电容C1组成组成的RC阻抗及第二电容C2。然而，目前的提取方法中难以将衬底中的寄生RC网络提取出来。
发明内容
本发明的目的在于，提供一种寄生RC网络的提取方法，解决现有技术中难以将衬底中的寄生RC网络提取出来的技术问题。
为解决上述技术问题，本发明提供一种寄生RC网络的提取方法，包括：
获取包括多个器件的版图；
于所述版图中定义辅助层；
于所述辅助层中定义寄生RC区域；
建立所述寄生RC区域与所述器件的端口之间的连接关系；
提取所述寄生RC区域的寄生电阻、寄生电容，并计算出寄生电阻、寄生电容的参数。
可选的，所述多个器件位于SOI衬底上，具有硅衬底、埋氧层及顶层硅。
可选的，所述寄生RC网络位于所述硅衬底中。
可选的，获取所述寄生RC网络的寄生电容及寄生电阻的步骤包括：
提取寄生电容、提取寄生电阻；
计算寄生电阻的延迟和寄生电容的延迟；
将该延迟与不同互连模型进行比较，确定寄生电阻和寄生电容的互连关系。
可选的，所述器件为MOS晶体管，具有源极、漏极、栅极及基底四个端口。
可选的，所述基底与地端之间具有串联的寄生电容阻抗与寄生RC阻抗。
可选的，所述寄生RC网络连接于相邻晶体管的寄生电容阻抗之间。
可选的，采用手动或自动扫描出所述辅助层。
可选的，所述辅助层位于浅沟槽隔离区域。
可选的，所述浅沟槽隔离区域将所述多个晶体管器件分隔开。
与现有技术相比，本发明的寄生RC网络的提取方法，包括：获取包括多个器件的版图；于所述版图中定义辅助层；于所述辅助层中定义寄生RC区域；建立所述寄生RC区域与所述器件的端口之间的连接关系；提取所述寄生RC区域的寄生电阻、寄生电容，并计算出寄生电阻、寄生电容的参数。本发明中，可以将衬底中的寄生阻抗提取出来，提高电路设计的准确性。
附图说明
图1为现有技术中晶体管器件的仿真模型；
图2为本发明一实施例中的寄生阻抗提取方法的流程图；
图3为本发明一实施例中器件版图的示意图；
图4为本发明一实施例中晶体管器件的仿真模型；
图5为现有技术与本发明的仿真结果的比较。
具体实施方式
下面将结合示意图对本发明的寄生RC网络的提取方法进行更详细的描述，其中表示了本发明的优选实施例，应该理解本领域技术人员可以修改在此描述的本发明，而仍然实现本发明的有利效果。因此，下列描述应当被理解为对于本领域技术人员的广泛知道，而并不作为对本发明的限制。
为了清楚，不描述实际实施例的全部特征。在下列描述中，不详细描述公知的功能和结构，因为它们会使本发明由于不必要的细节而混乱。应当认为在任何实际实施例的开发中，必须做出大量实施细节以实现开发者的特定目标，例如按照有关系统或有关商业的限制，由一个实施例改变为另一个实施例。另外，应当认为这种开发工作可能是复杂和耗费时间的，但是对于本领域技术人员来说仅仅是常规工作。
在下列段落中参照附图以举例方式更具体地描述本发明。根据下面说明和权利要求书，本发明的优点和特征将更清楚。需说明的是，附图均采用非常简化的形式且均使用非精准的比例，仅用以方便、明晰地辅助说明本发明实施例的目的。
本发明的核心思想在于，提供的寄生RC网络的提取方法，包括：获取包括多个器件的版图；于所述版图中定义辅助层；于所述辅助层中定义寄生RC区域；建立所述寄生RC区域与所述器件的端口之间的连接关系；提取所述寄生RC区域的寄生电阻、寄生电容，并计算出寄生电阻、寄生电容的参数。本发明中，可以将衬底中的寄生阻抗提取出来，提高电路设计的准确性。
以下结合附图2～5对本发明的寄生RC网络的提取方法进行具体说明，图2为提取方法的流程图，图3为器件的版图，图4为器件的等效电路图，图5为现有技术与本发明的仿真结果的比较，本发明的寄生RC网络的提取方法包括如下步骤：
执行步骤S1，获取包括多个器件的版图，参考图3所示，所述版图中包括多个晶体管器件10，所述晶体管器件10位于SOI衬底上，SOI衬底包括硅衬底(Sub)、位于硅衬底上的埋氧层(BOX)及位于埋氧层上的顶层硅，采用CMOS工艺在SOI衬底上形成MOS晶体管，此为本领域技术人员公知的，在此不做赘述。本实施例中，所述晶体管为MOS晶体管，具有源极(Source)、漏极(Drain)、栅极(Gate)及衬底(Base)四个端口，其分别由通孔(Via)电性接出。由背景技术中可知，器件的等效电路中包括晶体管M1、M2，各个晶体管M1、M2的所述衬底B与地端GND之间具有串联的寄生电容与寄生RC(图3中未示出)。
执行步骤S2，参考图3所示，于所述版图中定义出辅助层20，所述辅助层位于浅沟槽隔离区域(Sallow Trench Isolution，STI)，所述浅沟槽隔离区域20将所述多个晶体管器件10分隔开。本实施例中，可以采用手动将画出所述辅助层，将辅助层提取，也可以自动扫描出辅助层。
执行步骤S3，于所述辅助层中定义寄生RC网络区域，本实施例中，所述寄生RC网络包括寄生电容、寄生电阻，分别对寄生电阻和寄生电容进行仿真，从而能够将SOI衬底的硅衬底中的寄生RC网络提取出来。需要说明的是，该工艺的器件被埋氧层BOX隔离，STI区域没有金属层或栅极层，将器件之间的高阻抗衬底等效成寄生RC网络，高频时器件之间的高阻抗衬底也是个RC通路，寄生RC网络为器件硅衬底中的寄生RC网络。
执行步骤S4，继续参考图3所示，建立所述寄生RC网络与所述晶体管的端口之间的连接关系，具体的，分别对辅助层的寄生电阻和寄生电容进行提取，例如，通过软件算法先对辅助层的寄生电容进行提取，接着，通过软件算法对辅助层的寄生电阻进行提取，将寄生电阻的延迟与寄生电容的延迟进行计算，将该延迟与不同模型的延迟进行比较，确立寄生电阻、寄生电容的互连关系模型，并建立寄生电阻、寄生电容与晶体管端口的连接关系。晶体管M1、晶体管M2、浅沟槽隔离区域STI的等效电路图，从图3中可以看出，所述寄生RC网络连接于相邻晶体管基底B端，更进一步的，参考图4所示，寄生电阻R0和寄生电容C0连接于寄生电容C2之间。当然，本发明的其他实施例中，还可以采用其他的寄生电阻、寄生电容的提取方法，例如，先提取出辅助层的寄生电阻，再提取出辅助层的寄生电容，此亦在本发明保护的思想范围之内。
此外，参考图3所示，本发明的器件还包括其他器件，例如互连线30，互连线30形成寄生电容C2，寄生RC网络与寄生电容C2相连。
执行步骤S5，提取所述寄生RC网络的寄生电阻、寄生电容，计算出寄生电阻、寄生电容的参数，本实施例中，分别计算所述电容区域的电容阻抗及所述电阻区域的电阻阻抗，即计算出电容区域的寄生电容C0、电阻区域的寄生电阻R0。参考图5所示，相对于现有技术中仿真结果，经过本发明的寄生RC网络的提取，本专利的仿真结果与测试的结果更匹配。
综上所述，本发明提供的寄生RC网络的提取方法，包括：获取包括多个器件的版图；于所述版图中定义辅助层；于所述辅助层中定义寄生RC区域；建立所述寄生RC区域与所述器件的端口之间的连接关系；提取所述寄生RC区域的寄生电阻、寄生电容，并计算出寄生电阻、寄生电容的参数。本发明中，可以将衬底中的寄生阻抗提取出来，提高电路设计的准确性。
显然，本领域的技术人员可以对本发明进行各种改动和变型而不脱离本发明的精神和范围。这样，倘若本发明的这些修改和变型属于本发明权利要求及其等同技术的范围之内，则本发明也意图包含这些改动和变型在内。
Claims (10)
1.一种寄生RC网络的提取方法，其特征在于，包括：
获取包括多个器件的版图；
于所述版图中定义辅助层；
于所述辅助层中定义寄生RC区域；
建立所述寄生RC区域与所述器件的端口之间的连接关系；
提取所述寄生RC区域的寄生电阻、寄生电容，并计算出寄生电阻、寄生电容的参数。
2.如权利要求1所述的寄生RC网络的提取方法，其特征在于，所述多个器件位于SOI衬底上，具有硅衬底、埋氧层及顶层硅。
3.如权利要求2所述的寄生RC网络的提取方法，其特征在于，所述寄生RC网络位于所述硅衬底中。
4.如权利要求3所述的寄生RC网络的提取方法，其特征在于，获取所述寄生RC网络的寄生电容及寄生电阻的步骤包括：
提取寄生电容、提取寄生电阻；
计算寄生电阻的延迟和寄生电容的延迟；
将该延迟与不同互连模型进行比较，确定寄生电阻和寄生电容的互连关系。
5.如权利要求1所述的寄生RC网络的提取方法，其特征在于，所述器件为MOS晶体管，具有源极、漏极、栅极及基底四个端口。
6.如权利要求5所述的寄生RC网络的提取方法，其特征在于，所述基底与地端之间具有串联的寄生电容阻抗与寄生RC阻抗。
7.如权利要求6所述的寄生RC网络的提取方法，其特征在于，所述寄生RC网络连接于相邻晶体管的寄生电容阻抗之间。
8.如权利要求1所述的寄生RC网络的提取方法，其特征在于，采用手动或自动扫描出所述辅助层。
9.如权利要求1所述的寄生RC网络的提取方法，其特征在于，所述辅助层位于浅沟槽隔离区域。
10.如权利要求1所述的寄生RC网络的提取方法，其特征在于，所述浅沟槽隔离区域将所述多个晶体管器件分隔开。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201710370130.8A CN107195563B (zh) | 2017-05-23 | 2017-05-23 | 寄生rc网络的提取方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201710370130.8A CN107195563B (zh) | 2017-05-23 | 2017-05-23 | 寄生rc网络的提取方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN107195563A true CN107195563A (zh) | 2017-09-22 |
| CN107195563B CN107195563B (zh) | 2020-04-10 |
Family
ID=59874837
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN201710370130.8A Active CN107195563B (zh) | 2017-05-23 | 2017-05-23 | 寄生rc网络的提取方法 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN107195563B (zh) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN108133101A (zh) * | 2017-12-21 | 2018-06-08 | 上海华力微电子有限公司 | 一种电感版图之辅助层及器件参数抽取的方法 |
| CN108538819A (zh) * | 2018-04-09 | 2018-09-14 | 上海华虹宏力半导体制造有限公司 | 提取soi衬底寄生电容的方法 |
| CN114462348A (zh) * | 2022-02-07 | 2022-05-10 | 北京华大九天科技股份有限公司 | 一种mos管导通情况下的电容提取方法 |
| WO2022110114A1 (zh) * | 2020-11-30 | 2022-06-02 | 华为技术有限公司 | 电路版图的识别方法及识别设备 |
| WO2023130565A1 (zh) * | 2022-01-10 | 2023-07-13 | 长鑫存储技术有限公司 | 寄生参数的获取方法以及设备 |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20080046849A1 (en) * | 2006-08-16 | 2008-02-21 | Seung-Ho Choi | Method for changing physical layout data using virtual layer |
| CN105022878A (zh) * | 2015-07-21 | 2015-11-04 | 中国科学院上海高等研究院 | 射频soi-mos变容管衬底模型及其参数提取方法 |
| CN105428271A (zh) * | 2015-12-22 | 2016-03-23 | 上海集成电路研发中心有限公司 | 射频mos器件的建模方法及测试结构 |
-
2017
- 2017-05-23 CN CN201710370130.8A patent/CN107195563B/zh active Active
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20080046849A1 (en) * | 2006-08-16 | 2008-02-21 | Seung-Ho Choi | Method for changing physical layout data using virtual layer |
| CN105022878A (zh) * | 2015-07-21 | 2015-11-04 | 中国科学院上海高等研究院 | 射频soi-mos变容管衬底模型及其参数提取方法 |
| CN105428271A (zh) * | 2015-12-22 | 2016-03-23 | 上海集成电路研发中心有限公司 | 射频mos器件的建模方法及测试结构 |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN108133101A (zh) * | 2017-12-21 | 2018-06-08 | 上海华力微电子有限公司 | 一种电感版图之辅助层及器件参数抽取的方法 |
| CN108538819A (zh) * | 2018-04-09 | 2018-09-14 | 上海华虹宏力半导体制造有限公司 | 提取soi衬底寄生电容的方法 |
| WO2022110114A1 (zh) * | 2020-11-30 | 2022-06-02 | 华为技术有限公司 | 电路版图的识别方法及识别设备 |
| WO2023130565A1 (zh) * | 2022-01-10 | 2023-07-13 | 长鑫存储技术有限公司 | 寄生参数的获取方法以及设备 |
| CN114462348A (zh) * | 2022-02-07 | 2022-05-10 | 北京华大九天科技股份有限公司 | 一种mos管导通情况下的电容提取方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| CN107195563B (zh) | 2020-04-10 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| CN107195563A (zh) | 寄生rc网络的提取方法 | |
| CN105428271B (zh) | 射频mos器件的建模方法及测试结构 | |
| Ou et al. | CMOS RF modeling for GHz communication IC's | |
| US6560567B1 (en) | Method and apparatus for measuring on-wafer lumped capacitances in integrated circuits | |
| US9021412B2 (en) | RC extraction methodology for floating silicon substrate with TSV | |
| US6854100B1 (en) | Methodology to characterize metal sheet resistance of copper damascene process | |
| Pfost et al. | Modeling substrate effects in the design of high-speed Si-bipolar ICs | |
| US20130246990A1 (en) | System and method for modeling through silicon via | |
| US20040044511A1 (en) | Circuit simulation method | |
| CN105161487B (zh) | 一种互连寄生电阻电容校准结构 | |
| JP4342959B2 (ja) | 容量値測定用回路及び配線特性の解析方法 | |
| CN101501691A (zh) | 使用可配置环形振荡器的电路仿真器参数提取 | |
| Song et al. | Full-chip signal integrity analysis and optimization of 3-D ICs | |
| TW202013222A (zh) | 用於決定電路單元中缺陷的方法、設備及電腦可讀媒體 | |
| Wang et al. | Compact model to efficiently characterize TSV-to-transistor noise coupling in 3D ICs | |
| CN102419783B (zh) | 射频压焊块等效电路模型及其参数提取方法 | |
| CN108038322A (zh) | 一种spice集中模型的建模方法及系统 | |
| US9104835B2 (en) | Systems and methods for determining effective capacitance to facilitate a timing analysis | |
| US7216314B2 (en) | Integrated circuit verification method | |
| US7197446B2 (en) | Hierarchical method of power supply noise and signal integrity analysis | |
| Jacquinot et al. | Characterization, modeling and optimization of 3D embedded trench decoupling capacitors in Si-RF interposer | |
| Eshghabadi et al. | Post-process die-level electromagnetic field analysis on microwave CMOS low-noise amplifier for first-pass silicon fabrication success | |
| CN101727507B (zh) | 射频压焊块等效电路电学模型 | |
| Lorival et al. | An efficient and simple compact modeling approach for 3-D interconnects with IC׳ s stack global electrical context consideration | |
| CN105653805A (zh) | 校正后道寄生互连线模型的方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| PB01 | Publication | ||
| PB01 | Publication | ||
| SE01 | Entry into force of request for substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| GR01 | Patent grant | ||
| GR01 | Patent grant |