CN107180828A - 半导体装置及其制造方法 - Google Patents

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Abstract

本发明提供一种半导体装置及其制造方法。该半导体装置包括：基板；外延层；第一导电型第一阱，设于基板与外延层中；第二导电型第一埋藏层与第二导电型第二埋藏层，分别设于第一导电型第一阱的两侧；第一导电型第二阱，设于外延层中且直接接触第一导电型第一阱；第二导电型第三埋藏层，设于第一导电型第一阱及/或第一导电型第二阱中；第二导电型掺杂区，设于第一导电型第二阱中；栅极结构；漏极接触插塞；及源极接触插塞。通过实施本发明，可低成本提高半导体装置的击穿电压，使半导体装置可用于操作电压较高的应用中。

Description

半导体装置及其制造方法
技术领域
本发明是有关于半导体技术，且特别是有关于半导体装置及其制造方法。
背景技术
由于对高产率装置需求的增加，两个或多个半导体装置被整合于单一芯片中。双极性晶体管-互补式金属氧化物半导体-双扩散金属氧化物半导体晶体管(Bipolar-CMOS-DMOS，BCD)已被广泛应用于装置整合。双极性晶体管-互补式金属氧化物半导体-双扩散金属氧化物半导体晶体管技术是将双极性晶体管、互补式金属氧化物半导体(complementary metal-oxide-semiconductor，CMOS)及双扩散金属氧化物半导体晶体管(double diffused metal-oxide-semiconductor transistor，DMOS)技术整合于单一芯片中。
目前，双极性晶体管-互补式金属氧化物半导体-双扩散金属氧化物半导体晶体管装置的工艺朝着提高击穿电压的方向发展，而已知提高装置的击穿电压的方法例如可为增加外延层的厚度，或者为使用绝缘层上覆半导体(semiconductor-on-insulator，SOI)取代硅基板。然而，上述已知的方法皆需耗费过多的成本。
因此，业界仍须一种不需增加过多成本即可提高装置的击穿电压的半导体装置及其制造方法。
发明内容
本发明提供一种半导体装置，包括：基板；外延层，设于基板上；第一导电型第一阱，设于基板与外延层中；第二导电型第一埋藏层与第二导电型第二埋藏层，设于基板与外延层中，其中第二导电型第一埋藏层与第二导电型第二埋藏层分别设于第一导电型第一阱的两侧，其中第一导电型与第二导电型不同；第一导电型第二阱，设于外延层中且直接接触第一导电型第一阱；第二导电型第三埋藏层，设于第一导电型第一阱及/或第一导电型第二阱中；第二导电型掺杂区，设于第一导电型第二阱中；栅极结构，设于外延层的上表面上；漏极接触插塞，其中漏极接触插塞电连接第一导电型第二阱与第二导电型掺杂区其中之一；及源极接触插塞，其中源极接触插塞电连接第一导电型第二阱与第二导电型掺杂区其中之另一。
本发明更提供一种半导体装置的制造方法，包括：提供基板；形成第一导电型第一阱于基板中；形成第二导电型第一埋藏层与第二导电型第二埋藏层于基板中，其中第二导电型第一埋藏层与第二导电型第二埋藏层分别设于第一导电型第一阱的两侧，其中第一导电型与第二导电型不同；形成外延层于基板上，其中第一导电型第一阱、第二导电型第一埋藏层及第二导电型第二埋藏层延伸进入外延层中；形成第二导电型第三埋藏层于基板中及/或外延层中；形成第一导电型第二阱于外延层中，其中第一导电型第二阱直接接触第一导电型第一阱，且第二导电型第三埋藏层设于第一导电型第一阱及/或第一导电型第二阱中；形成第二导电型掺杂区于第一导电型第二阱中；形成栅极结构于外延层的上表面上；形成漏极接触插塞，漏极接触插塞电连接第一导电型第二阱与第二导电型掺杂区其中之一；及形成源极接触插塞，源极接触插塞电连接第一导电型第二阱与第二导电型掺杂区其中之另一。
本发明实施例的有益效果在于，通过实施本发明，可低成本提高半导体装置的击穿电压，使半导体装置可用于操作电压较高的应用中。
为让本发明的特征、和优点能更明显易懂，下文特举出较佳实施例，并配合所附图式，作详细说明如下。
附图说明
图1A是根据本发明一些实施例所述的半导体装置的制造方法其中一步骤的半导体装置的剖面图。
图1B是根据本发明一些实施例所述的半导体装置的制造方法其中一步骤的半导体装置的剖面图。
图1C是根据本发明一些实施例所述的半导体装置的制造方法其中一步骤的半导体装置的剖面图。
图1D是根据本发明一些实施例所述的半导体装置的制造方法其中一步骤的半导体装置的剖面图。
图2A是本发明另一实施例的半导体装置的剖面图。
图2B是本发明另一实施例的半导体装置的剖面图。
图2C是本发明另一实施例的半导体装置的剖面图。
图3A是根据本发明一些实施例所述的半导体装置的制造方法其中一步骤的半导体装置的剖面图。
图3B是根据本发明一些实施例所述的半导体装置的制造方法其中一步骤的半导体装置的剖面图。
图3C是根据本发明一些实施例所述的半导体装置的制造方法其中一步骤的半导体装置的剖面图。
附图标号
100 半导体装置；
102 基板；
104 第一导电型第一阱；
106A 第二导电型第一埋藏层；
106B 第二导电型第二埋藏层；
106C 第二导电型第三埋藏层；
108 外延层；
108S 上表面；
110 第一导电型第二阱；
112A 第二导电型第一阱；
112B 第二导电型第二阱；
114 第二导电型掺杂区；
114S 边缘；
116 隔离结构；
118 栅极结构；
118A 栅极介电层；
118B 栅极电极；
120 层间介电层；
122D 漏极接触插塞；
122G 栅极接触插塞；
122S 源极接触插塞；
122B 主体接触插塞；
124 第一导电型掺杂区；
200A 半导体装置；
200B 半导体装置；
200C 半导体装置；
300 半导体装置。
具体实施方式
以下针对本发明的半导体装置及其制造方法作详细说明。应了解的是，以下的叙述提供许多不同的实施例或例子，用以实施本发明的不同样态。以下所述特定的元件及排列方式仅为简单清楚描述本发明。当然，这些仅用以举例而非本发明的限定。此外，在不同实施例中可能使用重复的标号或标示。这些重复仅为了简单清楚地叙述本发明，不代表所讨论的不同实施例及/或结构之间具有任何关联性。再者，当述及一第一材料层位于一第二材料层上或之上时，包括第一材料层与第二材料层直接接触的情形。或者，亦可能间隔有一个或更多个其它材料层的情形，在此情形中，第一材料层与第二材料层之间可能不直接接触。
必须了解的是，图式的元件或装置可以此技术人士所熟知的各种形式存在。此外，当某层在其它层或基板“上”时，有可能是指“直接”在其它层或基板上，或指某层在其它层或基板上，或指其它层或基板之间夹设其它层。
此外，实施例中可能使用相对性的用语，例如“较低”或“底部”及“较高”或“顶部”，以描述图式的一个元件对于另一元件的相对关系。能理解的是，如果将图式的装置翻转使其上下颠倒，则所叙述在“较低”侧的元件将会成为在“较高”侧的元件。
在此，“约”、“大约”、“大抵”的用语通常表示在一给定值或范围的20％之内，较佳是10％之内，且更佳是5％之内，或3％之内，或2％之内，或1％之内，或0.5％之内。在此给定的数量为大约的数量，亦即在没有特定说明“约”、“大约”、“大抵”的情况下，仍可隐含“约”、“大约”、“大抵”的含义。
能理解的是，虽然在此可使用用语“第一”、“第二”、“第三”等来叙述各种元件、组成成分、区域、层及/或部分，这些元件、组成成分、区域、层及/或部分不应被这些用语限定，且这些用语仅是用来区别不同的元件、组成成分、区域、层及/或部分。因此，以下讨论的一第一元件、组成成分、区域、层及/或部分可在不偏离本发明的教示的情况下被称为一第二元件、组成成分、区域、层及/或部分。
除非另外定义，在此使用的全部用语(包括技术及科学用语)具有与此篇发明所属领域的一般技术人员所通常理解的相同涵义。能理解的是这些用语，例如在通常使用的字典中定义的用语，应被解读成具有一与相关技术及本发明的背景或上下文一致的意思，而不应以一理想化或过度正式的方式解读，除非在此特别定义。
本发明实施例可配合图式一并理解，本发明的图式亦被视为发明说明的一部分。需了解的是，本发明的图式并未以实际装置及元件的比例绘示。在图式中可能夸大实施例的形状与厚度以便清楚表现出本发明的特征。此外，图式中的结构及装置以示意的方式绘示，以便清楚表现出本发明的特征。
在本发明中，相对性的用语例如“下”、“上”、“水平”、“垂直”、“之下”、“之上”、“顶部”、“底部”等等应被理解为该段以及相关图式中所绘示的方位。此相对性的用语仅是为了方便说明之用，其并不代表其所叙述的装置需以特定方位来制造或运作。而关于接合、连接的用语例如“连接”、“互连”等，除非特别定义，否则可指两个结构直接接触，或者亦可指两个结构并非直接接触，其中有其它结构设于此两个结构之间。且此关于接合、连接的用语亦可包括两个结构都可移动，或者两个结构都固定的情况。
应注意的是，在后文中“基板”一词可包括半导体芯片上已形成的元件与覆盖在芯片上的各种膜层，其上方可以已形成任何所需的半导体元件，不过此处为了简化图式，仅以平整的基板表示之。此外，“基板表面”包括半导体芯片上最上方且暴露的膜层，例如一硅表面、一绝缘层及/或金属线。
本发明实施例将已知半导体装置的第二导电型埋藏层中的一部分改为一第一导电型阱，藉此可提高此半导体装置的击穿电压，使此半导体装置可用于操作电压较高的应用中，例如用于操作电压大于100伏特(V)的应用。
此外，由于本发明实施例仅是改变掺杂区的配置，而不需增加外延层的厚度或使用绝缘层上覆半导体(semiconductor-on-insulator，SOI)取代硅基板，故不需增加过多工艺成本即可提高此半导体装置的击穿电压。
参见图1A，该图是根据本发明一些实施例所述的半导体装置的制造方法其中一步骤的半导体装置的剖面图。如图1A所示，提供一基板102，参见图1A，首先提供基板102。基板102可为半导体基板，例如硅基板。此外，上述半导体基板亦可为元素半导体，包括锗(germanium)；化合物半导体，包括氮化镓(gallium nitride，GaN)、碳化硅(silicon carbide)、砷化镓(gallium arsenide)、磷化镓(gallium phosphide)、磷化铟(indium phosphide)、砷化铟(indium arsenide)及/或锑化铟(indium antimonide)；合金半导体，包括硅锗合金(SiGe)、磷砷镓合金(GaAsP)、砷铝铟合金(AlInAs)、砷铝镓合金(AlGaAs)、砷铟镓合金(GaInAs)、磷铟镓合金(GaInP)及/或磷砷铟镓合金(GaInAsP)或上述材料的组合。在一些实施例中，此基板102可为轻掺杂的基板，例如轻掺杂有第二导电型掺质的基板。在本发明一些实施例中，当此第二导电型为P型时，此基板102可为P型基板。
接着，形成第一导电型第一阱104、第二导电型第一埋藏层106A与第二导电型第二埋藏层106B于基板102中。此第二导电型第一埋藏层106A与第二导电型第二埋藏层106B分别设于第一导电型第一阱104的两侧，且此第一导电型与第二导电型不同。
上述第一导电型第一阱104、第二导电型第一埋藏层106A与第二导电型第二埋藏层106B的形成顺序并无限制。在本发明一些实施例中，可先形成第一导电型第一阱104，再形成第二导电型第一埋藏层106A与第二导电型第二埋藏层106B。然而，在其它实施例中，可先形成第二导电型第一埋藏层106A与第二导电型第二埋藏层106B，再形成第一导电型第一阱104。
在本发明一些实施例中，此第一导电型第一阱104可通过离子注入步骤形成。例如，当此第一导电型为N型时，可于预定形成第一导电型第一阱104的区域注入磷离子或砷离子以形成第一导电型第一阱104。
在本发明一些实施例中，此第二导电型第一埋藏层106A与第二导电型第二埋藏层106B可通过离子注入步骤形成。例如，当此第二导电型为P型时，可于预定形成此第二导电型第一埋藏层106A与第二导电型第二埋藏层106B的区域注入硼离子、铟离子或二氟化硼离子(BF2 +)以形成第二导电型第一埋藏层106A与第二导电型第二埋藏层106B。
接着，参见图1B，该图是根据本发明一些实施例所述的半导体装置的制造方法其中一步骤的半导体装置的剖面图。如图1B所示，形成外延层108于基板102上。此外延层108可包括硅、锗、硅与锗、III-V族化合物或上述的组合。此外延层108可通过外延成长(epitaxial growth)工艺形成，例如金属有机物化学气相沉积法(MOCVD)、金属有机物化学气相外延法(MOVPE)、等离子体增强型化学气相沉积法(plasma-enhanced CVD)、遥控等离子体化学气相沉积法(RP-CVD)、分子束外延法(MBE)、氢化物气相外延法(HVPE)、液相外延法(LPE)、氯化物气相外延法(Cl-VPE)或类似的方法形成。
在本发明一些实施例中，此外延层108可为未掺杂的外延层。然而，在其它实施例中，此外延层108具有第二导电型。例如，当此第二导电型为P型时，外延层108为P型外延层，其可通过在沉积外延层108时，于反应气体中加入硼烷(BH3)或三溴化硼(BBr3)进行原位(in-situ)掺杂，或者，亦可先沉积未掺杂的外延层108后，再以硼离子或铟离子进行离子注入。
此外，由于上述外延成长工艺是在高温下进行，例如在1180℃下进行，故上述第一导电型第一阱104的第一导电型掺质，以及上述第二导电型第一埋藏层106A与第二导电型第二埋藏层106B的第二导电型掺质会于此外延成长工艺中向上扩散进入外延层108中，以使第一导电型第一阱104、第二导电型第一埋藏层106A及第二导电型第二埋藏层106B延伸进入外延层108中。易言之，第一导电型第一阱104、第二导电型第一埋藏层106A及第二导电型第二埋藏层106B可同时设于基板102以及外延层108中。
继续参见图1B，形成一第二导电型第三埋藏层106C于基板102中及/或外延层108中。例如，在本发明一些实施例中，如图1B所示，第二导电型第三埋藏层106C形成于外延层108中。
在本发明一些实施例中，此第二导电型第三埋藏层106C可通过离子注入步骤形成。例如，当此第二导电型为P型时，可于预定形成此第二导电型第三埋藏层106C的区域注入硼离子、铟离子或二氟化硼离子(BF2 +)以形成第二导电型第三埋藏层106C。
需注意的是，虽然图1B的第二导电型第三埋藏层106C仅设于外延层108中，然而此第二导电型第三埋藏层106C亦可同时设于基板102及外延层108中。或者，此第二导电型第三埋藏层106C亦可仅设于基板102中。此外，虽然图1B的第二导电型第三埋藏层106C于外延层108之后形成，然而此第二导电型第三埋藏层106C亦可于外延层108之前形成，此部分将于后文详细说明。因此，图1B所示的实施例仅为说明之用，本发明的范围并不以此为限。
接着，参见图1C，该图是根据本发明一些实施例所述的半导体装置的制造方法其中一步骤的半导体装置的剖面图。如图1C所示，形成第一导电型第二阱110、第二导电型第一阱112A与第二导电型第二阱112B于外延层108中，且此第二导电型第一阱112A与第二导电型第二阱112B分别设于第一导电型第二阱110的两侧。
此第一导电型第二阱110、第二导电型第一阱112A与第二导电型第二阱112B的形成顺序并无限制。在本发明一些实施例中，可先形成第一导电型第二阱110，再形成第二导电型第一阱112A与第二导电型第二阱112B。然而，在其它实施例中，可先形成第二导电型第一阱112A与第二导电型第二阱112B，再形成第一导电型第二阱110。
在本发明一些实施例中，此第一导电型第二阱110可通过离子注入步骤形成。例如，当此第一导电型为N型时，可于预定形成第一导电型第二阱110的区域注入磷离子或砷离子以形成第一导电型第二阱110。
在本发明一些实施例中，此第二导电型第一阱112A与第二导电型第二阱112B可通过离子注入步骤形成。例如，当此第二导电型为P型时，可于预定形成此第二导电型第一阱112A与第二导电型第二阱112B的区域注入硼离子、铟离子或二氟化硼离子(BF2 +)以形成第二导电型第一阱112A与第二导电型第二阱112B。
此外，继续参见图1C，在本发明一些实施例中，此第一导电型第二阱110直接接触第一导电型第一阱104，且直接接触外延层108的上表面108S。
此外，在本发明一些实施例中，第二导电型第一阱112A直接接触第二导电型第一埋藏层106A，而第二导电型第二阱112B直接接触第二导电型第二埋藏层106B，且第二导电型第一阱112A与第二导电型第二阱112B亦直接接触外延层108的上表面108S。
此外，上述第二导电型第三埋藏层106C设于第一导电型第一阱104及/或第一导电型第二阱110中。例如，在本发明一些实施例中，如图1C所示，第二导电型第三埋藏层106C设于第一导电型第一阱104中。
然而，需注意的是，虽然图1C的第二导电型第三埋藏层106C仅设于第一导电型第一阱104中，然而此第二导电型第三埋藏层106C亦可同时设于第一导电型第一阱104及第一导电型第二阱110中，或者此第二导电型第三埋藏层106C亦可仅设于第一导电型第二阱110中，此部分将于后文详细说明。因此，图1C所示的实施例仅为说明之用，本发明的范围并不以此为限。
继续参见图1C，形成第二导电型掺杂区114于第一导电型第二阱110中。且在本发明一些实施例中，此第二导电型掺杂区114可直接接触外延层108的上表面108S。在本发明一些实施例中，此第二导电型掺杂区114可通过离子注入步骤形成。例如，当此第二导电型为P型时，可于预定形成此第二导电型掺杂区114的区域注入硼离子、铟离子或二氟化硼离子(BF2 +)以形成第二导电型掺杂区114。
此外，在本发明一些实施例中，此第二导电型掺杂区114不物理接触第二导电型第一埋藏层106A、第二导电型第二埋藏层106B、第二导电型第一阱112A、第二导电型第二阱112B及第二导电型第三埋藏层106C。此外，在本发明一些实施例中，第二导电型第三埋藏层106C不物理接触第二导电型第一埋藏层106A、第二导电型第二埋藏层106B、第二导电型第一阱112A、第二导电型第二阱112B及第二导电型掺杂区114。
接着，参见图1D，该图是根据本发明一些实施例所述的半导体装置的制造方法其中一步骤的半导体装置的剖面图。如图1D所示，于外延层108中形成多个隔离结构116。在本发明一些实施例中，隔离结构116可为浅沟槽隔离。
在本发明一些实施例中，浅沟槽隔离116可通过以下工艺步骤形成。首先，于预定形成隔离结构116的区域形成沟槽。在一些实施例中，此沟槽可通过刻蚀步骤形成。此刻蚀步骤包括干刻蚀、湿刻蚀或上述的组合。此湿刻蚀可包括浸洗刻蚀(immersionetching)、喷洗刻蚀(spray etching)、上述的组合或其它适合的干刻蚀。此干刻蚀步骤包括电容耦合等离子体刻蚀、感应耦合型等离子体刻蚀、螺旋等离子体刻蚀、电子回旋共振等离子体刻蚀、上述的组合或其它适合的干刻蚀。此干刻蚀步骤使用的气体可包括惰性气体、含氟气体、含氯气体、含溴气体、含碘气体、上述气体的组合或其它任何适合的气体。在一些实施例中，此干刻蚀步骤使用的气体包括Ar、CF4、SF6、CH2F2、CHF3、C2F6、Cl2、CHCl3、CCl4、HBr、CHBr3、BF3、BCl3、上述气体的组合或其它任何适合的气体。
接着，于此沟槽中填入绝缘材料以形成隔离结构116。在一实施例中，此绝缘材料可填满沟槽122。此绝缘材料可为使用化学气相沉积(CVD)法形成的氧化硅、氮化硅、氮氧化硅、其它任何适合的绝缘材料或上述的组合。此化学气相沉积法例如可为低压化学气相沉积法(low pressure chemical vapor deposition，LPCVD)、低温化学气相沉积法(low temperature chemical vapor deposition，LTCVD)、快速升温化学气相沉积法(rapid thermal chemical vapor deposition，RTCVD)、等离子体辅助化学气相沉积法(plasma enhanced chemical vapor deposition，PECVD)、原子层化学气相沉积法的原子层沉积法(atomic layer deposition，ALD)或其它常用的方法。
继续参见图1D，形成栅极结构118于外延层108的上表面108S上。此栅极结构118包括栅极介电层118A以及设于此栅极介电层118A之上的栅极电极118B。
在本发明一些实施例中，可先依序毯覆性沉积一介电材料层(用以形成栅极介电层118A，未绘示)及位于其上的导电材料层(用以形成栅极电极118B，未绘示)于基板102上，再将此介电材料层及导电材料层经光刻与刻蚀工艺形成栅极介电层118A及栅极电极118B。
上述介电材料层的材料(亦即栅极介电层118A的材料)可为氧化硅、氮化硅、氮氧化硅、高介电常数(high-k)介电材料或其它任何适合的介电材料或上述的组合。此高介电常数(high-k)介电材料的材料可为金属氧化物、金属氮化物、金属硅化物、过渡金属氧化物、过渡金属氮化物、过渡金属硅化物、金属的氮氧化物、金属铝酸盐、锆硅酸盐、锆铝酸盐。例如，此高介电常数(high-k)介电材料可为LaO、AlO、ZrO、TiO、Ta2O5、Y2O3、SrTiO3(STO)、BaTiO3(BTO)、BaZrO、HfO2、HfO3、HfZrO、HfLaO、HfSiO、HfSiON、LaSiO、AlSiO、HfTaO、HfTiO、HfTaTiO、HfAlON、(Ba,Sr)TiO3(BST)、Al2O3、其它适当材料的其它高介电常数介电材料或上述组合。此介电材料层可通过前述化学气相沉积法(CVD)或旋转涂布法形成。
前述导电材料层的材料(亦即栅极电极118B的材料)可为非晶硅、复晶硅、一种或多种金属、金属氮化物、导电金属氧化物或上述的组合。上述金属可包括但不限于钼(molybdenum)、钨(tungsten)、钛(titanium)、钽(tantalum)、铂(platinum)或铪(hafnium)。上述金属氮化物可包括但不限于氮化钼(molybdenum nitride)、氮化钨(tungstennitride)、氮化钛(titanium nitride)以及氮化钽(tantalum nitride)。上述导电金属氧化物可包括但不限于钌金属氧化物(ruthenium oxide)以及铟锡金属氧化物(indium tin oxide)。此导电材料层的材料可通过前述的化学气相沉积法(CVD)、溅射法、电阻加热蒸发法、电子束蒸发法或其它任何适合的沉积方式形成，例如，在本发明一些实施例中，可用低压化学气相沉积法(LPCVD)在525℃～650℃之间沉积而制得非晶硅导电材料层或复晶硅导电材料层，其厚度范围可为约至约
接着，继续参见图1D，形成层间介电层(ILD)120。层间介电层120可为氧化硅、氮化硅、氮氧化硅、硼磷硅玻璃(BPSG)、磷硅玻璃(PSG)、旋涂式玻璃(SOG)、高密度的等离子体(high density plasma，HDP)沉积或其它任何适合的介电材料或上述的组合。层间介电层(ILD)120可通过前述的化学气相沉积法(CVD)或旋转涂布法以及图案化步骤形成。
接着，于此层间介电层120中形成漏极接触插塞122D、栅极接触插塞122G、源极接触插塞122S及主体接触插塞(bulk contact plug)122B，以形成半导体装置100。
此漏极接触插塞122D电连接第一导电型第二阱110与第二导电型掺杂区114其中之一，而此源极接触插塞122S电连接第一导电型第二阱110与第二导电型掺杂区114其中之另一。例如，在本发明一些实施例中，如图1D所示，漏极接触插塞122D电连接第一导电型第二阱110，而源极接触插塞122S电连接第二导电型掺杂区114。
此外，上述栅极接触插塞122G电连接栅极电极118B，而上述主体接触插塞122B电连接第二导电型第二阱112B。此主体接触插塞122B用以收集装置中多余的载子，例如收集多余的空穴或电子。
此外，第二导电型掺杂区114具有位于漏极接触插塞122D与源极接触插塞122S之间的边缘114S，且此栅极结构118对应此边缘114S设置。易言之，此栅极结构118设于此第二导电型掺杂区114的边缘114S上，而漏极接触插塞122D与源极接触插塞122S分别设于栅极结构118与栅极接触插塞122G的两侧。
在本发明一些实施例中，上述漏极接触插塞122D、栅极接触插塞122G、源极接触插塞122S及主体接触插塞122B的材料可包括铜、铝、钨、金、铬、镍、铂、钛、铱、铑、上述的合金、上述的组合或其它导电性佳的金属材料。于其它实施例中，上述漏极接触插塞122D、栅极接触插塞122G、源极接触插塞122S及主体接触插塞122B的材料可为一非金属材料，只要使用的材料具有导电性即可。此漏极接触插塞122D、栅极接触插塞122G、源极接触插塞122S及主体接触插塞122B的材料可通过前述的化学气相沉积法(CVD)、溅射法、电阻加热蒸发法、电子束蒸发法或其它任何适合的沉积方式形成。
在一些实施例中，上述漏极接触插塞122D、栅极接触插塞122G、源极接触插塞122S及主体接触插塞122B的材料可相同，且可通过同一道沉积步骤形成。然而，在其它实施例中，上述漏极接触插塞122D、栅极接触插塞122G、源极接触插塞122S及主体接触插塞122B亦可通过不同的沉积步骤形成，且其材料可彼此不同。
继续参见图1D，半导体装置100包括基板102及设于基板102上的外延层108。此半导体装置100更包括设于基板102与外延层108中的第一导电型第一阱104，以及设于基板102与外延层108中且分别设于第一导电型第一阱104的两侧的第二导电型第一埋藏层106A与第二导电型第二埋藏层106B。此外，此第一导电型与第二导电型不同。此半导体装置100更包括设于外延层108中且直接接触第一导电型第一阱104的第一导电型第二阱110，以及设于第一导电型第一阱104及/或第一导电型第二阱110中的第二导电型第三埋藏层106C。此半导体装置100更包括设于第一导电型第二阱110中的第二导电型掺杂区114以及设于外延层108的上表面108S上的栅极结构118。此半导体装置100更包括电连接第一导电型第二阱110与第二导电型掺杂区114其中之一的漏极接触插塞122D，以及电连接第一导电型第二阱110与第二导电型掺杂区114其中之另一的源极接触插塞122S。
此外，在本发明一些实施例中，此半导体装置100更包括设于外延层108中且分别设于第一导电型第二阱110的两侧的第二导电型第一阱112A与第二导电型第二阱112B。
此外，在本发明一些实施例中，半导体装置100可包括双极性晶体管-互补式金属氧化物半导体-双扩散金属氧化物半导体晶体管装置(Bipolar-CMOS-DMOS，BCD)。
本发明实施例将已知半导体装置的第二导电型埋藏层中的一部分改为一第一导电型第一阱104，藉此可提高此半导体装置的击穿电压。详细而言，于另一实施例中，图1D的第一导电型第一阱104所在的区域被置换为另一第二导电型埋藏层，其掺质类型与掺杂浓度皆与第二导电型第一埋藏层106A与第二导电型第二埋藏层106B相同，故此第二导电型埋藏层与第二导电型第一埋藏层106A与第二导电型第二埋藏层106B共同作为一第二导电型底埋藏层。而在此实施例中，半导体装置的击穿电压小于100V。甚至，在一些实施例中，此半导体装置的击穿电压小于80V、60V或40V。
相较之下，本发明图1D的半导体装置100将上述第二导电型底埋藏层的一部分改为图1D所示的第一导电型第一阱104。而由于此第一导电型第一阱104中的第一导电型掺质可降低基板102中第二导电型掺质的浓度，故可更进一步提高此半导体装置100的击穿电压。例如，在本发明一些实施例中，半导体装置100的击穿电压可大于或等于120伏特(V)、140V、150V或甚至160V。而由于本发明实施例的半导体装置100具有较高的击穿电压，故此半导体装置100可用于操作电压较高的应用中，例如用于操作电压大于或等于100V或120V的应用。
此外，由于本发明实施例仅是改变掺杂区的配置，而不需增加外延层的厚度或使用绝缘层上覆半导体(semiconductor-on-insulator，SOI)取代硅基板，故不需增加过多工艺成本即可提高此半导体装置100的击穿电压。
此外，如图1D所示，由于第二导电型第三埋藏层106C设于第一导电型第一阱104及/或第一导电型第二阱110中，且此第二导电型第三埋藏层106C并未电连接至其它第二导电型的掺杂区，故此第二导电型第三埋藏层106C与第一导电型第一阱104、第一导电型第二阱110共同形成一减少表面电场(reduced surface field，RESURF)结构，此减少表面电场结构可更进一步提高半导体装置100的击穿电压。
应注意的是，图1A-图1D所示的实施例仅为说明之用，本发明的范围并不以此为限。除上述图1A-图1D所示的实施例以外，本发明的第二导电型第三埋藏层亦可有其它配置，如图2A-图2B的实施例所示。本发明的范围并不以图1A-图1D所示的实施例为限。此部分将于后文详细说明。
图2A是本发明另一实施例的半导体装置200A的剖面图。如图2A所示，第二导电型第三埋藏层106C设于第一导电型第一阱104及第一导电型第二阱110中。
图2B是本发明另一实施例的半导体装置200B的剖面图。如图2B所示，第二导电型第三埋藏层106C仅设于第一导电型第二阱110中。
此外，虽然于图1A-图1D的实施例中，第二导电型第三埋藏层106C于外延层108之后形成，然而，此第二导电型第三埋藏层106C亦可于外延层108之前形成，如图2C的实施例所示。
图2C是本发明另一实施例的半导体装置200C的剖面图。如图2C所示，此第二导电型第三埋藏层106C于外延层108形成之前形成于基板102中，且此第二导电型第三埋藏层106C仅设于此基板102中。
或者，在其它实施例中，此第二导电型第三埋藏层106C可于外延层108形成之前形成于基板102中，并于形成外延层108的步骤中扩散进入外延层108中，如图2A所示。
此外，除上述图1A-图2C所示的实施例以外，本发明的第二导电型掺杂区亦可有其它配置，如图3A-图3C的实施例所示。本发明的范围并不以图1A-图2C所示的实施例为限。此部分将于后文详细说明。
参见图3A，该图是根据本发明一些实施例所述的半导体装置的制造方法其中一步骤的半导体装置的剖面图。图3A的结构通过类似图1A-图1C的步骤形成，且尚未形成第二导电型掺杂区。
接着，参见图3B，形成第二导电型掺杂区114于第一导电型第二阱110中。此第二导电型掺杂区114直接接触第二导电型第三埋藏层106C。
此外，如图3B所示，可更进一步形成第一导电型掺杂区124于第一导电型第二阱110中。在本发明一些实施例中，此第一导电型第二阱110直接接触外延层108的上表面108S，且不物理接触第二导电型掺杂区114、第二导电型第三埋藏层106C、第二导电型第一埋藏层106A、第二导电型第二埋藏层106B、第二导电型第一阱112A及第二导电型第二阱112B。
此外，在本发明一些实施例中，上述第二导电型第三埋藏层106C不接触第二导电型第一埋藏层106A、第二导电型第二埋藏层106B、第二导电型第一阱112A、第二导电型第二阱112B及第一导电型掺杂区124。
接着，参见图3C，该图是根据本发明一些实施例所述的半导体装置的制造方法其中一步骤的半导体装置的剖面图。如图3C所示，通过与图1D类似的步骤形成层间介电层120、漏极接触插塞122D、栅极接触插塞122G、源极接触插塞122S及主体接触插塞122B，以形成半导体装置300。
此漏极接触插塞122D电连接第二导电型掺杂区114，而此源极接触插塞122S电连接第一导电型掺杂区124，并通过此第一导电型掺杂区124电连接第一导电型第二阱110。此外，在本发明一些实施例中，上述主体接触插塞122B亦电连接第一导电型掺杂区124，并通过此第一导电型掺杂区124电连接第一导电型第二阱110。
综上所述，本发明实施例将已知半导体装置中的第二导电型埋藏层的一部分改为一第一导电型阱，藉此可提高此半导体装置的击穿电压(例如大于120V)，使此半导体装置可用于操作电压较高的应用中，例如用于操作电压大于100伏特(V)的应用。此外，由于本发明实施例仅是改变掺杂区的配置，而不需增加外延层的厚度或使用绝缘层上覆半导体取代硅基板，故不需增加过多工艺成本即可提高此半导体装置的击穿电压。此外，在本发明一些实施例中，可于半导体装置中形成减少表面电场(reducedsurface field，RESURF)结构，故可更进一步提高半导体装置的击穿电压。
此外，应注意的是，虽然在以上的实施例中，皆以第一导电型为N型，第二导电型为P型说明，然而，此技术领域中普通技术人员当可理解第一导电型亦可为P型，而此时第二导电型则为N型。
此外，应注意的是，熟习本技术领域的人士均深知，本发明所述的漏极与源极可互换，因其定义与本身所连接的电压位准有关。
值得注意的是，以上所述的元件尺寸、元件参数、以及元件形状皆非为本发明的限制条件。此技术领域中普通技术人员可以根据不同需要调整这些设定值。另外，本发明的半导体装置及其制造方法并不仅限于图1A-图3C所图示的状态。本发明可以仅包括图1A-图3C的任何一个或多个实施例的任何一或多项特征。换言之，并非所有图示的特征均须同时实施于本发明的半导体装置及其制造方法中。
虽然本发明的实施例及其优点已揭露如上，但应该了解的是，任何所属技术领域中普通技术人员，在不脱离本发明的精神和范围内，当可作更动、替代与润饰。此外，本发明的保护范围并未局限于说明书内所述特定实施例中的工艺、机器、制造、物质组成、装置、方法及步骤，任何所属技术领域中普通技术人员可从本发明揭示内容中理解现行或未来所发展出的工艺、机器、制造、物质组成、装置、方法及步骤，只要可以在此处所述实施例中实施大抵相同功能或获得大抵相同结果皆可根据本发明使用。因此，本发明的保护范围包括上述工艺、机器、制造、物质组成、装置、方法及步骤。另外，每一权利要求构成个别的实施例，且本发明的保护范围也包括各个权利要求及实施例的组合。

Claims (20)

1.一种半导体装置，其特征在于，包括：
一基板；
一外延层，设于该基板上；
一第一导电型第一阱，设于该基板与该外延层中；
一第二导电型第一埋藏层与一第二导电型第二埋藏层，设于该基板与该外延层中，其中该第二导电型第一埋藏层与该第二导电型第二埋藏层分别设于该第一导电型第一阱的两侧，其中该第一导电型与该第二导电型不同；
一第一导电型第二阱，设于该外延层中且直接接触该第一导电型第一阱；
一第二导电型第三埋藏层，设于该第一导电型第一阱及/或该第一导电型第二阱中；
一第二导电型掺杂区，设于该第一导电型第二阱中；
一栅极结构，设于该外延层的上表面上；
一漏极接触插塞，其中该漏极接触插塞电连接该第一导电型第二阱与该第二导电型掺杂区其中之一；及
一源极接触插塞，其中该源极接触插塞电连接该第一导电型第二阱与该第二导电型掺杂区其中之另一。
2.如权利要求1所述的半导体装置，其特征在于，更包括：
一第二导电型第一阱与一第二导电型第二阱，设于该外延层中，其中该第二导电型第一阱与该第二导电型第二阱分别设于该第一导电型第二阱的两侧。
3.如权利要求2所述的半导体装置，其特征在于，
该第二导电型第一阱直接接触该第二导电型第一埋藏层；
该第二导电型第二阱直接接触该第二导电型第二埋藏层。
4.如权利要求2所述的半导体装置，其特征在于，该第二导电型第三埋藏层不接触该第二导电型第一埋藏层、该第二导电型第二埋藏层、该第二导电型第一阱、该第二导电型第二阱及该第二导电型掺杂区。
5.如权利要求2所述的半导体装置，其特征在于，该第二导电型第三埋藏层接触该第二导电型掺杂区，且该第二导电型第三埋藏层不接触该第二导电型第一埋藏层、该第二导电型第二埋藏层、该第二导电型第一阱及该第二导电型第二阱。
6.如权利要求1所述的半导体装置，其特征在于，更包括：
一第一导电型掺杂区，设于该第一导电型第二阱中，其中该源极接触插塞电连接该第一导电型掺杂区，而该漏极接触插塞电连接该第二导电型掺杂区。
7.如权利要求1所述的半导体装置，其特征在于，该第二导电型第三埋藏层仅设于该第一导电型第一阱中。
8.如权利要求1所述的半导体装置，其特征在于，该第二导电型第三埋藏层设于该第一导电型第一阱及该第一导电型第二阱中。
9.如权利要求1所述的半导体装置，其特征在于，该第二导电型第三埋藏层仅设于该第一导电型第二阱中。
10.如权利要求1所述的半导体装置，其特征在于，该半导体装置的击穿电压大于或等于120伏特。
11.一种半导体装置的制造方法，其特征在于，包括：
提供一基板；
形成一第一导电型第一阱于该基板中；
形成一第二导电型第一埋藏层与一第二导电型第二埋藏层于该基板中，其中该第二导电型第一埋藏层与该第二导电型第二埋藏层分别设于该第一导电型第一阱的两侧，其中该第一导电型与该第二导电型不同；
形成一外延层于该基板上，其中该第一导电型第一阱、该第二导电型第一埋藏层及该第二导电型第二埋藏层延伸进入该外延层中；
形成一第二导电型第三埋藏层于该基板中及/或该外延层中；
形成一第一导电型第二阱于该外延层中，其中该第一导电型第二阱直接接触该第一导电型第一阱，且该第二导电型第三埋藏层设于该第一导电型第一阱及/或该第一导电型第二阱中；
形成一第二导电型掺杂区于该第一导电型第二阱中；
形成一栅极结构于该外延层的上表面上；
形成一漏极接触插塞，该漏极接触插塞电连接该第一导电型第二阱与该第二导电型掺杂区其中之一；及
形成一源极接触插塞，该源极接触插塞电连接该第一导电型第二阱与该第二导电型掺杂区其中之另一。
12.如权利要求11所述的半导体装置的制造方法，其特征在于，更包括：
形成一第二导电型第一阱与一第二导电型第二阱于该外延层中，其中该第二导电型第一阱与该第二导电型第二阱分别设于该第一导电型第二阱的两侧。
13.如权利要求12所述的半导体装置的制造方法，其特征在于，
该第二导电型第一阱直接接触该第二导电型第一埋藏层；
该第二导电型第二阱直接接触该第二导电型第二埋藏层。
14.如权利要求12所述的半导体装置的制造方法，其特征在于，该第二导电型第三埋藏层不接触该第二导电型第一埋藏层、该第二导电型第二埋藏层、该第二导电型第一阱、该第二导电型第二阱及该第二导电型掺杂区。
15.如权利要求12所述的半导体装置的制造方法，其特征在于，该第二导电型第三埋藏层接触该第二导电型掺杂区，且该第二导电型第三埋藏层不接触该第二导电型第一埋藏层、该第二导电型第二埋藏层、该第二导电型第一阱及该第二导电型第二阱。
16.如权利要求11所述的半导体装置的制造方法，其特征在于，更包括：
形成一第一导电型掺杂区于该第一导电型第二阱中，其中该源极接触插塞电连接该第一导电型掺杂区，而该漏极接触插塞电连接该第二导电型掺杂区。
17.如权利要求11所述的半导体装置的制造方法，其特征在于，该第二导电型第三埋藏层仅设于该第一导电型第一阱中。
18.如权利要求11所述的半导体装置的制造方法，其特征在于，该第二导电型第三埋藏层设于该第一导电型第一阱及该第一导电型第二阱中。
19.如权利要求11所述的半导体装置的制造方法，其特征在于，该第二导电型第三埋藏层仅设于该第一导电型第二阱中。
20.如权利要求11所述的半导体装置的制造方法，其特征在于，该半导体装置的击穿电压大于或等于120伏特。
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