CN107179996A - 数据存储装置和其操作方法 - Google Patents

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Abstract

一种数据存储装置，包括非易失性存储器装置，其包括主映射表，该主映射表包括多个映射段；以及控制器，其包括子映射表，该子映射表仅包括主映射表的多个映射段的一部分，所述控制器适用于更新主映射表的各个映射段的存取频率；并且用于基于各个映射段的更新的存取频率确定是否擦除子映射表的映射段。

Description

数据存储装置和其操作方法
相关申请的交叉引用
本申请要求于2016年3月10日向韩国知识产权局提交的申请号为10-2016-0028781的韩国专利申请的优先权，其全部公开通过引用并入本文。
技术领域
各种实施例一般地涉及一种半导体装置，并且更特别地涉及一种数据存储装置及其操作方法。
背景技术
近来，计算机环境范例转变为普遍存在的计算系统，使得能够随时随地使用计算机系统。由此，便携电子设备，诸如例如移动电话、数码相机以及笔记本电脑的使用已经快速地增加。一般地，这样的便携电子设备使用具有存储器装置的数据存储装置。数据存储装置用作便携电子设备的辅助存储器装置。
使用存储器装置的数据存储装置提供的优点是：由于不具有机械驱动部件，所以稳定性和持久性优秀、信息存取速度高并且功耗低。具有这样的优点的数据存储装置包括通用串行总线(USB)存储器装置、具有各种接口的存储卡以及固态驱动器(SSD)。
由于便携电子设备播放诸如例如音乐文件或者视频文件的大文件，要求数据存储装置具有大存储容量。数据存储装置使用具有高度集成的存储器单元的存储器装置作为存储介质，以确保大存储容量，例如作为非易失性存储器装置中的一个的闪速存储器装置。
发明内容
各种实施例涉及一种能够更有效地管理高存取请求可能性的映射表段的数据存储装置及其操作方法。
在一个实施例中，一种数据存储装置可以包括：非易失性存储器装置，其包括主映射表，该主映射表包括多个映射段；以及控制器，其包括子映射表，该子映射表仅包括主映射表的多个映射段的一部分，所述控制器适用于更新主映射表的各个映射段的存取频率；并且用于基于各个映射段的更新的存取频率确定是否擦除子映射表的映射段。
在一个实施例中，一种数据存储装置可以包括：非易失性存储器装置，其包括主映射表，该主映射表包括多个映射段；控制单元，其适用于根据从主机装置接收的请求控制非易失性存储器装置；主随机存取存储器，其包括子映射表，该子映射表包括主映射表的多个映射段中的一部分映射段；以及存取频率管理单元，其适用于更新主映射表的多个映射段的存取频率，其中，所述控制单元基于各个映射段的存取频率确定是否擦除子映射表的映射段。
在一个实施例中，一种数据存储装置的操作方法，该数据存储装置包括包括主映射表的非易失性存储器装置，所述主映射表包括多个映射段和控制非易失性存储器装置的控制器，所述方法可以包括：确定是否从主机装置请求存取；以及当从主机装置请求存取时，更新多个映射表段中的多个映射段的存取频率。
根据实施例，构建映射表的多个映射表段的存取频率可以根据来自主机装置的存取请求而实时更新，并且高存取请求可能性的映射表段可以通过参照实时更新的存取频率载入随机存取存储器，由此能够快速应答来自主机装置的存取请求。
附图说明
图1是示出根据本发明的一个实施例的数据存储装置的框图。
图2是示出根据本发明的一个实施例的图1的非易失性存储器装置中的主映射表的简图。
图3是示出根据本发明的一个实施例的图1的主随机存取存储器中的子映射表的简图。
图4是示出根据本发明的一个实施例的图1的子随机存取存储器中存取频率表的简图。
图5是示出根据本发明的一个实施例的映射表段的存取频率的更新处理的简图。
图6是示出根据本发明的另一个实施例的数据存储装置的框图。
图7是根据本发明的一个实施例的数据存储装置的操作方法的流程图。
图8是示出根据本发明的一个实施例的包括数据存储装置的数据处理系统的框图。
图9是示出根据本发明的一个实施例的包括固态驱动器(SSD)的数据处理系统的框图。
图10是示出根据本发明的一个实施例的图9的SSD控制器的框图。
图11是示出根据本发明的一个实施例的包括数据存储装置的计算机系统的框图。
图12是示出根据本发明的一个实施例的包括在数据存储装置中的非易失性存储器装置的框图。
具体实施方式
以下，将提供实施例的各种实例参考附图在下文中描述数据存储装置及其操作方法。
然而，本发明可以不同的形式实现且不应被解释为限于在本文中示出的实施例。而是，这些实施例作为示例被提供使得本公开将是彻底且完整的，并且将向本领域技术人员完全地表达本发明的各个方面和特征。
将理解的是，虽然本文中术语“第一”、“第二”、“第三”等可以用于描述各种元件，这些元件不应这些术语限制。这些术语是用于区别一元件与另一元件。因此，只要不背离本发明的精神和范围，下文描述的第一元件也可以称为第二元件或第三元件。
附图不一定按比例，并且在一些情况下，为了清楚地示出实施例的特征，比例可能已经被扩大。
应理解，当被一个元件“连接至”或“联接至”另一个元件时，可以是该元件直接地连接或联接至另一个元件，或者两者间存在中间元件。此外，当被一个元件被称作在两个元件“之间”时应当理解为，该一个元件可以是两个元件之间的唯一的元件，或者也可以存在一个以上中间元件。
本文使用的术语仅是出于描述特定实施例而不意在限制本发明。如在本文中使用的，单数形式意在也包括复数形式，除非上下文有清楚的相反指示。此外，将理解的是，当在本说明书中使用时，术语“包括”是指提及的元件的存在，但不用于排除一个以上其他元件的存在或增加。在本文中使用时，术语“和/或”包括一个以上相关列出项目的任何和所有组合。
除非有相反说明，包括本文使用的科技术语的所有的项目具有与本发明所属技术领域技术人员通常所理解的相同意义。此外，将理解的是，诸如在常用词典里定义的那些术语应当解释为具有与其在相关技术上下文中的意义一致的意义，并且不应理解为理想化或过于正式的感觉，除非在本文中明确地如此定义。
在下列说明中，陈述了大量特殊的细节，以提供本发明的透彻理解。本发明可以在没有部分或全部所述特殊细节的情况下实施。在其他情况下，为了不使本发明被不必要地模糊，不详细描述公知的工艺结构和/或工艺。
还应注意，在一些情况下，对本领域技术人员显然的是，除非另有具体说明，结合一个实施例描述的特征或元件可以单独使用或者与另一个实施例的其他特征或元件组合使用。
以下，将参考附图详细地描述本发明的各种实施例。
图1是示出根据本发明的一个实施例的数据存储装置10的框图。图2是示出图1的非易失性存储器装置100中的主映射表的示例的简图。图3是示出图1的主随机存取存储器220中的子映射表的示例的简图，并且图4是示出图1的子随机存取存储器235中的存取频率表的简图。
根据图1的实施例，数据存储装置10可以存储待被主机装置(未示出)存取的数据，主机装置诸如例如移动电话、MP3播放器、笔记本电脑、台式电脑、游戏机、电视(TV)、车载信息系统等。数据存储装置10也可以称作存储系统。
数据存储装置10可以制造为与主机装置电联接的接口的协议的各种存储器装置中的任一种。例如，数据存储装置10可以构造为各种存储器装置中的任一种，诸如固态驱动器、MMC形式的多媒体卡、eMMC、RS-MMC和微型-MMC、SD形式的安全数字卡、小型-SD和微型-SD、通用串行总线(USB)存储装置、通用闪速存储(UFS)装置、个人计算机存储卡国际联合会(PCMCIA)卡型存储装置、外围组件互连(PCI)卡型存储装置、高速PCI(PCI-E)卡型存储装置、标准闪存(CF)卡、智能媒体卡、记忆棒等。
数据存储装置10可以作为各种封装类型中的任一种而制造。例如，数据存储装置10可以制造为各种封装类型中的任一种，诸如封装堆叠(POP)、系统级封装(SIP)、片上系统(SOC)、多芯片封装(MCP)、板上芯片(COB)、晶片级制造封装(WFP)和晶片级堆叠封装(WSP)。
数据存储装置10可以包括非易失性存储器装置100和控制器200。
非易失性存储器装置100可以作为数据存储装置10的存储介质操作。根据存储器单元，非易失性存储器装置100可以由各种非易失性存储器装置中的任一种构造，诸如NAND闪速存储器装置、NOR闪速存储器装置、使用铁电电容的铁电随机存取存储器(FRAM)、使用隧道磁电阻(TMR)层的磁随机存取存储器(MRAM)、使用硫化物合金的相变随机存取存储器(PCRAM)和使用过渡金属化合物的电阻式随机存取存储器(ReRAM)。
非易失性存储器装置100可以包括主映射表MMT。主映射表MMT可以包括地址映射信息，已将从主机装置请求存取的逻辑块地址(LBA)(以下，称作逻辑地址)转换或映射至非易失性存储器装置100的物理块地址(PBA)(以下，称作物理地址)中。地址映射信息可以包括逻辑块地址至物理块地址(L2P)信息和/或物理块地址至逻辑块地址(P2L)信息。在本实施例中，出于示例的目的，假定地址映射信息包括L2P信息。
根据图2的实施例，主映射表MMT可以划分为段单元。例如，主映射表MMT可以由多个映射表段构建。在本实施例中，出于示例的目的，假定主映射表MMT由20个映射表段MTSG0至MTSG19构建。
映射表段MTSG0至MTSG19中的每个可以包括多个L2P信息。如图2所示的包括在各个映射表段MTSG0至MTSG19中的L2P信息的数量可以相同。然而，我们注意到在其他实施例中，映射表段MTSG0至MTSG19可以包括不同数量的L2P信息。在本实施例中，出于示例的目的，假定映射表段MTSG0至MTSG19包括相同数量的L2P信息。
例如，如图2所示的，映射表段MTSG0至MTSG19中的每个可以包括k个L2P信息。映射表段MTSG0至MTSG19中的每个可以由起始逻辑地址和相邻逻辑地址的数量表示。
映射表段MTSG0至MTSG19的一部分，例如，包括最近请求存取的逻辑地址或经常被主机装置请求存取的逻辑地址的L2P信息的映射表段可以载入控制器200的主随机存取存储器220中。稍后将对此详细地描述。
再次参照图1，控制器200可以包括控制单元210、主随机存取存储器220、以及存取频率管理单元230。
控制单元210可以控制控制器200的一般操作。控制单元210可以分析并处理从主机装置输入的信号、命令或者请求。例如，当从主机装置接收读取请求和将从其读取数据的逻辑地址时，控制单元210可以存取非易失性存储器装置100以从接收的逻辑地址读取数据。同样地，当从主机装置接收写入请求和待写入数据的逻辑地址时，控制单元210可以基于接收的逻辑地址在非易失性存储器装置100中存储数据。由此，控制单元210可以解码并驱动固件或装载于主随机存取存储器220的软件。控制单元210可以以硬件形式或者硬件与软件的组合形式实现。
主随机存取存储器220可以存储将被控制单元210驱动的固件(或者软件)。同样地，主随机存取存储器220可以存储驱动固件或者软件冰妖的数据，例如，元数据。也就是说，主随机存取存储器220可以作为控制单元210的工作存储器运行。
主随机存取存储器220可以暂时地存储将从主机装置传输至非易失性存储器装置100的数据或者从非易失性存储器装置100传输至主机装置的数据。换言之，主随机存取存储器220可以作为缓冲存储器操作。
主随机存取存储器220可以包括子映射表SMT。子映射表SMT可以由包括最近请求存取的逻辑地址或经常被主机装置请求存取的逻辑地址的L2P信息的映射表段构建。换言之，为了快速应答来自主机装置的存取请求，在整个非易失性存储器装置100的映射表段MTSG0至MTSG19中，主随机存取存储器220可以存储有具有更高被主机装置请求存取的可能性的映射表段构建的子映射表SMT。例如，主随机存取存储器220中的子映射表SMT由主映射表MMT的映射表段MTSG0至MTSG19中的一部分映射表段MTSG3至MTSG7构建。
这样，由于主随机存取存储器220中的子映射表SMT由主映射表MMT的映射表段MTSG0至MTSG19中的一部分映射表段构建，如图3所示，主随机存取存储器220中的子映射表SMT的大小小于非易失性存储器装置100中主映射表MMT的大小。仅出于示例目的，图3示出子映射表SMT的实例。我们注意到构建子映射表SMT的映射表段不需要是连续或顺序的。
构建子映射表SMT的映射表段可以连续改变。例如，在子映射表SMT中不存在对应于最近请求从主机装置存取的逻辑地址的映射表段的情况下，可以擦除构建子映射表SMT的映射表段中具有低存取频率(例如，请求存取的可能性低)的映射表段，并且对应于最近请求从主机装置存取的逻辑地址的映射表段的映射表段可以重新存储在擦除的空白区域。
即，为了快速应答来自主机装置的存取请求，子映射表SMT可以持续更新以增加具有高存取请求可能性的映射表段。为了有效地更新子映射表SMT，可以计算各个映射表段的实时存取频率。
再次参照图1，存取频率管理单元230可以非易失性存储器装置100中的主映射表MMT各个映射表段MTSG0至MTSG19的实时存取频率。存取频率管理单元230可以包括子随机存取存储器235、存取频率调节器233和补偿信号发生器231。
子随机存取存储器235可以包括存取频率表AFT。根据图4的实施例，存取频率表AFT可以包括各个映射表段MTSG0至MTSG19的存取频率。虽然存取频率可以以本实施例所示地以数字形式表示，应注意的是存取频率的表示不仅特定限定为这样的形式。
存取频率调节器233可以更新各个映射表段MTSG0至MTSG19的存取频率。例如，存取频率调节器233可以根据来自主机装置的存取请求或从补偿信号发生器231输入的补偿信号增加或者减少各个映射表段MTSG0至MTSG19的存取频率。例如，存取频率调节器233可以根据来自主机装置的最新存取请求增加或者减少各个映射表段MTSG0至MTSG19的存取频率。
例如，如图4所示，存取频率调节器233可以将映射表段MTSG11的存取频率更新为1，将映射表段MTSG12的存取频率更新为5，将映射表段MTSG13的存取频率更新为6，将映射表段MTSG14的存取频率更新为4，并且将映射表段MTSG15的存取频率更新为3。下文，作为仅出于示例目的实例，包括已经请求从主机装置存取的逻辑地址的L2P信息的映射表段将称作“存取映射表段”。
存取频率调节器233可以通过对存取映射表段、存取映射表段的在先映射表段和后续映射表段分别应用不同权重而更新存取频率。例如，存取频率调节器233可以对存取映射表段应于第一权重、可以对存取映射表段的后续映射表段应用小于第一权重的第二权重，并且可以对存取映射表段应用小于第一权重和第二权重的第三权重。然而，应注意的是本实施例不限于上述的权重分配。例如，第三权重可以大于第二权重。
另外，在映射表段MTSG0至MTSG19中的至少一个映射表段的存取频率超过预定阈值的情况下，存取频率调节器233可以使全部映射表段MTSG0至MTSG19的存取频率减少即时预先增量从而防止溢出。即时预先增量可以指当映射表段MTSG0至MTSG19中的至少一个映射表段超过预定阈值时所增加的增量。
再次参照图1，补偿信号发生器231可以输入生成在数据存储装置10内部或者控制器200内部的时钟信号CLK。补偿信号发生器231可以在预定间隔的每个时钟信号CLK生成补偿信号，并且可以将生成的补偿信号输出至存取频率调节器233。
当补偿信号从补偿信号发生器231输入时，存取频率调节器233可以使全部映射表段MTSG0至MTSG19的存取频率减少预定减量。据此，能够防止映射表段MTSG0至MTSG19的存取频率无限地增加。
图5示出根据本发明的一个实施例的更新存取频率的过程。在一个实施例中，预定时间期间，存取频率的更新过程可以根据来自主机装置的存取请求和从补偿信号发生器231输入的补偿信号中的至少一个而执行。在图5中，“索引”值0至19是指映射表段MTSG0至MTSG19，“LBA”是指请求从主机装置存取的逻辑地址，并且“标记”从补偿信号发生器231以预定时间间隔输出的补偿信号。作为示例，假定每5秒生成一次补偿信号“标记”。
根据1、2和5的实施例，如果在时间T+1从主机装置请求存取特定逻辑地址10k+n(n为包括0的正整数)，存取频率调节器233可以通过对包括请求存取的特定逻辑地址10k+n的L2P信息的映射表段MTSG10应用3的权重，对映射表段MTSG10的后续映射表段MTSG11施加2的权重并且对映射表段MTSG10的在先映射表段MTSG9施加1的权重来更新存取频率。
其后，如果在时间T+4从主机装置再次请求存取特定逻辑地址8k+n(n为包括0的正整数)，存取频率调节器233可以通过对包括请求存取的特定逻辑地址10k+n的L2P信息的映射表段MTSG8应用3的权重，对映射表段MTSG8的后续映射表段MTSG9施加2的权重，并且对映射表段MTSG8的在先映射表段MTSG7施加1的权重来更新存取频率。
其后，如果在时间T+5从补偿信号发生器231输入补偿信号，存取频率调节器233可以使全部映射表段MTSG0至MTSG19的存取频率减少预定减量(例如，1的减量)。此时，仅可以减少等于或者大于1的存取频率，并且0的存取频率可以保持为0而不减少为负值。
其后，以相似的方式，可以响应于在时间T+6、T+7、T+8、T+9和T+11来自主机装置的特定逻辑地址12k+n、13k+n、14k+n、15k+n和12k+n的存取请求增加存取频率，并且可以响应于在时间T+10和T+15输入的补偿信号而减少存取频率。假定时间T+15是当前时间，图5将示出当前存取频率表AFT中的存取频率。
再次参照图1，控制单元210可以通过参考存取频率管理单元230的子随机存取存储器235中的存取频率表AFT管理主随机存取存储器220中的子映射表SMT。
例如，如果主机装置请求存取特定逻辑地址，控制单元210可以通过扫描子映射表SMT确定包括特定逻辑地址的L2P信息的映射表段是否存储在子映射表SMT中。
如果对应于特定逻辑地址的映射表段存储在子映射表SMT中，控制单元210可以通过参照子映射表SMT识别对应于特定逻辑地址的非易失性存储器装置100的物理地址。
然而，如果对应于特定逻辑地址的映射表段未存储在子映射表SMT中，控制单元210可以通过扫描非易失性存储器装置100的整个主映射表MMT而识别对应于特定逻辑地址的非易失性存储器装置100的物理地址。此时，由于特定逻辑地址是已经最近请求从主机装置存取的逻辑地址并且未存储在子映射表SMT中，所以控制单元210可以在扫描主映射表MMT的信息之后，在主随机存取存储器220的子映射表SMT中存储包括特定逻辑地址的L2P信息的映射表段。
如果子映射表SMT中没有空白区域，则随后已经存储在子映射表SMT中的映射表段中的一个可以首先擦除，并且随后对应于特定逻辑地址的映射表段可以存储在擦除的区域中。由此，控制单元210可以通过参照存取频率表AFT在已经存储在子映射表SMT中的映射表段中确定擦除的映射表段。
也就是说，控制单元210可以通过参照存取频率表AFT在已经存储在子映射表SMT中的映射表段中擦除具有最低存取频率的映射表段，并且可以在对应的擦除的空白区域中存储包括已经最近请求存取的逻辑地址的L2P信息的映射表段。以这样的方式，子映射表SMT可以基于来自主机的最近的请求一直更新以包括具有高存取频率的映射表段。
现在参照图6提供根据本发明的另一个实施例的数据存储装置10。在本实施例中，将省略与上述实施例重复的内容的详细描述。
根据图6的实施例，数据存储装置10可以包括非易失性存储器装置100和控制器200。
非易失性存储器装置100可以包括主映射表MMT。
控制器200可以包括控制单元210、随机存取存储器220、和存取频率管理单元230。随机存取存储器220可以包括子映射表SMT和存取频率表AFT。
存取频率管理单元230可以包括补偿信号发生器231和存取频率调节器233。存取频率管理单元230可以更新随机存取存储器220中的存取频率表AFT。例如，存取频率调节器233可以更新随机存取存储器220中的存取频率表AFT中的存取频率。可以根据来自主机装置(未示出)的存取请求和从补偿信号发生器231输入的补偿信号中的至少一个而更新存取频率。
图7是根据本发明的一个实施例的数据存储装置的操作方法的流程图。更具体地，图7示出图1或者图6中的数据存储装置10的操作方法中管理映射表段的存取频率的方法。
因此，在步骤S710，存取频率管理单元230的存取频率调节器233可以确定是否从主机装置请求存取(A)或者补偿信号是否从补偿信号发生器231输入(B)。作为步骤S710的确定结果，如果已经从主机装置接收存取请求，则随后可以执行步骤S720。在步骤S720，存取频率调节器233可以通过对包括对应于请求从主机装置存取的逻辑地址的L2P信息的映射表段(下文，称作请求存取的映射表段)施加预定权重而更新所有映射表段的存取频率。
存取频率调节器233可以通过对请求从主机装置存取的存取映射表段、请求存取的映射表段的在先映射表段和后续映射表段分别应用各个预定权重而更新存取频率。例如，待应用于请求存取的映射表段的权重可以是第一权重，待应用于请求存取的映射表段的后续映射表段的权重可以是第二权重，并且待应用于请求存取的映射表段的在先映射表段的权重可以是第三权重。同样地，例如，第一权重可以大于第二权重并且第二权重可以大于第三权重。
在步骤S730，存取频率调节器233可以确定映射表段的存取频率中是否存在超过预定阈值的存取频率。作为确定结果，当存在至少一个超过预定阈值的存取频率时，可以执行步骤S740。否则，可以结束图7所示的操作。
在步骤S740，存取频率调节器233可以使所有映射表段的存取频率减少即时预先增量。然后，可以结束图7所示的操作。
同时，如果在步骤S710确定从补偿信号发生器231输入补偿信号，则可以执行步骤S750。
在步骤S750，存取频率调节器233可以使全部映射表段的存取频率减少预定减量。然后，可以结束图7所示的操作。
图8是示出根据本发明的一个实施例的包括数据存储装置1200的数据处理系统1000的框图。
根据图8的实施例，数据处理系统1000可以包括主机装置1100和数据存储装置1200。
数据存储装置1200可以包括控制器1210和非易失性存储器装置1220。数据存储装置1200可以联接至主机装置1100，诸如例如移动电话、MP3播放器、笔记本电脑、台式电脑、游戏机、电视、车载信息系统等。数据存储装置1200可以是或者包括存储系统。
控制器1210可以包括经由内部总线IB可操作地连接的主机接口单元1211、控制单元1212、存取频率管理单元1213、存储器接口单元1214、随机存取存储器1215、以及错误纠正码(ECC)单元1216。存取频率管理单元1213可以更新非易失性存储器装置1220的各个映射表段的存取频率。
随机存取存储器1215可以用作控制单元1212的工作存储器。随机存取存储器1215可以用作暂时地存储从非易失性存储器装置1220读取的数据或者主机装置1100提供的数据的缓冲存储器。同样地，随机存取存储器1215可以载入通过对应于主机装置1100最近存取的逻辑地址或者最常存取的逻辑地址的映射表段构建的子映射表。
控制单元1212可以通过参考存取频率管理单元1213更新的映射表段的存取频率有效地管理随机存取存储器1215中载入的子映射表。
主机接口单元1211可以连接主机装置1100和控制器1210。例如，主机接口单元1211可通过诸如，以下的各种接口协议中的一个与主机装置1100通信：通用串行总线(USB)协议、通用闪速存储(UFS)协议、多媒体卡(MMC)协议、外围组件互连(PCI)协议、高速PCI(PCI-E)协议、并行高级技术附件(PATA)协议、串行高级技术附件(SATA)协议、小型计算机系统接口(SCSI)协议、以及串列SCSI(SAS)协议。
存储器接口单元1214可以连接控制器1210和非易失性存储器装置1220。存储器接口单元1214可以向非易失性存储器装置1220提供和地址。此外，存储器接口单元1214可以与非易失性存储器装置1220交换数据。
错误纠正码(ECC)单元1215可以ECC编码待存储在非易失性存储器装置1220中的数据。同样地，错误纠正码(ECC)单元1216可以ECC解码从非易失性存储器装置1220读取的数据。错误纠正码(ECC)单元1216可以包括在存储器接口单元1214中。
控制器1210和非易失性存储器装置1220可以制造为各种数据存储装置中的任一种。例如，控制器1210和非易失性存储器装置1220可以集成为一个半导体装置，并且可以制造为MMC形式的多媒体卡、eMMC、RS-MMC和微型-MMC、SD形式的安全数字卡、小型-SD和微型-SD、通用串行总线(USB)存储装置、通用闪速存储(UFS)装置、个人计算机存储卡国际联合会(PCMCIA)卡型存储装置、标准闪存(CF)卡、智能媒体卡、记忆棒等中的任一种。
图9是示出根据本发明的一个实施例的包括固态驱动器(SSD)2200的数据处理系统2000的框图。
根据图9的实施例，数据处理系统2000可以包括主机装置2100和固态驱动器(SSD)2200。
SSD可以包括SSD控制器2210、缓冲存储器装置2220、非易失性存储器装置2231-223n、电源2240、信号连接器2250、和电源连接器2260。
SSD控制器2210可以响应于来自主机装置2100的存取非易失性存储器装置2231-223n。
缓冲存储器装置2220可以暂时地存储待存储在非易失性存储器装置2231-223n中的数据。此外，缓冲存储器装置2220可以暂时地存储从非易失性存储器装置2231-223n读取的数据。暂时地存储在缓冲存储器装置2220中的数据可以在SSD控制器2210的控制下传输至主机装置2100或者非易失性存储器装置2231-223n。
非易失性存储器装置2231-223n可以用作SSD 2200的存储介质。非易失性存储器装置2231-223n可以通过多个通道CH1-CHn分别地联接至SSD控制器2210。一个以上非易失性存储器装置可以联接至一个通道。联接至各个通道的非易失性存储器装置可以联接至同一个信号和数据总线。
电源2240可以将通过电源连接器2260输入的电源PWR提供至SSD2200内部。电源2240可以包括辅助电源2241。当发生突然的断电时，辅助电源2241可以供给电力以使SSD2200正常地停止。辅助电源2241可以包括具有能够充电电源PWR的大电容量的电容器。
SSD控制器2210可以通过信号连接器2250与主机装置2100交换信号SGL。信号SGL可以包括命令、地址、数据等。信号连接器2250可以根据主机装置2100和SSD 2200之间的接口方案，由诸如例如平行高级技术附件(PATA)、串行高级技术附件(SATA)、小型计算机系统接口(SCSI)、串列SCSI(SAS)、外围组件互连PCI和高速PCI(PCI-E)协议中的一个的连接器构造。
图10是示出图9的SSD控制器2210的实例构造的简图。
根据图10的实施例，SSD控制器2210可以包括经由内部总线IB可操作地连接的存储器接口单元2211、主机接口单元2212、错误纠正码(ECC)单元2213、控制单元2214、随机存取存储器2215、以及存取频率管理单元2216。
存储器接口单元2211可以向图9的非易失性存储器装置2231-223n提供控制信号，诸如例如指令和地址。另外存储器接口单元2211可以与非易失性存储器装置2231-223n交换数据。存储器接口单元2211可以在控制单元2214的控制下将从图9的缓冲存储器装置2220传递的数据分布到各个通道CH1-CHn。此外，存储器接口单元2211可以在控制单元2214的控制下，将从非易失性存储器装置2231-223n读取的数据转移至缓冲存储器装置2220。
主机接口单元2212可以提供与主机装置2100以特定协议通信的接口。例如，主机接口单元2212可以通过平行高级技术附件(PATA)协议、串行高级技术附件(SATA)协议、小型计算机系统接口(SCSI)协议、串列SCSI(SAS)协议、外围组件互连PCI协议和高速PCI(PCI-E)协议中的任意一个与主机装置2100通信。
此外，主机接口单元2212可以执行支持主机装置2100将SSD 2200识别为硬盘驱动器(HDD)的磁盘仿真功能。
控制单元2214可以分析并处理从主机装置2100输入的信号SGL。控制单元2214可以根据用于驱动SSD 2200的固件或者软件控制缓冲存储器装置2220和非易失性存储器装置2231-223n的操作。
随机存取存储器2215可以用作控制单元2214的工作存储器。随机存取存储器2215可以载入通过对应于主机装置2100最近存取的逻辑地址或者最常存取的逻辑地址的映射表段构建的子映射表。
存取频率管理单元2216可以更新非易失性存储器装置2231-223n的各个映射表段的存取频率。
控制单元2214可以通过参考存取频率管理单元2216更新的映射表段的存取频率有效地管理随机存取存储器2215中载入的子映射表。
ECC单元2213可以在存储在缓冲存储器装置2220中的数据之中生成待传输至非易失性存储器装置2231-223n的校验数据。生成的校验数据可以与数据一起存储在非易失性存储器装置2231-223n中。ECC单元2231可以检测从非易失性存储器装置2231-223n读取的数据的错误。当检测的错误在可纠正范围内时，ECC单元2213可以纠正检测的错误。
图11是示出根据本发明的一个实施例的安装数据存储装置3300的计算机系统3000的框图。
根据图11的实施例，计算机系统3000可以包括都电联接至系统总线3700的网络适配器3100、中央处理单元(CPU)3200、数据存储装置3300、随机存取存储器(RAM)3400、只读存储器(ROM)3500、和用户界面3600。数据存储装置3300可以构造为图1或者图6所示的数据存储装置10、图8所示的数据存储装置1200或者图9所示的SSD 2200。
网络适配器3100可以提供计算机系统3000与外部网络之间的接口。中央处理单元3200可以执行驱动寄存在RAM3400或者应用程序中的操作系统的一般计算处理。
数据存储装置3300可以存储计算机系统3000中需要的一般数据。例如，用于驱动计算机系统3000的操作系统、应用程序、各种程序模块、程序数据和用户数据可以存储在数据存储装置3300中。
RAM3400可以用作计算机系统3000的工作存储器。在启动时，从数据存储装置3300读取的操作系统、应用程序、驱动程序必要的各种程序模块和程序数据可以载入RAM3400中。
可以在操作系统被驱动之前激活的基本输入/输出系统(BIOS)存储在ROM3500中。计算机系统3000和用户之间的信息交换可以通过用户界面3600实现。
图12是示出根据本发明的一个实施例的包括在数据存储装置10中的非易失性存储器装置100的配置的框图。
根据图12的实施例，非易失性存储器装置100可以包括存储器单元阵列110、行解码器120、列解码器130、数据读取/写入块140、控制逻辑150和电压发生器160。
存储器单元阵列110可以包括布置在字线WL1-WLm和位线BL1-BLn互相交错的区域的存储器单元。存储器单元可以分组成存取单元，诸如例如作为擦除单元的存储块以及作为编程和读取单元的页面。
行解码器120可以通过字线WL1-WLm联接至存储器单元阵列110。行解码器120可以根据控制逻辑160的控制操作。行解码器120可以解码由外部装置(未示出)提供的地址。行解码器120可以基于解码结果选择和驱动字线WL1-WLm。例如，行解码器120可以将由电压发生器160提供的字线电压提供至字线WL1-WLm。
列解码器130可以通过位线BL1-BLn联接至存储器单元阵列110。列解码器130可以根据控制逻辑150的控制操作。列解码器130可以解码外部装置提供的地址。列解码器130可以基于解码结果，将位线BL1-BLn联接至分别对应于位线BL1-BLn的数据读取/写入块140的读取/写入电路。同样地，列解码器130可以基于解码结果驱动位线BL1-BLn。
数据读取/写入块140可以根据控制逻辑150的控制而运行。数据读取/写入块140可以根据操作模式作为写入驱动器或者传感放大器而运行。例如，在写入操作中，数据读取/写入块140可以操作为写入驱动器，将外部装置提供的数据存储在存储器单元阵列110中。作为另一个示例，在读取操作中，数据读取/写入块140可以操作为传感放大器，以从存储器单元阵列110读取数据。
电压发生器160可以生成待在非易失性存储器装置100内部操作中使用的电压。电压发生器160生成的电压可以用于存储器单元阵列110的存储器单元。例如，编程操作中生成的编程电压可以适用于待执行编程操作的存储器单元的字线。作为另一个示例，在擦除操作中生成的擦除电压可以适用于待执行擦除操作的存储器单元的阱区。作为再一个示例，读取操作中生成的读取电压可以适用于待执行读取操作的存储器单元的字线。
控制逻辑150可以基于外部装置提供的控制信号控制非易失性存储器装置100的一般操作。例如，控制逻辑150可以控制非易失性存储器装置100的主操作，诸如例如，非易失性存储器装置100的读取、写入和擦除操作。
尽管已经如上描述了各种实施例，但是，本领域技术人员应当理解，这些实施例仅为本发明的示例。因此，本文描述的其数据存储装置和操作方法不应该限于所述实施例。
对于本领域技术人员将明显的是，在不脱离如权利要求所限定的本发明的精神和范围的情况下可以做出各种改变和变型。

Claims (21)

1.一种数据存储装置，包括：
非易失性存储器装置，其包括主映射表，所述主映射表包括多个映射段；以及
控制器，其包括子映射表，所述子映射表包括所述主映射表的多个映射段中的一部分，其中
所述控制器适用于更新所述主映射表的各个映射段的存取频率；并且
用于基于各个映射段的更新的存取频率确定是否擦除所述子映射表的映射段。
2.根据权利要求1所述的数据存储装置，其中所述控制器包括存取频率管理单元，所述存取频率管理单元包括：
子随机存取存储器，其包括存取频率表，所述存取频率表包括主映射表的映射段的存取频率；以及
存取频率调节器，其适用于根据来自主机装置的存取请求增加存取频率。
3.根据权利要求2所述的数据存储装置，
其中所述存取频率管理单元进一步包括：
补偿信号发生器，其适用于以预定时间间隔生成补偿信号，并且将补偿信号输出至所述存取频率调节器，并且
其中，所述存取频率调节器根据补偿信号使存取频率减少预定减量。
4.根据权利要求2所述的数据存储装置，其中存取频率调节器对主映射表的映射段中对应于请求从主机装置存取的逻辑地址的第一映射段应用第一权重，对所述第一映射段后续的第二映射段应用第二权重，并且对第一映射段之前的第三映射段应用第三权重，从而增加第一映射段、第二映射段和第三映射段的存取频率。
5.根据权利要求4所述的数据存储装置，其中所述第一权重大于所述第二权重和所述第三权重，并且所述第二权重大于所述第三权重。
6.根据权利要求2所述的数据存储装置，其中当存取频率表的存取频率中的至少一个存取频率超过预定阈值时，存取频率调节器使所有的存取频率减少即时预先增量。
7.根据权利要求1所述的数据存储装置，其中多个映射段中的每个包括多个逻辑块地址至物理块地址(L2P)信息。
8.根据权利要求1所述的数据存储装置，其中所述控制器进一步包括主随机存取存储器，所述主随机存取存储器包括：
存取频率表，其包括主映射表的各个映射段的存取频率。
9.根据权利要求8所述的数据存储装置，其中所述存取频率管理单元包括：
补偿信号发生器，其适用于以预定时间间隔生成和输出补偿信号；以及
存取频率调节器，其适用于根据来自主机装置的存取请求增加存取频率，并且根据补偿信号使存取频率减少预定减量。
10.根据权利要求1所述的数据存储装置，其中所述子映射表被包括在控制器中的主随机存取存储器中。
11.一种数据存储装置，包括：
非易失性存储器装置，其包括主映射表，所述主映射表包括多个映射段；
控制单元，其适用于根据从主机装置接收的请求控制非易失性存储器装置；
主随机存取存储器，其包括子映射表，所述子映射表包括主映射表的多个映射段中的一部分映射段；以及
存取频率管理单元，其适用于更新主映射表的多个映射段的存取频率，
其中，所述控制单元基于各个映射段的存取频率确定是否擦除子映射表的映射段。
12.根据权利要求11所述的数据存储装置，其中所述存取频率管理单元包括：
子随机存取存储器，其包括存取频率表，所述存取频率表由主映射表的多个映射段的存取频率组成；
补偿信号发生器，其适用于以预定时间间隔生成和输出补偿信号；以及
存取频率调节器，其适用于根据来自主机装置的存取请求增加存取频率，并且基于补偿信号使存取频率减少预定减量。
13.根据权利要求12所述的数据存储装置，其中当存取频率表的存取频率中的至少一个存取频率超过预定阈值时，存取频率调节器使所有的存取频率减少即时预先增量。
14.根据权利要求12所述的数据存储装置，其中存取频率调节器对主映射表的多个映射段中对应于请求从主机装置存取的逻辑地址的第一映射段应用第一权重，对所述第一映射段后续的第二映射段应用第二权重，并且对第一映射段之前的第三映射段应用第三权重，从而增加第一映射段、第二映射段和第三映射段的存取频率。
15.根据权利要求14所述的数据存储装置，其中所述第一权重大于所述第二权重和所述第三权重，并且所述第二权重大于所述第三权重。
16.根据权利要求11所述的数据存储装置，其中所述主随机存取存储器进一步包括存取频率表，所述存取频率表包括主映射表的各个映射段的存取频率。
17.根据权利要求16所述的数据存储装置，其中所述存取频率管理单元包括：
补偿信号发生器，其适用于以预定时间间隔生成和输出补偿信号；以及
存取频率调节器，其适用于根据来自主机装置的存取请求增加存取频率，并且基于补偿信号使存取频率减少预定减量。
18.一种数据存储装置的操作方法，所述数据存储装置包括包括主映射表的非易失性存储器装置，所述主映射表包括多个映射段和控制非易失性存储器装置的控制器，所述方法包括：
确定是否从主机装置请求存取；以及
当从主机装置请求存取时，更新多个映射段的存取频率。
19.根据权利要求18所述的方法，
其中，所述存取频率的更新包括：
在从主机装置请求存取时，通过对多个映射段中的请求从主机装置存取的映射段施加预定权重而更新多个映射段的存取频率。
20.根据权利要求19所述的方法，
其中，所述存取频率的更新包括：
对请求从主机装置存取的映射段的在先映射段和后续映射段施加预定权重，并且
其中，当待应用于请求从主机装置存取的映射段的权重是第一权重时，待应用于请求存取的映射段的后续映射段的权重是第二权重并且待应用于请求存取的映射段的在先映射段的权重是第三权重，所述第一权重大于第二权重和所述第三权重，并且所述第二权重大于所述第三权重。
21.根据权利要求19所述的方法，进一步包括：
当存取频率中存在超过预定阈值的至少一个存取频率或者当输入补偿信号时，减少所有的存取频率。
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