CN107123629B - 封装结构 - Google Patents
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Abstract
一种封装结构，包括具有多个导电迹线的基板以及通过多个导电凸块设于部分该导电迹线上的电子元件，其中至少一该导电凸块的端面具有垂直相交的长轴与短轴，且该长轴相对该导电迹线的延伸方向偏转一角度，藉以减少用以结合该导电凸块与导电迹线的焊锡材的用量，而避免相邻的两导电迹线发生桥接，且能避免虚焊的情况发生。
Description
技术领域
本发明有关一种封装制造方法，特别是关于一种提高产品良率的封装结构。
背景技术
随着半导体封装技术的演进，半导体装置(Semiconductor device)已开发出不同的封装型态，其中，球栅阵列式(Ball grid array，简称BGA)，例如PBGA、EBGA、FCBGA等，为一种先进的半导体封装技术，其特点在于采用一封装基板来安置半导体元件，并于该封装基板背面植置多数个成栅状阵列排列的焊球(Solder ball)，并藉这些焊球将整个封装单元焊结并电性连接至外部电子装置，使相同单位面积的承载件上可容纳更多输入/输出连接端(I/O connection)以符合高度集积化(Integration)的半导体芯片的需求。
此外，为了符合半导体封装件轻薄短小、多功能、高速度及高频化的开发方向，芯片已朝向细线路及小孔径发展。
如图1A至图1B所示，现有覆晶式半导体封装件1具有一半导体芯片14及供该半导体芯片14设置其上的一封装基板10，且该封装基板10具有多个导电迹线11。具体地，该半导体芯片14的焊垫140上依序形成有铜凸块(Cu pillar)12及焊锡材料13，以于回焊(reflow)该焊锡材料13后，令该焊锡材料13结合该铜凸块12与部分该导电迹线11，使该半导体芯片14覆晶结合至该封装基板10上。该铜凸块12的端面12a的直径D为45微米(μm)。
然而，现有半导体封装件1中，该铜凸块12的端面12a呈圆形，且当各该导电迹线11之间的距离P缩小以符合细间距需求时，在进行回焊该焊锡材料13的过程中，由于该焊锡材料13与该导电迹线11之间的空间缩小，易致使相邻的导电迹线11发生桥接(bridge)的现象(如图1B所示，焊锡材料13’同时触及相邻导电迹线11)，因而导致短路，从而造成产品良率过低及可靠度不佳等问题。
此外，若减少该焊锡材料13的用量(如降低其高度h)，虽可避免上述桥接现象的发生，但会导致虚焊(non wetting)的情况，如图1B所示的焊锡材料13”未能完全充填于该铜凸块12及导电迹线11之间。
或者，各该导电迹线11之间的距离P缩小之时，同时将该铜凸块12的端面12a的直径D缩小，如图1A’中减为40微米的虚线圆，以增加该焊锡材料13与该导电迹线11之间的空间，虽可避免上述桥接现象的发生，但当该半导体芯片14接置于该导电迹线11上而尚未回焊该焊锡材料13时，由于该铜凸块12的端面12a缩小，致使该半导体芯片14容易滑动而发生芯片位移(die shift)的情况。
因此，如何克服上述现有技术的种种问题，实已成目前亟欲解决的课题。
发明内容
鉴于上述现有技术的种种缺失，本发明提供一种封装结构，可避免相邻的两导电迹线发生桥接，且能避免虚焊的情况发生。
本发明的封装结构，包括：基板，其具有多个导电迹线；以及电子元件，其藉多个导电凸块结合至该基板上，且这些导电凸块接触并电性连接至部分该导电迹线，其中，至少一该导电凸块的端面具有垂直相交的长轴与短轴，该长轴的长度大于该短轴的长度，且该长轴相对该导电迹线的延伸方向偏转一角度。
前述的封装结构中，该基板为封装基板或半导体基材。
前述的封装结构中，该电子元件为具有硅穿孔的中介板、线路板、主动元件、被动元件或其组合者。
前述的封装结构中，该导电凸块的端面的形状呈椭圆形或多边形。
前述的封装结构中，该角度为15度至30度。
前述的封装结构中，各该导电凸块的长轴相对该导电迹线的延伸方向偏转的方向为不相同或相同。
前述的封装结构中，各该导电凸块的长轴相对该导电迹线的延伸方向偏转的角度为不相同或相同。
前述的封装结构中，还包括形成于该导电凸块与该导电迹线之间的多个导电元件。例如，该导电元件含有焊锡材料。
由上可知，本发明的封装结构，通过该导电凸块的端面具有垂直相交的长轴与短轴，且该导电凸块的长轴相对该导电迹线的延伸方向偏转一角度，使本发明的封装结构相比于现有技术不仅能避免相邻的导电迹线之间发生桥接，且能避免虚焊的情况及该电子元件位移的发生。
附图说明
图1A及图1B为现有覆晶式半导体封装件的制法的剖视示意图；
图1A’为图1A的局部上视图；
图2为本发明的封装结构的剖视示意图；
图2’及图2”为图2的不同实施例的局部上视图；以及
图3A及图3B为图2’的其它实施例的示意图。
符号说明：
1 半导体封装件
10 封装基板
11,21 导电迹线
12 铜凸块
12a,22a,32a,32b 端面
13,13’,13” 焊锡材料
14 半导体芯片
140,240 焊垫
2 封装结构
20 基板
22,32 导电凸块
220,320,320’ 长轴
221,321,321’ 短轴
23 导电元件
24 电子元件
24a 主动面
24b 非主动面
P,S 距离
R,t 长度
X 延伸方向
θ 角度
L 横向尺寸
h 高度
D 直径。
具体实施方式
以下通过特定的具体实施例说明本发明的实施方式，本领域技术人员可由本说明书所揭示的内容轻易地了解本发明的其他优点及功效。
须知，本说明书所附图所绘示的结构、比例、大小等，均仅用以配合说明书所揭示的内容，以供本领域技术人员的了解与阅读，并非用以限定本发明可实施的限定条件，故不具技术上的实质意义，任何结构的修饰、比例关系的改变或大小的调整，在不影响本发明所能产生的功效及所能达成的目的下，均应仍落在本发明所揭示的技术内容得能涵盖的范围内。同时，本说明书中所引用的如“上”及“一”等的用语，也仅为便于叙述的明了，而非用以限定本发明可实施的范围，其相对关系的改变或调整，在无实质变更技术内容下，当也视为本发明可实施的范畴。
图2为本发明的封装结构2的剖视示意图。如图2所示，所述的封装结构2包括：一具有多个导电迹线21的基板20、以及以多个导电凸块22设于该基板20上的一电子元件24。
所述的基板20为封装基板，其具有多个介电层及多个线路层，且这些导电迹线21属于最外层的线路层，其设于最外层的介电层上并电性连接其它层的线路层，其中，形成该介电层的材质为预浸材(prepreg)。
于另一实施例中，该基板20可为具线路结构的半导体基材，如晶圆、芯片、具有硅穿孔(Through-Silicon Via，简称TSV)的中介板等，且该线路结构具有多个介电层及多个线路重布层(redistribution layer，简称RDL)，其中，这些导电迹线21设于最外层的介电层上并电性连接其它线路重布层。
所述的电子元件24为具有硅穿孔的中介板、线路板、主动元件、被动元件或其组合者，其中，该主动元件为例如半导体芯片或晶圆，而该被动元件为例如电阻、电容及电感。
于本实施例中，该电子元件24为主动元件，其具有相对的主动面24a及非主动面24b，且该主动面24a具有多个焊垫240。
所述的导电凸块22结合于各该焊垫240与部分该导电迹线21的间。
于本实施例中，该导电凸块22为金属凸块，如铜凸块，且如图2’所示，该导电凸块22的端面22a具有垂直相交的长轴220与短轴221，其中，该长轴220的长度R(约70微米)大于该短轴221的长度t(约40微米)，且该长轴220与该导电迹线21的延伸方向X(如纵向)未相互平行设置。具体地，该导电凸块22的长轴220相对该导电迹线21的延伸方向X偏转一角度θ(各导电凸块22的这些角度θ可相同或不相同)，其约为15度至30度(如图2’所示的20度)，且缩小该导电凸块22的宽度尺寸(即该短轴221的长度t)，例如，将现有直径的45微米改为40微米，但该导电凸块22的横向尺寸L仍为45微米。
此外，该导电凸块22的端面22a的形状呈椭圆。于其它实施例中，如图3A及图3B所示，该导电凸块32的端面32a,32b的形状也可呈多边形，例如，具有垂直相交的长轴320与短轴321的长方形、或具有垂直相交的长轴320’与短轴321’的六边形。
又，各该导电凸块22的长轴220相对该导电迹线21的延伸方向X偏转的方向为不相同。具体地，如图2’所示，其中一导电凸块22向顺时针偏转，而另一导电凸块22向逆时针偏转。由此，可相互平衡支撑该电子元件24，以避免于回焊导电元件23时发生该电子元件24旋转。
应可理解地，这些导电凸块22的长轴220相对该导电迹线21的延伸方向X偏转的方向也可相同，如图2”所示。
另外，该封装结构2还包括形成于各该导电凸块22与部分该导电迹线21之间的多个导电元件23，以于回焊该导电元件23之后，该导电元件23接触该导电凸块22的一端会呈椭圆形，而另一端会包覆该导电迹线21。
于本实施例中，该导电元件23可为焊锡凸块、外覆焊锡材的铜凸块、或其它各种含有焊锡材料的凸块。
因此，当各该导电迹线21之间的距离S(如图2’所示)缩小而符合细间距需求时，本发明的封装结构2通过该导电凸块22具有短轴221的设计，故于进行回焊该导电元件23的过程中，相邻的导电迹线21不会发生桥接的现象，因而能避免短路，从而提高产品良率及可靠度。
此外，各该导电迹线21之间的距离S(如图2所示)缩小而符合细间距需求之时，且同时该导电凸块22形成有该短轴221的情况下，本发明的封装结构2通过该导电凸块22的偏转设置，使该导电凸块22的横向尺寸L仍能维持一定长度(如45微米)，故相比于现有技术，本发明的封装结构2于该电子元件24接置于该导电迹线21上而尚未回焊该导电元件23时，该导电凸块22仍能提供一定的承载结合力，以避免该电子元件24发生滑动。
又，将该导电凸块22的短轴221的长度t从现有铜凸块直径的45微米改为40微米时，相比于设于未偏转的导电凸块上的导电元件，该导电元件23的体积能减少，故在焊锡量减少(即该导电元件23的体积减少)的情况下，也能避免该导电元件23致使相邻的两导电迹线21发生桥接的问题。
另外，通过该导电凸块22的偏转设置，以于减少该导电元件23的用量时，该导电元件23仍会包覆该导电迹线21，故能避免虚焊的情况发生。
综上所述，本发明的封装结构，主要通过该导电凸块的偏转设计，不仅能避免相邻的导电迹线之间发生桥接，且能减少焊锡的使用量而不会发生虚焊的情况，并能避免该导电凸块与导电迹线之间发生滑动而导致电子元件位移的问题。
上述实施例仅用以例示性说明本发明的原理及其功效，而非用于限制本发明。任何本领域技术人员均可在不违背本发明的精神及范畴下，对上述实施例进行修改。因此本发明的权利保护范围，应如权利要求书所列。
Claims (7)
1.一种封装结构，其特征为，该封装结构包括：
基板，其具有多个导电迹线；
电子元件，其藉多个导电凸块结合至该基板上，且所述导电凸块电性连接至部分该导电迹线，其中，至少任二该导电凸块的端面具有垂直相交的长轴与短轴，该长轴的长度大于该短轴的长度，且该长轴相对该导电迹线的延伸方向偏转一角度，且各该导电凸块的长轴相对该导电迹线的延伸方向偏转的方向为不相同，其中一该导电凸块向顺时针偏转，而另一该导电凸块向逆时针偏转；以及
导电元件，其形成于该导电凸块与该导电迹线之间。
2.如权利要求1所述的封装结构，其特征为，该基板为封装基板或半导体基材。
3.如权利要求1所述的封装结构，其特征为，该电子元件为具有硅穿孔的中介板、线路板、主动元件、被动元件或其组合者。
4.如权利要求1所述的封装结构，其特征为，该导电凸块的端面的形状呈椭圆形或多边形。
5.如权利要求1所述的封装结构，其特征为，该角度为15度至30度。
6.如权利要求1所述的封装结构，其特征为，各该导电凸块的长轴相对该导电迹线的延伸方向偏转的角度为不相同或相同。
7.如权利要求1所述的封装结构，其特征为，该导电元件含有焊锡材料。
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|---|---|---|---|---|
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Legal Events
| Date | Code | Title | Description |
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| PB01 | Publication | ||
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| SE01 | Entry into force of request for substantive examination | ||
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| GR01 | Patent grant | ||
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