CN107103934A - 半导体器件及其驱动方法 - Google Patents

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Abstract

可以提供一种半导体器件以及半导体器件的驱动方法。半导体器件可以包括单元阵列，单元阵列包括多个数据区。半导体器件可以包括ECC(错误校正码)区，ECC区被配置为在任何时候仅分配给少于所有数据区的数据区，以储存与数据区相对应的奇偶校验数据。

Description

半导体器件及其驱动方法
相关申请的交叉引用
本申请要求于2016年2月22日向韩国知识产权局提交的第10-2016-0020575号韩国申请的优先权，其全部内容通过引用合并于此。
技术领域
各种实施例总体上涉及一种半导体器件及其驱动方法，更具体地，涉及一种关于包括错误校正码电路的半导体器件的技术。
背景技术
随着施加到存储单元的电压降低和单元尺寸减小，软错误容限(tolerance)的退化已经成为问题。作为使用校正这种数据错误的错误校正码(在下文中称为”ECC“)电路的半导体集成设备，已经公开了通过将奇偶校验位添加到正常数据而对故障位进行校正的电路技术。
即，在制造半导体存储器件之后，执行测试以选择故障存储单元。根据用于提高半导体存储器件的良率的方法之一，向半导体存储器件设置ECC功能。
这种ECC电路可以限定为这样一种电路：它执行实时检测和校正数据缺陷的功能，并且在存储器的DQ数据传输中正常地将附加的奇偶校验位添加到DQ数据。即，半导体存储器件检查DQ数据和添加的奇偶校验位是否根据规定的协议进行传输，由此检测数据错误。
在片上(on-die)ECC电路中，ECC区被分配，以执行与所有单元阵列相对应的ECC操作。因此，由于数据区的尺寸增加，ECC区的尺寸也增加，导致用于储存奇偶校验位的奇偶校验区的面积增加。
发明内容
在实施例中，可以提供一种半导体器件。半导体器件可以包括单元阵列，单元阵列包括多个数据区，将要进行ECC(错误校正码)操作的数据区可以基于刷新操作而对应于ECC地址顺序地改变。半导体器件可以包括ECC区，在ECC区中，ECC操作对应于所述多个数据区中的一些数据区而被执行，以及与所述多个数据区对应的奇偶校验数据根据数据区而被顺序地储存。
在实施例中，可以提供一种驱动半导体器件的方法。所述方法可以包括基于刷新信号读取从多个数据区选择的相应的数据区的数据的步骤。所述方法可以包括执行奇偶校验操作以及将奇偶校验位写入ECC区的步骤。所述方法可以包括执行针对相应的数据区的ECC操作以及校正错误的步骤。所述方法可以包括在施加下一个刷新信号时读取奇偶校验位和相应的数据区的数据、执行ECC操作以及校正错误的步骤。
在实施例中，可以提供一种半导体器件。半导体器件可以包括单元阵列，单元阵列包括多个数据区。半导体器件可以包括ECC(错误校正码)区，ECC区被配置为在任何时候仅被分配给少于所有数据区的数据区，以储存与数据区相对应的奇偶校验数据。
其中，将要进行ECC操作的数据区对应于ECC地址顺序地改变。
其中，将要进行ECC操作的数据区基于刷新操作而对应于ECC地址顺序地改变。
其中，与多个数据区对应的奇偶校验数据根据数据区而被顺序地储存。
附图说明
图1是图示了用于解释半导体器件内的数据区和奇偶校验区的示例的代表的示图。
图2是图示了用于解释根据实施例的半导体器件的构思的示例的代表的示图。
图3是根据实施例的半导体器件的示例的代表的配置图解。
图4是图3的命令/地址发生器的示例的代表的配置图解。
图5是图4的控制信号发生器的示例的代表的配置图解。
图6是图示了用于解释根据实施例的半导体器件的操作的示例的代表的流程图。
图7是图3的错误较正电路的示例的代表的配置图解。
图8是图7的故障防止电路的示例的代表的配置图解。
图9图示了应用根据以上关于图1至图8讨论的各种实施例的半导体器件和/或驱动半导体器件的方法的系统的代表的示例的框图。
具体实施方式
各种实施例可以涉及：分配小的奇偶校验区以及根据时间来改变单元区(在其处执行错误校正码(ECC))，由此减少奇偶校验位的存储空间。
根据各种实施例，在其处执行错误校正码(ECC)的单元区可以根据时间而改变，从而可以减少奇偶校验位的存储空间。
在下文中，将在下面参照附图通过实施例的各种示例来描述半导体器件及其驱动方法。
图1是图示了用于解释半导体器件内的数据区和奇偶校验区的示例的代表的示图。
半导体器件包括用于储存数据的数据区10以及用于储存奇偶校验位的奇偶校验区20。数据区10经由数据线IO输入和输出(输入/输出)数据。奇偶校验区20经由奇偶校验线PIO输入/输出奇偶校验位。
在半导体器件中，奇偶校验区20被分配，以执行与整个数据区10相对应的错误校正码(在下文中被称为‘ECC’)操作。因此，随着数据区10的尺寸增加，奇偶校验区20的尺寸也增加。
存储单元可能执行不期望的异常操作，从而产生错误。此外，当存储单元在其使用期间退化并且发生故障时，可能会出现致命的系统错误。
就此而言，为了基本上防止出现这种情况，在临界条件下执行测试，以预先执行用于选择弱单元的操作。然而，即便产品在通过如上所述的充分测试之后被售出，在其使用期间也可能由于任何原因而出现不期望的缺陷。
即便在半导体器件的使用期间在存储器内出现1位错误，ECC电路可以被用作能够修复错误的方法。当没有应用ECC时，由于各种因素而可能发生故障，并且也可能发生致命的系统错误。
然而，为了使用ECC电路，需要附加的奇偶校验位。因此，在现有的存储容量中需要附加地储存奇偶校验位的空间。
图2是图示了用于解释根据实施例的半导体器件的构思的示例的代表的示图。
根据实施例的半导体器件包括单元阵列100和ECC区200。
单元阵列100包括多个存储单元，以及执行数据读取/写入。此外，单元阵列100被分成多个数据区AREA1至AREA4。
ECC区200储存用于校正错误的奇偶校验数据。ECC区200可以布置在单元阵列100的最外的边缘处，并且可以被分配给虚设区。当ECC区200被分配给虚设区块(mat)时，可以应用ECC而没有单元数量的增加。
此外，ECC区200被分配给单元阵列100的某些数据区，并且执行与多个数据区AREA1至AREA4相对应的ECC操作。即，ECC区200被顺序地分配给多个数据区AREA1至AREA4，并且执行与一个数据区相对应的ECC操作。
图1的半导体器件执行关于整个数据区10的单元的ECC操作。然而，在实施例中，被应用ECC区200的单元对应于是整个单元阵列100的区域的一部分的数据区(例如，数据区AREA1)，并且没有将ECC应用到剩余的数据区。
即，在实施例中，未对整个单元阵列100设置能够储存奇偶校验位的空间，而设置对应于单元阵列100的部分数据区AREA的奇偶校验位存储空间。
随着时间的推移，被应用ECC的数据区改变，从而也可以对剩余的数据区AREA2至数据区AREA4顺序地执行ECC操作。即，被应用ECC的地址不是固定的，而是随着时间的推移而改变的，从而可以将ECC顺序地应用到整个单元阵列100。
因此，在实施例中，使用ECC校正错误，并且用于储存奇偶校验数据的ECC区200的空间未分配给整个单元阵列100，而是被分配对应于一个数据区AREA的尺寸，从而可以使ECC空间最小化。
此外，单元阵列100经由数据线IO输入/输出特定单位的数据。ECC区200经由奇偶校验线PIO输入/输出特定单位的奇偶校验数据。
如上所述，用于输入/输出正常数据的数据线IO以及用于输入/输出奇偶校验数据的奇偶校验线PIO彼此分开。在这种情况下，在写入或读取操作中，可以经由数据线与奇偶校验数据分开地输入/输出数据。
图3是根据实施例的半导体器件的示例的代表的配置图解。
例如，实施例包括单元阵列100、ECC区200、控制电路300、命令/地址发生器400、ECC操作电路500和错误校正电路600。
控制电路300对应于刷新地址REFADD、激活信号ACT以及刷新信号REF，生成行地址ROW_ADD、外部写入/读取信号E_WT/RD、行使能信号ROW_EN、外部列地址E_CA、列地址计数信号CNT_CA以及芯片选择信号CRESET。
命令/地址发生器400接收行地址ROW_ADD、外部写入/读取信号E_WT/RD、行使能信号ROW_EN、外部列地址E_CA、列地址计数信号CNT_CA以及芯片选择信号CRESET，并且生成ECC地址ECC_ADD、ECC写入/读取信号ECC_WT/RD、列地址CA以及写入/读取信号WT/RD。
ECC地址ECC_ADD和ECC写入/读取信号ECC_WT/RD输出到ECC区200。列地址CA和写入/读取信号WT/RD输出到单元阵列100。
ECC操作电路500经由数据线IO接收来自单元阵列100的数据，以及经由奇偶校验线PIO接收来自ECC区200的奇偶校验数据，从而执行ECC操作。
在正常激活模式下，ECC操作电路500对应于读取命令或写入命令执行ECC操作。当发生1位故障时，这种ECC操作电路500对应于经由数据线IO施加的数据和经由奇偶校验线PIO施加的奇偶校验数据来校正错误。
即，在单元阵列100的读取操作中，ECC操作电路500读取单元阵列100的所有数据和ECC区200的奇偶校验数据，并且执行错误校正操作。此外，在单元阵列100的写入操作中，ECC操作电路500将数据储存在单元阵列100内，并且将奇偶校验数据储存在ECC区200内。
ECC操作电路500对应于分别经由数据线IO和奇偶校验线PIO施加的数据和奇偶校验数据来操作ECC，并且将错误校正数据输出至外部。
ECC操作电路500将标记信号FLAG输出至错误校正电路600，标记信号FLAG在故障数据出现时被激活。ECC操作电路500包括标记发生器510，标记发生器510在故障数据出现时检测故障数据，并且激活标记信号FLAG。ECC操作电路500将针对每个存储体被激活的行地址ADD输出至错误校正电路600。
当激活信号ACT被激活时，错误校正电路600对应于被激活的行地址ADD和从ECC操作电路500施加的标记信号FLAG，而将行地址RADD输出至单元阵列100，从而校正在ECC操作结果中的错误。即，当故障数据作为ECC操作电路500的操作结果已经出现在单元阵列100内时，错误校正电路600校正相应故障的错误。然后，为了基本上避免之后可能出现的缺陷，错误校正电路600可以储存故障地址，从而提高地址的可靠性并修复故障单元。
图4是图3的命令/地址发生器400的示例的代表的详细配置图解。
命令/地址发生器400包括控制信号发生器410、ECC地址发生器420、列命令信号发生器430以及列地址选择电路440。
控制信号发生器410接收芯片重置信号CRESET和行地址ROW_ADD<M:N>，并且输出命中信号HIT以及模式选择信号M1HIT、M2HIT和M3HIT。
在实施例中，作为示例已经描述了如下情况：行地址ROW_ADD<M:N>表示所有行地址ROW_ADD<0:N>中的最上的2位地址。即，当单元阵列100内的数据区AREA的数量是2时，行地址ROW_ADD<M:N>的数量可以设定为2。
然而，实施例不限于此，行地址ROW_ADD<M:N>的数量可以对应于单元阵列100内的数据区AREA1至AREA4的数量而改变。
ECC地址发生器420对应于命中信号HIT和行地址ROW_ADD<0:N>来生成ECC地址ECC_ADD。即，ECC地址发生器420对应于表示数据区的地址信息的命中信号HIT和行地址ROW_ADD<0:N>来生成ECC地址ECC_ADD。
列命令信号发生器430接收外部写入/读取信号E_WT/RD、行使能信号ROW_EN以及模式选择信号M1HIT、M2HIT和M3HIT，并且输出写入/读取信号WT/RD和ECC写入/读取信号ECC_WT/RD。
当激活信号ACT或刷新信号REF被激活时，行使能信号ROW_EN被使能。写入/读取信号WT/RD是用于在正常模式下写入/读取数据区AREA的数据的命令信号。ECC写入/读取信号ECC_WT/RD是用于写入/读取ECC区200的奇偶校验数据的命令信号。
列地址选择电路440接收外部列地址E_CA、列地址计数信号CNT_CA以及模式选择信号M1HIT、M2HIT和M3HIT，并且输出列地址CA。
图5是图4的控制信号发生器410的示例的代表的详细配置图解。
控制信号发生器410包括模式选择信号发生器411和命中信号发生器416。
模式选择信号发生器411锁存芯片重置信号CRESET，以生成模式信号MODE1、MODE2和MODE3，并且将命中信号HIT与模式信号MODE1、MODE2和MODE3组合，以输出模式选择信号M1HIT、M2HIT和M3HIT。这种模式选择信号发生器411包括列地址计数器412、振荡器413、模式发生器414和组合电路415。
列地址计数器412对应于芯片重置信号CRESET来计数列地址，并且生成结束信号END。当列地址被激活预定数目时，列地址计数器412激活结束信号END。
振荡器413使芯片重置信号CRESET振荡，并且生成振荡结束信号OSCEND。振荡器413仅使芯片重置信号CRESET振荡预设时间，并且在预设时间结束时激活振荡结束信号OSCEND。
模式发生器414对应于芯片重置信号CRESET、结束信号END和振荡结束信号OSCEND来生成模式信号MODE1、MODE2和MODE3。模式信号MODE1、MODE2和MODE3顺序地被激活。即，当模式信号MODE1、MODE2和MODE3之中的任一个被激活时，剩余的其它模式信号进入去激活状态。
这种模式发生器414包括多个锁存器L1至L3以及脉冲发生器P1和P2。在实施例中，多个锁存器L1至L3可以分别包括SR锁存器。
锁存器L1与第一模式信号生成电路相对应，并且锁存芯片重置信号CRESET以输出模式信号MODE1。锁存器L1对应于结束信号END而被重置。
脉冲发生器P1和锁存器L2对应于第二模式信号生成电路，并且锁存模式信号MODE1以输出模式信号MODE2。脉冲发生器P1包括多个反相器IV1至IV9和与非(NAND)门ND1。
反相器IV1使模式信号MODE1反相。以反相器链结构彼此耦接的多个反相器IV2至IV8使反相器IV1的输出反相并延迟。NAND门ND1对反相器IV1的输出和反相器IV8的输出执行NAND操作。反相器IV9使NAND门ND1的输出反相。
锁存器L2将脉冲发生器P1的输出锁存，以输出模式信号MODE2。锁存器L2通过振荡结束信号OSCEND来重置。
脉冲发生器P2和锁存器L3对应于第三模式信号生成电路，并且锁存模式信号MODE2以输出模式信号MODE3。脉冲发生器P2包括多个反相器IV10至IV18和与非(NAND)门ND2。
反相器IV10使模式信号MODE2反相。以反相器链结构彼此耦接的多个反相器IV11至IV17使反相器IV10的输出反相并延迟。NAND门ND2对反相器IV10的输出和反相器IV17的输出执行NAND操作。反相器IV18使NAND门ND2的输出反相。
锁存器L3将脉冲发生器P2的输出锁存，以输出模式信号MODE3。锁存器L3通过结束信号END来重置。
组合电路415将模式信号MODE1、MODE2和MODE3与命中信号HIT组合，并且输出模式选择信号M1HIT、M2HIT和M3HIT。
这种组合电路415包括多个NAND门ND3至ND5。NAND门ND3对模式信号MODE1和命中信号HIT执行NAND操作，并且输出模式选择信号M1HIT。NAND门ND4对模式信号MODE2和命中信号HIT执行NAND操作，并且输出模式选择信号M2HIT。NAND门ND5对模式信号MODE3和命中信号HIT执行NAND操作，并且输出模式选择信号M3HIT。
即，在命中信号HIT已经被使能为高电平的状态下，当模式信号MODE1被激活为高电平时，模式选择信号M1HIT具有低电平。在命中信号HIT已经被使能为高电平的状态下，当模式信号MODE2被激活为高电平时，模式选择信号M2HIT具有低电平。在命中信号HIT已经被使能为高电平的状态下，当模式信号MODE3被激活为高电平时，模式选择信号M3HIT具有低电平。
命中信号发生器416包括区计数器417和比较器418。
区计数器417对应于模式信号MODE1而输出区信号AREA_INFO。当模式信号MODE1被使能时，区计数器417执行计数操作。
比较器418将区信号AREA_INFO与行地址ROW_ADD<M:N>相比较，并且输出命中信号HIT。行地址ROW_ADD<M:N>包括一片或更多片故障地址信息。区信号AREA_INFO包括输入地址信息。例如，当区信号AREA_INFO与行地址ROW_ADD<M:N>彼此一致时，比较器418将命中信号HIT激活为高电平，并且输出被激活的命中信号HIT。
实施例可以具有如下特征：被执行ECC的数据区AREA1至AREA4随着时间的推移而改变。当被应用ECC的数据区AREA1至AREA4改变并且对单元阵列100的新区执行ECC时，需要基于已经储存的单元数据来生成新的奇偶校验位。
例如，如图2所示，假定ECC区从数据区AREA1改变至数据区AREA2。然后，应当更新将要储存在新的数据区AREA2的奇偶校验区中的奇偶校验数据，而不是储存在现有的数据区AREA1的奇偶校验区中的奇偶校验数据。这种操作可以在刷新操作中执行。
图6是图示用于解释根据实施例的半导体器件的操作的示例的代表的流程图。
当模式信号MODE1被激活时，将刷新命令施加至相应的区地址，并且读取数据。然后，使用读取的数据执行奇偶校验操作，以在ECC区中写入数据(步骤S1)。
即，当刷新信号REF在刷新模式下被激活时，确定将要被刷新的地址是否对应于已被施加ECC的数据区AREA1。当地址对应于已被施加ECC的区时，读取用于列地址的数据。
当刷新信号REF被激活时，检查数据区AREA1的数据，并且执行奇偶校验操作，从而将计算值储存在ECC区200内。对于每个特定周期(例如，7.8s)，应当刷新模式行地址。
当刷新数据区AREA1内的相应的地址时，ECC操作电路500在刷新操作的执行期间读取数据，并且执行奇偶校验操作。此后，执行用于将经由奇偶校验操作得到的数据重新写入ECC区200内的操作。
然后，确定刷新地址REFADD是否与数据区AREA1的最终地址相对应。当针对数据区AREA1的所有选择单元计算奇偶校验位的值时，激活模式信号MODE2。
此后，当激活模式信号MODE2时，振荡器413执行振荡操作。然后，针对数据区AREA2执行激活操作和写入/读取操作，从而执行ECC操作。此外，当已经出现错误时，校正错误并且校正相应的地址(步骤S2)。
即，仅针对单元阵列100的被选中的数据区AREA2执行ECC操作，并且执行写入/读取操作。在模式信号MODE2的激活时段，执行正常的读取/写入操作，而当访问被施加ECC的区时，附加地执行ECC操作。在这种情况下，ECC操作执行的时间可以因ECC区200的容量以及单元的可靠性而改变，并且可以设定为优选时间。当振荡器413的振荡操作结束时，振荡结束信号OSCEND被激活，从而激活模式信号MODE3。
接下来，当模式信号MODE3被激活时，将刷新命令施加至相应的区地址。然后，ECC操作电路500读取单元阵列100的数据和ECC区200的奇偶校验数据。此外，ECC操作电路500执行ECC操作。当已经出现错误时，校正错误并且校正相应的地址(步骤S3)。
即，将刷新信号REF施加至单元阵列100，从而刷新与刷新地址相对应的单元。确定刷新地址是否与被施加ECC的区相对应，并且当刷新地址与被施加ECC的区相对应时，读取数据和奇偶校验数据。
然后，ECC操作电路500读取已被施加ECC的数据区AREA2的所有数据以及ECC区200的奇偶校验位，执行奇偶校验检查，并且确定故障或通过。当故障发生时，ECC操作电路500经由标记发生器510激活标记信号FLAG，并且将被激活的行地址ADD输出至错误校正电路600。
当故障数据出现时，经由错误校正电路600修复故障地址。在扫描被选中的数据区AREA2的所有地址之后，进入用于执行针对下一数据区AREA3的EEC的构建模式。
在给定的ECC时间内，可以对特定单元执行若干次读取/写入操作，但是可以一次也不对特定单元执行读取/写入操作。需要周期性地检查故障是否已经出现在还未经ECC操作而读取的单元的数据中。因此，可以预先去除可能出现在单元内的故障因素。
当错误已经出现在ECC的结果中时，相应的地址被认为是故障地址，并且执行用于修复故障地址的操作。即，储存故障地址，并且以更快的周期对故障单元频繁地执行刷新，从而能够提高单元数据的可靠性。可选择地，可以执行用于复制相应地址的单元以及执行封装后修复的方法。根据另一个方法，也可以对相应的地址进行说明，并且也可以修复相应的地址。
如上所述，根据实施例，为了执行ECC操作，主要需要三个模式。第一，改变将要进行ECC的数据区AREA，并且需要准备ECC操作的构建过程(模式1)。第二，需要正常的ECC操作(模式2)。第三，在下一个数据区AREA改变之前，根据刷新命令校正错误(模式3)。
图7是图3的错误较正电路600的示例的代表的配置图解。
错误较正电路600包括地址锁存电路610和故障防止电路620。
地址锁存电路610储存从ECC操作电路500施加的被激活的行地址ADD。当标记信号FLAG被激活时，地址锁存电路610将储存的故障地址输出至故障防止电路620。当激活信号ACT被激活时，地址锁存电路610输出故障地址FADD。
地址锁存电路610将行地址ADD顺序地储存在锁存器内，其中，行地址ADD已与激活命令同步地被激活。地址锁存电路610锁存并储存行地址ADD，直到执行预充电操作为止。
当在特定的存储体内已经出现故障时，来自ECC操作电路500的标记信号FLAG被激活，地址锁存电路610将与故障数据相对应的故障地址FADD输出至故障防止电路620。
地址锁存电路610可以逐一地设置到每个存储体。例如，当存储体的数量是4时，可以设置4个地址锁存电路610。
在ECC操作电路500执行ECC操作的同时，地址锁存电路610锁存被激活的行地址ADD，并且将故障地址FADD输出至故障防止电路620。在这种情况下，当标记信号FLAG被激活时，地址锁存电路610将锁存的故障地址FADD输出至故障防止电路620。
地址锁存电路610可以锁存行地址信息，直到行地址被施加于存储体的行线且列地址针对列线而被选中。需要预定的时间，直到施加行地址和施加列地址来选择存储体的存储单元为止。
因此，当从ECC操作电路500施加的行地址ADD不被储存直到施加行地址和施加列地址为止时，关于故障地址的信息可能会丢失。就此而言，在实施例中，从ECC操作电路500施加的行地址ADD经由地址锁存电路610被储存预定的时间。
故障防止电路620对应于标记信号FLAG和故障地址FADD来执行用于修复故障数据的操作。可以通过片上ECC操作电路500来校正其中已经发生1位故障的地址。然而，当1位故障发生且随后另外的1位故障再次发生时，故障单元的校正是不可能的。
就此而言，在实施例中，当1位故障发生时，错误被ECC操作电路500校正，并且故障单元在故障防止电路620中被修复，使得在单元内不再发生另外的故障。即，当存储体中发生错误时，故障防止电路620基本上防止错误在故障数据的相应地址内发生。
可以存在用于修复故障地址的各种电路，使得在其中不再发生错误。在实施例中，故障地址被认为与弱单元相对应，并且针对故障单元执行附加的刷新操作，由此修复故障单元，使得在地址内不发生错误。
这种故障防止电路620将行地址RADD输出至每个存储体，并且刷新故障单元，由此修复故障数据。
当标记信号FLAG被激活时，故障防止电路620对应于故障地址FADD将用于刷新故障单元的行地址RADD输出至相应的存储体。
故障防止电路620也可以在至少一个弱单元的地址的基础上调整刷新次数，所述弱单元具有比多个存储单元之中的正常单元的保持时间短的保持时间。在这种情况下，故障防止电路620可以控制刷新操作，以使得刷新操作针对弱单元在按标准限定的刷新周期内被执行至少两次。
即，在测试模式下，故障防止电路620执行刷新操作，并且储存关于具有弱地址特征的单元的地址信息。此外，当故障地址FADD与弱单元相对应时，故障防止电路620可以控制刷新操作的次数以对刷新操作的次数进行增加。
为了基本上保持被储存的数据，诸如动态随机存取存储器(DRAM)的易失性存储器件执行刷新操作。当易失性存储器件的存储单元具有比按标准限定的刷新周期短的数据保持时间时，包括存储单元的行线应当用冗余单元的行线来替代。
随着存储单元的大小减小，具有比刷新周期短的数据保持时间的存储单元的数量增加，导致冗余单元数量的增加。
因此，需要在根据半导体器件的标准来基本上维持刷新时间间隔的同时，根据各个存储单元的数据保持特征来适应性地执行刷新操作。在根据各个存储单元的数据保持特征来适应性地执行刷新操作的情况下，能够减少应当用冗余单元的行线替代的行线的数量。
在实施例中，作为示例已描述了如下情况：故障防止电路620通过对故障地址FADD执行附加的刷新操作来修复故障单元；然而，实施例不限于此，故障防止电路620也可以通过软修复方案来修复故障单元。
软修复方案可以在故障已经发生在特定的行地址内时，执行用冗余字线代替特定的行地址的操作。因此，故障防止电路620可以使用将被储存在单元内的数据储存在冗余字线中的字线复制方案。
即，故障防止电路620可以使用这样的方案：使能故障字线，经由感测放大器锁存数据，使能冗余字线，然后基本上允许相同的数据经由感测放大器被写入冗余字线。
图8是图7的故障防止电路620的示例的代表的配置图解。
故障防止电路620包括故障地址储存器630、刷新地址计数器640以及选择电路650。故障地址储存器630包括故障地址表631和刷新地址发生器632。
故障地址储存器630在故障地址表631中储存故障地址FADD，当标记信号FLAG被激活时故障地址FADD从地址锁存电路610施加。可以将故障地址FADD顺序地储存在故障地址表631的线的预定数字内。故障地址表631可以包括锁存部。
故障地址表631可以包括表地址地段和刷新地址字段，表地址字段表示每个线的地址，需要刷新操作的故障地址FADD储存在刷新地址字段中。
在刷新地址字段内，可以将与故障地址FADD相对应的刷新地址储存为位信息。可以通过刷新地址发生器632顺序地输出储存在故障地址表631内的刷新地址R_ADD。
例如，当标记信号FLAG被激活时，刷新地址发生器632可以通过计数器的操作而将储存在故障地址表631内的故障地址FADD顺序地输出为刷新地址R_ADD。即，刷新地址发生器632将储存在故障地址表631的每个线内的故障地址FADD输出为用于执行刷新操作的刷新地址R_ADD。
在实施例中，作为示例描述了故障地址表631包括锁存部的情形；然而，实施例不限于此，故障地址表631也可以用一次性可编程存储器或非易失性存储器来实现，一次性可编程存储器诸如激光可编程熔丝存储器、反熔丝存储器以及电可编程熔丝存储器，非易失性存储器诸如MRAM(磁性随机存取存储器)、RRAM(电阻式随机存取存储器)、PRAM(相变随机存取存储器)以及快闪存储器。
在正常操作中，故障防止电路620对应于刷新地址计数器640来执行刷新操作。刷新地址计数器640计数刷新信号REF，并且输出用于顺序地刷新整个存储单元阵列的刷新地址REF_ADD。
刷新信号REF可以响应于周期性地从主机设备施加的刷新命令而生成。刷新信号REF可以是自动刷新信号，自动刷新信号在半导体器件的正常访问模式下通过存储器控制器的命令而施加。刷新信号REF也可以通过包括在半导体器件内的内置计时器而生成。
选择电路650对应于行激活信号RACT来选择从故障地址储存器630施加的刷新地址R_ADD以及从刷新地址计数器640施加的刷新地址REF_ADD中的任一个，并且输出行地址RADD。
例如，当行激活信号RACT处于第一逻辑电平(例如，逻辑高电平)时，选择电路650选择从刷新地址计数器640施加的刷新地址REF_ADD。然而，当行激活信号RACT处于第二逻辑电平(例如，逻辑低电平)时，选择电路650选择从故障地址储存器630施加的刷新地址R_ADD。
选择电路650可以包括多路复用器、传输门等，多路复用器用于对应于行激活信号RACT来选择刷新地址R_ADD和刷新地址REF_ADD中的任一个。
根据实施例的半导体器件也可以包括诸如DDR SDRAM(双数据速率同步动态随机存取存储器)、LPDDR(低功率双数据速率)SDRAM、GDDR(图形双数据速率)SDRAM以及RDRAM(Rambus动态随机存取存储器)的动态随机存取存储器(DRAM)，或者需要刷新操作的任意的易失性存储器件。
如上所讨论的半导体器件和/或驱动半导体器件的方法(参见图1至图8)特别适用于存储器件、处理器以及计算机系统的设计。例如,参照图9，根据各种实施例的应用半导体器件和/或半导体器件的驱动方法的系统的框图被图示，并且总体上通过附图标记1000来表示。系统1000可以包括一个或多个处理器或者(例如，但不限于)中央处理器(“CPU”)1100。处理器(即，CPU)1100可以单独使用，或者与其它处理器(即，CPU)组合使用。当处理器(即，CPU)1100将主要地被指定为单数时，本领域技术人员将理解的是，可以实现具有任意数量的物理或逻辑处理器(即，CPU)的系统1000。
可以将芯片组1150可操作地耦接至处理器(即，CPU)1100。芯片组1150是信号在处理器(即，CPU)1100与系统1000的其它部件之间的通信路径。系统1000的其它部件可以包括存储器控制器1200、输入/输出(“I/O”)总线1250以及磁盘驱动控制器1300。根据系统1000的配置，众多不同信号之中的任一个可以经由芯片组1150传输，并且本领域技术人员将领会的是，无需改变系统1000的基本性质而能够轻易地调整整个系统1000的信号的路由。
如上所述，可以将存储器控制器1200可操作地耦接至芯片组1150。存储器控制器1200可以包括上面参见图1至图8所讨论的至少一个半导体器件和/或驱动半导体器件的方法。因此，存储器控制器1200可以经由芯片组1150接收从处理器(即，CPU)1100提供的请求。在可选实施例中，可以将存储器控制器1200集成到芯片组1150中。可以将存储器控制器1200可操作地耦接至一个或更多个存储器件1350。在实施例中,存储器件1350可以包括以上参见图1至图9所讨论的至少一个半导体器件和/或驱动半导体器件的方法。存储器件1350可以包括用于限定多个存储单元的多个位线和多个字线。存储器件1350可以是众多行业标准存储器类型之中的任一种，包括但不限于单列直插存储模块(“SIMM”)以及双列直插存储模块(“DIMM”)。另外，存储器件1350可以通过既储存指令也储存数据而有助于外部数据储存设备的安全移除。
也可以将芯片组1150耦接至I/O总线1250。I/O总线1250可以用作信号从芯片组1150至I/O设备1410、1420和1430的通信路径。I/O设备1410、1420和1430可以包括(例如，但不限于)鼠标1410、视频播放器1420或键盘1430。I/O总线1250可以应用众多通信协议之中的任一种来与I/O设备1410、1420和1430通信。在实施例中，可以将I/O总线1250集成到芯片组1150中。
可以将磁盘驱动控制器1300可操作地耦接至芯片组1150。磁盘驱动控制器1300可以用作芯片组1150与一个内部磁盘驱动器1450或者多于一个的内部磁盘驱动器1450之间的通信路径。内部磁盘驱动器1450可以通过既储存指令也储存数据而有助于外部数据储存设备的断开。磁盘驱动控制器1300和内部磁盘驱动器1450可以使用几乎任何类型的通信协议来彼此通信或与芯片组1150通信，通信协议包括(例如，但不限于)以上关于I/O总线1250提到的所有协议。
重点注意的是，以上关于图9描述的系统1000仅是以上关于图1至图8所讨论的半导体器件和/或驱动半导体器件的方法的一个示例。在诸如(例如，但不限于)移动电话或数字相机的可选实施例中，组件可以与图9所示的实施例不同。
以上虽然已经描述了各种实施例，但本领域技术人员将理解的是，所描述的实施例仅是举例而已。因此，在此所描述的半导体器件及其驱动方法不应该基于所描述的实施例而受到限制。
附图中每个元件的标记
100：单元阵列
200：ECC区
300：控制电路
400：命令/地址发生器
500：ECC操作电路
600：错误校正电路

Claims (20)

1.一种半导体器件包括：
单元阵列，包括多个数据区，将要进行错误校正码ECC操作的数据区基于刷新操作而对应于ECC地址顺序地改变；以及
ECC区，在ECC区中，ECC操作对应于所述多个数据区中的一些数据区而被执行，以及与所述多个数据区对应的奇偶校验数据根据数据区而被顺序地储存。
2.如权利要求1所述的半导体器件，还包括：
控制电路，被配置为对应于刷新地址、激活信号和刷新信号，而输出用于控制命令/地址发生器的操作的控制信号。
3.如权利要求1所述的半导体器件，还包括：
命令/地址发生器，被配置为生成用于改变数据区的ECC地址，以及基于数据区的改变来控制单元阵列的数据和奇偶校验数据的读取/写入操作。
4.如权利要求3所述的半导体器件，其中，命令/地址发生器接收行地址、外部写入/读取信号、行使能信号、外部列地址、列地址计数信号以及芯片选择信号，以及将ECC地址和ECC写入/读取信号输出至ECC区，同时将列地址和写入/读取信号输出至单元阵列。
5.如权利要求3所述的半导体器件，其中，命令/地址发生器包括：
控制信号发生器，被配置为对应于芯片选择信号和行地址来生成命中信号和多个模式选择信号，命中信号表示数据区的地址信息；
ECC地址发生器，被配置为对应于命中信号和行地址来生成ECC地址；
列命令信号发生器，被配置为接收外部写入/读取信号、行使能信号和所述多个模式选择信号，以及输出用于读取/写入单元阵列的数据的写入/读取信号和用于读取/写入ECC区的奇偶校验位的ECC写入/读取信号；以及
列地址选择电路，被配置为接收外部列地址、列地址计数信号和所述多个模式选择信号，以及输出列地址。
6.如权利要求5所述的半导体器件，其中，控制信号发生器包括：
模式选择信号发生器，被配置为锁存芯片重置信号以生成多个模式信号，以及将命中信号与所述多个模式信号组合以输出多个模式选择信号；以及
命中信号发生器，被配置为对应于所述多个模式信号中的任一个以及行地址而生成命中信号。
7.如权利要求6所述的半导体器件，其中，模式选择信号发生器包括：
列地址计数器，被配置为对应于芯片重置信号而计数列地址，以及输出结束信号；
振荡器，被配置为计数芯片重置信号，以及生成振荡结束信号；
模式发生器，被配置为锁存芯片重置信号，以及输出被顺序地激活的所述多个模式信号；以及
组合电路，被配置为将所述多个模式信号与命中信号组合，以及输出所述多个模式选择信号。
8.如权利要求7所述的半导体器件，其中，模式发生器包括：
第一锁存器，被配置为锁存芯片重置信号以生成第一模式信号，以及通过结束信号被重置；
第一脉冲发生器，被配置为延迟第一模式信号，以及生成脉冲信号；
第二锁存器，被配置为锁存第一脉冲发生器的输出以生成第二模式信号，以及通过振荡结束信号被重置；
第二脉冲发生器，被配置为延迟第二模式信号，以及生成脉冲信号；以及
第三锁存器，被配置为锁存第二脉冲发生器的输出以生成第三模式信号，以及通过结束信号被重置。
9.如权利要求7所述的半导体器件，其中，组合电路对所述多个模式信号和命中信号执行逻辑操作，以及输出所述多个模式选择信号。
10.如权利要求6所述的半导体器件，其中，命中信号发生器包括：
区计数器，被配置为计数所述多个模式信号中的任一个，以及生成区信号；以及
比较器，被配置为对行地址与区信号进行比较，以及生成命中信号。
11.如权利要求1所述的半导体器件，还包括：
ECC操作电路，被配置为对应于数据和奇偶校验数据来校正故障单元的错误，以及输出标记信号和被激活的行地址，标记信号基于出现的故障数据而被激活；以及
错误校正电路，被配置为对应于标记信号和故障地址而执行用于修复故障数据的操作。
12.如权利要求11所述的半导体器件，其中，ECC操作电路还包括：
标记发生器，被配置为检测故障数据的出现，以及激活标记信号。
13.如权利要求11所述的半导体器件，其中，错误校正电路包括：
地址锁存电路，被配置为对应于激活信号而顺序地储存从ECC操作电路施加的行地址，以及对应于标记信号而输出故障地址；以及
故障防止电路，被配置为对应于标记信号和故障地址而执行用于修复故障数据的操作。
14.如权利要求13所述的半导体器件，其中，故障防止电路包括：
刷新计数器，被配置为在正常操作中计数刷新信号，以及输出第一刷新地址；
故障地址储存器，被配置为在标记信号被激活时顺序地储存故障地址，以及输出与故障地址相对应的第二刷新地址；以及
选择电路，被配置为对应于行激活信号而选择第一刷新地址或第二刷新地址。
15.如权利要求14所述的半导体器件，其中，故障地址储存器包括：
故障地址表，被配置为储存故障地址；以及
刷新地址发生器，配置为对应于故障地址而输出第二刷新地址。
16.如权利要求14所述的半导体器件，其中，刷新地址发生器包括：
计数器，被配置为顺序地输出第二刷新地址。
17.如权利要求14所述的半导体器件，其中，选择电路：
在行激活信号处于第一逻辑电平时选择第一刷新地址，以将第一刷新地址输出为行地址；以及
在行激活信号处于第二逻辑电平时选择第二刷新地址，以将第二刷新地址输出为行地址。
18.一种半导体器件的驱动方法，包括以下步骤：
基于刷新信号读取从多个数据区选择的相应的数据区的数据，执行奇偶校验操作，以及将奇偶校验位写入错误校正码ECC区；
执行针对所述相应的数据区的ECC操作并校正错误；以及
在施加下一个刷新信号时读取奇偶校验位和所述相应的数据区的数据，执行ECC操作，以及校正错误。
19.如权利要求18所述的半导体器件的驱动方法，还包括以下步骤：
输出标记信号和被激活的行地址，标记信号基于出现的故障数据而被激活；以及
对应于标记信号和故障地址来执行用于修复故障数据的操作。
20.一种半导体器件，包括：
单元阵列，包括多个数据区；以及
错误校正码ECC区，被配置为在任何时候仅被分配给少于所有数据区的数据区，以储存与数据区相对应的奇偶校验数据。
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