CN107094064B - 针对八进制连续相位频移键控的维特比解调系统及方法 - Google Patents

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Abstract

本发明公开了一种针对八进制连续相位频移键控的维特比解调系统，主要解决连续相位调制信号解调器实现复杂度高、难于在实际中广泛应用的问题。其包括：当前路径度量计算模块，比较选择模块，暂存模块和回溯模块。当前路径度量计算模块根据接收到的输入信号计算出当前路径度量值，并将计算结果输入到比较选择模块，选出最大值送入累加距离暂存模块，并将此最大值对应的前向输入送入到前向输入暂存模块，循环执行上述步骤直至满足回溯条件，将暂存模块的数据送入回溯模块，回溯出最终解调结果并输出，完成维特比解调。本发明具有高信息速率、实时流水解调、资源利用率低等优点，可应用于实际的高信息速率通信系统。

Description

针对八进制连续相位频移键控的维特比解调系统及方法
技术领域
本发明属于无线通信技术领域，特别涉及一种维特比解调方法，可用于高传输速率通信系统中对八进制连续相位频移键控8CPFSK的解调。
背景技术
连续相位频移键控CPFSK是一种十分高效的调制技术，具有包络恒定、相位连续、带外功率较小和相位记忆特性的优点，但制约CPFSK技术广泛应用的因素之一是复杂度极高的解调器。
对CPFSK信号进行解调一般采用维特比算法来实现最大似然序列检测。维特比算法可以显著降低误码率，但是硬件实现极为复杂，其解调器的复杂度与系统状态数成正比，随着约束长度的增加而指数增长。因此，在状态数较多、约束长度较长的情况下，要实现CPFSK信号的维特比解调，有一定的挑战性。显然，在频谱资源日益紧张、通信需求日益增长的今天，对高性能CPFSK解调技术的研究具有十分重要的理论和工程意义。
维特比算法由美国高通公司创始人Andrew Viterbi于1967年提出，因其性能卓越而得到了各国学者的广泛关注。1984年Anderson和Mohan提出了维特比算法的M算法，通过减少“加比选”操作的状态数目从而降低了维特比算法硬件实现的难度。1989年，Duel-Hallen和Heegand提出单幸存路径处理算法PSP，通过减小存储器容量以达到降低硬件实现难度的目的。
目前国内外对维特比解调器的研究重点主要集中在加比选单元优化、幸存路径存储优化等方面。虽然已有许多方案可以实现简单调制信号的维特比解调，但是针对高信息速率调制方式，如八进制连续相位频移键控8CPFSK，还缺少可以保证可靠性的低复杂度实现方案。
发明内容
本发明的目的在于针对上述研究现状，提出一种针对8CPFSK的维特比解调系统，以在保证通信可靠性的前提下，实现对8CPFSK信号的低复杂度维特比解调。
为实现上述目的，发明本系统特征在于包括：
当前路径度量计算模块：用于调用2个乘法器和2个加法器，将标准8CPFSK信号的实部Iloc和虚部Qloc，与接收到的8CPFSK信号的实部Irec和虚部Qrec做乘加运算，再与当前状态的累积路径度量dold累加，得到状态转移后的累积路径度量dnew；
比较选择模块：用于利用FPGA自带的IP核，并行例化5个比较器，接收当前路径度量计算模块输出的计算结果，经比较器比较后，输出这些计算结果中的最大值dn；
暂存模块：用于开辟10个寄存器，每个寄存器位宽为40比特，分为累积路径度量暂存模块和前向输入暂存模块，分别存储10个状态的最大累积路径度量dn和该最大累积路径度量的前向输入in；
回溯模块：用于例化1个比较器，比较回溯深度计数器cnt是否大于回溯深度10，如果cnt≤10则不输出任何结果；如果cnt＞10则逐级查询累加距离暂存模块，输出维特比解调结果。
本系统的具体解调方法包括：
(1)根据8CPFSK信号的相位特征，定义10个系统状态Sn，其中n＝0，1，2，…，9；
(2)根据不同的输入和各个状态之间的转移关系，以及每次状态转移后的输出，构建8CPFSK状态转移表；
(3)根据当前输入及当前系统状态，查询8CPFSK状态转移表，得到状态转移的输出，即8CPFSK信号的理论实部Iloc和理论虚部Qloc在ROM中的存储地址；
(4)从ROM中读取Iloc和Qloc，并与接收到的8CPFSK信号的实部Irec和虚部Qrec做乘加运算，再累加上当前状态的累积路径度量dold，得到状态转移后的累积路径度量dnew；
(5)比较每一个状态Sn在不同输入i下的累积路径度量dnew，输出该状态dnew的最大值dn及该路径的前向输入in，同时回溯深度计数器cnt加1；
(6)判断cnt是否到达回溯深度：若cnt≤10，则开辟第cnt级寄存器暂存步骤(5)的输出结果，并返回步骤(3)；若cnt＞10，则达到回溯深度，执行步骤(7)；
(7)确定d0，d1，…，d9中的最大值，将该最大值对应的系统状态Sn作为回溯的起点，在第cnt级寄存器中回溯出第cnt-1级寄存器中存储的前向输入，再从第cnt-1级寄存器中回溯出第cnt-2级寄存器中的前向输入，如此迭代下去，直至得到第1级寄存器中的前向输入并输出，完成一帧数据的维特比解调；
(8)所有暂存dn的寄存器开始移位寄存，将后一级寄存器中的数据存储到前一级寄存器中，实现寄存器的高度复用；
(9)清空所有寄存器和回溯深度计数器，返回步骤(3)，对下一帧数据进行维特比解调。
本发明具有以下优点：
1、本发明由于采用性能高效的高阶连续相位频移键控8CPFSK，以及高速率的驱动时钟，因此可达到150Mb/s的高信息速率；
2、本发明采用流水解调方式，在待解调数据输入解调模块延迟数个时钟之后，能够连续输出解调结果，实现了对数据的连续实时解调；
3、本发明通过移位寄存和流水输入方式实现了暂存模块寄存器的高度复用，最大限度地节约了FPGA资源；
4、本发明实现复杂度低，可以在实际中广泛应用。
附图说明
图1是本发明的系统框图；
图2是本发明的方法实现流程图；
图3是本发明在不同回溯长度下维特比解调性能对比图；
图4是本发明的上位机测试图。
具体实施方式
参照图1，本发明针对八进制连续相位频移键控的维特比解调系统，包括：当前路径度量计算模块、比较选择模块、暂存模块和回溯模块。其中：
当前路径度量计算模块：用于调用2个乘法器和2个加法器，将标准8CPFSK信号的实部Iloc和虚部Qloc，与接收到的8CPFSK信号的实部Irec和虚部Qrec做乘加运算，再与当前状态的累积路径度量dold累加，得到状态转移后的累积路径度量dnew。
比较选择模块：用于利用FPGA自带的IP核，并行例化5个比较器，接收当前路径度量计算模块输出的计算结果，经比较器比较后，输出这些计算结果中的最大值dn。
暂存模块：用于开辟10个寄存器，每个寄存器位宽为40比特，分为累积路径度量暂存模块和前向输入暂存模块，分别存储10个状态的最大累积路径度量dn和该最大累积路径度量的前向输入in。
回溯模块：用于例化1个比较器，比较回溯深度计数器cnt是否大于回溯深度10，如果cnt≤10则不输出任何结果；如果cnt＞10则逐级查询累加距离暂存模块，输出维特比解调结果。
本系统中，当前路径度量计算模块是整个系统的核心，在10个并行的当前路径度量计算模块同时工作时，对FPGA的资源和时序都有非常高的要求。暂存模块中寄存器的复用，是本发明减少资源消耗的关键，通过对寄存器进行移位寄存，提高了寄存器的使用效率，最大限度地节约了FPGA资源。当前路径度量计算模块根据接收到的输入信号计算出当前路径度量值，并将计算结果输入到比较选择模块，选出最大值送入累加距离暂存模块，并将此最大值对应的前向输入送入到前向输入暂存模块，循环执行上述步骤直至满足回溯条件，将暂存模块的数据送入回溯模块，回溯出最终解调结果并输出，完成维特比解调。
参照图2，本发明基于上述系统进行维特比解调的方法，其实现步骤如下：
步骤1，定义系统状态。
根据8CPFSK信号的相位特征，定义10个系统状态Sn，其中n＝0，1，2，…，9，8CPFSK信号的相位
Figure BDA0001257132560000041
所以信号相位θ＝0时系统状态为S0，
Figure BDA0001257132560000042
时系统状态为
Figure BDA0001257132560000043
时系统状态为S9。
步骤2，构建状态转移表。
根据不同的输入和各个状态之间的转移关系，以及每次状态转移后的输出，构建8CPFSK状态转移表：
(2a)根据不同的码元输入input，将系统的原始状态Sn,1转移到新的状态Sn,2，每一次状态转移得到一个输出output；
(2b)将系统的原始状态Sn,1，码元输入input，新的状态Sn,2和输出output按照由小到大的顺序，依次存入RAM中，共10个系统状态，由于每个新状态可由8个原始状态转移得到，故共有80种状态转移方式，得到由80行4列组成的8CPFSK状态转移表，如表1。
表1中的每一行为一种状态转移方式，第1列为原始状态，第2列为码元输入，第3列为新状态，第4列为状态转移输出。
表1 8CPFSK状态转移表
Figure BDA0001257132560000051
Figure BDA0001257132560000061
步骤3，查表得到状态转移输出。
在8CPFSK状态转移表中，码元输入、系统原始状态、新状态和系统输出之间的关系是一一对应的，以当前码元输入及系统原始状态为索引，查询8CPFSK状态转移表，可以快速得到状态转移的输出，即8CPFSK信号的理论实部Iloc和理论虚部Qloc在ROM中的存储地址。
步骤4，计算每个状态的累积路径度量dnew。
调用2个乘法器和2个加法器，构建当前路径度量计算模块，从ROM中读取Iloc和Qloc，并与接收到的8CPFSK信号的实部Irec和虚部Qrec做乘加运算，再累加上当前状态的累积路径度量dold，得到状态转移后的累积路径度量dnew：
dnew＝Iloc*Irec+Qloc*Qrec+dold；
由于乘法器的输入数据位宽为20比特，输出为40比特，因此计算的时候需要对Iloc，Qloc，Irec，Qrec从高到低截取16比特，然后在高位补4比特的“0”，以防止累加过程中数据溢出。
步骤5，选择最大累积路径度量。
(5a)利用FPGA自带的IP核，并行例化5个比较器；
虽然系统状态总数为10个，但由于每个时刻最多只有5个可能状态，所以只需要同时例化5个比较器，并行比较5个状态的最大累积路径度量即可；
(5b)比较每一个状态Sn在不同输入i下的累积路径度量dnew，输出该状态dnew的最大值dn及该路径的前向输入in；
(5c)回溯深度计数器cnt进行如下操作：
Figure BDA0001257132560000062
其中←为赋值符号。
步骤6，暂存最大累积路径度量dn。
(6a)根据设定的常数c判断cnt是否到达回溯深度：若cnt≤c，则执行(6b)；若cnt＞c，则达到回溯深度，执行步骤(7)，通过实际测试，本实例发现在c＝10时，可以获得良好的误码率曲线；
(6b)由于系统未达到回溯深度，所以仍需要存储每一个最大累积度量dn，以供回溯时使用，所以需要开辟第cnt级寄存器暂存步骤(5)的输出结果dn，并返回步骤(3)。
步骤7，回溯得到解调结果。
首先，确定每个最大累积路径度量dn中的最大值，将该最大值对应的系统状态Sn作为回溯的起点，在第cnt级寄存器中回溯出第cnt-1级寄存器中存储的前向输入；
然后，从第cnt-1级寄存器中回溯出第cnt-2级寄存器中的前向输入，如此迭代下去，直至得到第1级寄存器中的前向输入并输出，完成一帧数据的维特比解调。
步骤8，暂存最大累积路径度量dn的10个寄存器开始移位寄存，将后一级寄存器中的数据存储到前一级寄存器中，实现寄存器的高度复用。
(8a)开辟一组临时寄存器，将累加距离暂存模块中的数据复制到临时寄存器中；
(8b)清空累加距离暂存模块中的数据；
(8c)对临时寄存器中数据的前40比特数据截位，将第41比特到第400比特数据重新存入累加距离暂存模块；
(8d)将下一个比较模块的输出存储到累加距离暂存模块；
(8e)释放临时寄存器资源。
步骤9，寄存器清零。
清空所有寄存器和回溯深度计数器，返回步骤(3)，对下一帧数据进行维特比解调。
本发明的性能效果可以通过以下实验进一步说明：
A、实验条件
设置信噪比Eb/N0范围为0dB～10dB，发送数据文件大小为2150M，采用上位机软件进行误码率测试。
B、实验内容
实验1：设置回溯深度常数c的取值范围为5～15，用本发明方法分组进行实验测试。对应每一个c的取值，依次改变模拟信道的信噪比，通过发送文件，得出在不同回溯长度下维特比解调性能的误码率曲线，结果如图3所示。图3中曲线1为计算机仿真得到的维特比解调8CPFSK信号误码率曲线的理论值；曲线2为c＝11时，实际得到的误码率曲线；曲线3为c＝10时，实际得到的误码率曲线；曲线4为c＝9时，实际得到的误码率曲线。
从图3可以看出，在回溯深度为10的时候，本发明的误码率性能已经可以逼近理论仿真值，继续增加回溯深度，几乎没有性能的提升，但仍需要付出一定的硬件资源成本，因此本发明取回溯深度为10。
实验2：通过上位机界面，测试在大信噪比条件下本发明发送数据的比特速率，重复实验取其平均值，得到本发明的传输数据可达到的平均比特速率，结果如图4。
从图4可以看出，本发明实现的8CPFSK的维特比解调方案，在保证误码率为0的前提下，可以达到150M/s的信息速率。

Claims (4)

1.一种针对八进制连续相位频移键控8CPFSK的维特比解调系统，其特征在于包括：
当前路径度量计算模块：用于调用2个乘法器和2个加法器，将标准8CPFSK信号的实部Iloc和虚部Qloc，与接收到的8CPFSK信号的实部Irec和虚部Qrec做乘加运算，再与当前状态的累积路径度量dold累加，得到状态转移后的累积路径度量dnew；
比较选择模块：用于利用FPGA自带的IP核，并行例化5个比较器，接收当前路径度量计算模块输出的计算结果，经比较器比较后，输出这些计算结果中的最大值dn，n＝0，1，2，…，9；
暂存模块：用于开辟10个寄存器，每个寄存器位宽为40比特，分为累积路径度量暂存模块和前向输入暂存模块，分别存储10个状态的最大累积路径度量dn和该最大累积路径度量的前向输入in，n＝0，1，2，…，9；
回溯模块：用于例化1个比较器，比较回溯深度计数器cnt是否大于回溯深度10，如果cnt≤10则不输出任何结果；如果cnt＞10则逐级查询累加距离暂存模块，输出维特比解调结果。
2.一种针对八进制连续相位频移键控8CPFSK的维特比解调方法，包括：
(1)根据8CPFSK信号的相位特征，定义10个系统状态Sn，其中n＝0，1，2，…，9；
(2)根据不同的输入和各个状态之间的转移关系，以及每次状态转移后的输出，构建8CPFSK状态转移表；
(3)根据当前输入及当前系统状态，查询8CPFSK状态转移表，得到状态转移的输出，即8CPFSK信号的理论实部Iloc和理论虚部Qloc在ROM中的存储地址；
(4)从ROM中读取Iloc和Qloc，并与接收到的8CPFSK信号的实部Irec和虚部Qrec做乘加运算，再累加上当前状态的累积路径度量dold，得到状态转移后的累积路径度量dnew；
(5)比较每一个状态Sn在不同输入i下的累积路径度量dnew，输出该状态dnew的最大值dn及该路径的前向输入in，同时回溯深度计数器cnt加1；
(6)判断cnt是否到达回溯深度：若cnt≤10，则开辟第cnt级寄存器暂存步骤(5)的输出结果，并返回步骤(3)；若cnt＞10，则达到回溯深度，执行步骤(7)；
(7)确定d0，d1，…，d9中的最大值，将该最大值对应的系统状态Sn作为回溯的起点，在第cnt级寄存器中回溯出第cnt-1级寄存器中存储的前向输入，再从第cnt-1级寄存器中回溯出第cnt-2级寄存器中的前向输入，如此迭代下去，直至得到第1级寄存器中的前向输入并输出，完成一帧数据的维特比解调；
(8)所有暂存dn的寄存器开始移位寄存，将后一级寄存器中的数据存储到前一级寄存器中，实现寄存器的高度复用；
(9)清空所有寄存器和回溯深度计数器，返回步骤(3)，对下一帧数据进行维特比解调。
3.根据权利要求2所述的方法，其中步骤(2)中构建8CPFSK状态转移表，按如下步骤进行：
(2a)根据不同的码元输入input，将系统的原始状态Sn,1转移到新的状态Sn,2，每一次状态转移得到一个输出output；
(2b)将系统的原始状态Sn,1，码元输入input，新的状态Sn,2和输出output按照n由小到大的顺序，依次存入RAM中，系统状态总数为10个，每个新状态可由8个原始状态转移得到，共有80种状态转移方式，得到由80行4列组成的8CPFSK状态转移表，表中每一行为一种状态转移方式，第1列为原始状态，第2列为码元输入，第3列为新状态，第4列为状态转移输出。
4.根据权利要求2所述的方法，其中步骤(8)中将后一级寄存器中的数据存储到前一级寄存器中，按如下步骤进行：
(8a)开辟一组临时寄存器，将累加距离暂存模块中的数据复制到临时寄存器中；
(8b)清空累加距离暂存模块中的数据；
(8c)对临时寄存器中数据的前40比特数据截位，将第41比特到第400比特数据重新存入累加距离暂存模块；
(8d)将下一个比较选择模块的输出存储到累加距离暂存模块；
(8e)释放临时寄存器资源。
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