CN107093633B - 薄膜晶体管及其制作方法、阵列基板、显示装置 - Google Patents

薄膜晶体管及其制作方法、阵列基板、显示装置 Download PDF

Info

Publication number
CN107093633B
CN107093633B CN201710265499.2A CN201710265499A CN107093633B CN 107093633 B CN107093633 B CN 107093633B CN 201710265499 A CN201710265499 A CN 201710265499A CN 107093633 B CN107093633 B CN 107093633B
Authority
CN
China
Prior art keywords
active region
thin film
amorphous silicon
film transistor
silicon layer
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN201710265499.2A
Other languages
English (en)
Other versions
CN107093633A (zh
Inventor
李小龙
李栋
刘政
田雪雁
李良坚
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
BOE Technology Group Co Ltd
Original Assignee
BOE Technology Group Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by BOE Technology Group Co Ltd filed Critical BOE Technology Group Co Ltd
Priority to CN201710265499.2A priority Critical patent/CN107093633B/zh
Publication of CN107093633A publication Critical patent/CN107093633A/zh
Application granted granted Critical
Publication of CN107093633B publication Critical patent/CN107093633B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/1255—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs integrated with passive devices, e.g. auxiliary capacitors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78651—Silicon transistors
    • H01L29/7866—Non-monocrystalline silicon transistors
    • H01L29/78663—Amorphous silicon transistors
    • H01L29/78666—Amorphous silicon transistors with normal-type structure, e.g. with top gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/1222—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition, shape or crystalline structure of the active layer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/1259—Multistep manufacturing methods
    • H01L27/1288—Multistep manufacturing methods employing particular masking sequences or specially adapted masks, e.g. half-tone mask
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/08—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/0843—Source or drain regions of field-effect devices
    • H01L29/0847—Source or drain regions of field-effect devices of field-effect transistors with insulated gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/36—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the concentration or distribution of impurities in the bulk material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66742—Thin film unipolar transistors
    • H01L29/6675—Amorphous silicon or polysilicon transistors
    • H01L29/66757—Lateral single gate single channel transistors with non-inverted structure, i.e. the channel layer is formed before the gate

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Ceramic Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Thin Film Transistor (AREA)

Abstract

本发明公开了一种薄膜晶体管，包括源极、漏极和有源区，所述有源区与源极相接触的第一接触部位的掺杂浓度和所述有源层与漏极相接触的第二接触部位的掺杂浓度，均高于所述有源区的主体部位的掺杂浓度。本发明还公开了一种薄膜晶体管的制作方法、阵列基板和显示装置。本发明公开的薄膜晶体管及其制作方法、阵列基板、显示装置，能够改善薄膜晶体管的接触电阻，提高其性能。

Description

薄膜晶体管及其制作方法、阵列基板、显示装置
技术领域
本发明涉及显示技术领域，特别是指一种薄膜晶体管及其制作方法、阵列基板、显示装置。
背景技术
常用的显示面板包括液晶显示面板(LCD)、有机发光二极管显示面板(OLED)等。这些显示面板在采用有源矩阵驱动方式时，需要设置具有薄膜晶体管(TFT)阵列的阵列基板，TFT作为控制像素的开关，直接关系到显示面板的性能。
但是在实现本发明的过程中，发明人发现，现有TFT存在以下问题：
在制备TFT时，若源漏极与有源区采用分步骤制作的方式，在形成有源区后，对源漏极进行掺杂来完成源漏极的制作，将导致掺杂以后源漏极与有源区仅仅通过侧边角处进行接触，接触面积较小，接触电阻极大，因此对TFT的开态电流、载流子迁移率等特性均有较大影响。
发明内容
有鉴于此，本发明的目的在于提出一种薄膜晶体管及其制作方法、阵列基板、显示装置，能够改善薄膜晶体管的接触电阻。
基于上述目的本发明提供的薄膜晶体管，包括源极、漏极和有源区，所述有源区与源极相接触的第一接触部位的掺杂浓度和所述有源层与漏极相接触的第二接触部位的掺杂浓度，均高于所述有源区的主体部位的掺杂浓度。
可选的，所述第一接触部位和/或第二接触部位的高度高于所述有源区的主体部位的高度。
可选的，所述第一接触部位和/或第二接触部位的掺杂浓度为1013～1015cm-3。
本发明的第二方面，提供了一种如前任一项所述的薄膜晶体管的制作方法，包括：
在基板上依次形成缓冲层和第一非晶硅层；
在所述第一非晶硅层上形成第二非晶硅层，所述第二非晶硅层的掺杂浓度高于所述第一非晶硅层的掺杂浓度；
通过图案化处理，形成所述有源区，并在所述第一接触部位和所述第二接触部位处保留所述第二非晶硅层；
对保留的所述第二非晶硅层中的掺杂离子进行活化与扩散；
将非晶硅转化为多晶硅；
形成薄膜晶体管的其他层并完成薄膜晶体管的制作。
可选的，所述对保留的所述第二非晶硅层中的掺杂离子进行活化与扩散的步骤以及将非晶硅转化多晶硅的步骤，采用准分子激光退火工艺一步完成。
本发明的第三个方面，提供了一种如上任一项所述的薄膜晶体管的制作方法，包括：
在基板上依次形成缓冲层和第一非晶硅层；
将非晶硅转化为多晶硅，形成多晶硅层；
在所述多晶硅层上形成第二非晶硅层，所述第二非晶硅层的掺杂浓度高于所述多晶硅层的掺杂浓度；
通过图案化处理，形成所述有源区，并在所述第一接触部位和所述第二接触部位处保留所述第二非晶硅层；
对保留的所述第二非晶硅层中的掺杂离子进行活化与扩散；
形成薄膜晶体管的其他层并完成薄膜晶体管的制作。
本发明的第四个方面，提供了一种如上任一项所述的薄膜晶体管的制作方法，包括：
在基板上依次形成缓冲层和非晶硅层；
在所述非晶硅层上形成第一光刻胶层；
通过曝光显影处理，在所述第一接触部位和所述第二接触部位处不保留所述第一光刻胶层；
采用掺杂浓度高于所述非晶硅层的掺杂浓度的掺杂离子，对所述有源区对应的所述非晶硅层进行掺杂；
剥离所述第一光刻胶层；
通过图案化处理，形成所述有源区；
将非晶硅转化为多晶硅；
形成薄膜晶体管的其他层并完成薄膜晶体管的制作。
可选的，所述通过曝光显影处理，在所述第一接触部位和所述第二接触部位处不保留所述第一光刻胶层，还包括：
在所述有源区的主体部位处形成第二光刻胶层，所述第二光刻胶层的厚度小于所述第一光刻胶层的厚度；
剥离所述第一光刻胶层时还包括：
剥离所述第二光刻胶层。
本发明的第五个方面，提供了一种阵列基板，包括薄膜晶体管阵列，所述薄膜晶体管采用如上任一项所述的薄膜晶体管。
本发明的第六个方面，提供了一种显示装置，包括如前所述的阵列基板。
从上面所述可以看出，本发明提供的薄膜晶体管及其制作方法、阵列基板、显示装置，通过将所述有源区与源极相接触的第一接触部位和所述有源层与漏极相接触的第二接触部位形成为重掺杂区域，从而能够有效减小有源区与源极、栅极的接触部位的接触电阻，改善薄膜晶体管、阵列基板、显示装置的特性。
附图说明
图1为本发明提供的薄膜晶体管的一个实施例的剖面结构示意图；
图2为本发明提供的薄膜晶体管的制作方法的第一个实施例的流程示意图；
图3a为本发明提供的薄膜晶体管的制作方法的实施例中，在基板上形成缓冲层后的结构示意图；
图3b为本发明提供的薄膜晶体管的制作方法的实施例中，在基板上形成第一非晶硅层后的结构示意图；
图3c为本发明提供的薄膜晶体管的制作方法的实施例中，在基板上形成第二非晶硅层后的结构示意图；
图3d为本发明提供的薄膜晶体管的制作方法的实施例中，图案化后的结构示意图；
图3e为本发明提供的薄膜晶体管的制作方法的实施例中，在对掺杂离子进行活化和扩散后的结构示意图；
图3f为本发明提供的薄膜晶体管的制作方法的实施例中，制作完成的薄膜晶体管的结构示意图；
图4为本发明提供的薄膜晶体管的制作方法的第二个实施例的流程示意图；
图5为本发明提供的薄膜晶体管的制作方法的第三个实施例的流程示意图；
图6a为本发明提供的薄膜晶体管的制作方法的实施例中，在基板上形成缓冲层后的结构示意图；
图6b为本发明提供的薄膜晶体管的制作方法的实施例中，在基板上形成非晶硅层后的结构示意图；
图6c为本发明提供的薄膜晶体管的制作方法的实施例中，在基板上形成第一光刻胶层后的结构示意图；
图6d为本发明提供的薄膜晶体管的制作方法的实施例中，对第一光刻胶层进行曝光处理后的结构示意图；
图6e为本发明提供的薄膜晶体管的制作方法的实施例中，进行掺杂后的结构示意图；
图6f为本发明提供的薄膜晶体管的制作方法的实施例中，对有源区进行图案化后的结构示意图；
图6g为本发明提供的薄膜晶体管的制作方法的实施例中，制作完成的薄膜晶体管的结构示意图；
图6h为本发明提供的薄膜晶体管的制作方法的实施例中，对第一光刻胶层进行曝光处理后的结构示意图(残留有第二光刻胶层)；
图6i为本发明提供的薄膜晶体管的制作方法的实施例中，进行掺杂后的结构示意图；
图6j为本发明提供的薄膜晶体管的制作方法的实施例中，对有源区进行图案化后的结构示意图；
图6k为本发明提供的薄膜晶体管的制作方法的实施例中，制作完成的薄膜晶体管的结构示意图。
具体实施方式
为使本发明的目的、技术方案和优点更加清楚明白，以下结合具体实施例，并参照附图，对本发明进一步详细说明。
需要说明的是，本发明实施例中所有使用“第一”和“第二”的表述均是为了区分两个相同名称非相同的实体或者非相同的参量，可见“第一”“第二”仅为了表述的方便，不应理解为对本发明实施例的限定，后续实施例对此不再一一说明。
基于上述目的，本发明实施例的第一个方面，提供了一种薄膜晶体管，能够改善薄膜晶体管的接触电阻。如图1所示，为本发明提供的薄膜晶体管的一个实施例的剖面结构示意图。
所述薄膜晶体管，包括缓冲层11、有源区12、源极13、漏极14、栅极绝缘层15和栅极16；所述有源区12与源极13相接触的第一接触部位121的掺杂浓度和所述有源层12与漏极14相接触的第二接触部位122的掺杂浓度，均高于所述有源区12的主体部位(除所述第一接触部位121和所述第二接触部位122之外的有源区12)的掺杂浓度。
从上述实施例可以看出，本发明实施例提供的薄膜晶体管，通过将所述有源区与源极相接触的第一接触部位和所述有源层与漏极相接触的第二接触部位形成为重掺杂区域，从而能够有效减小有源区与源极、栅极的接触部位的接触电阻，改善薄膜晶体管的特性。
可选的，本发明实施例提供的薄膜晶体管的源极和漏极为如图1所示的截面为“Z”字形的形状。图1所示的薄膜晶体管为一种特有结构的TFT，其主要应用于低温多晶硅薄膜晶体管(LTPS TFT)。图1所示的薄膜晶体管，其源极13和漏极14与有源区12并非普通的LTPSTFT那样采用一次成形多晶硅层后再对源极和漏极进行掺杂而形成源极13、漏极14和有源区12，而是先形成有源区12后再形成源极13和漏极14，这样能够同时制作得到存储电容(图1中还示出了构成存储电容的底电极17和顶电极18)，从而能够减少存储电容掩膜版并能节约成本。但是，采用这种方式制作的TFT，其源极13和漏极14成形为截面为“Z”字形的形状，因此在利用栅极16作为掩模对源极13和漏极14进行掺杂时，无法对源极13和漏极14完全实现均匀掺杂，并且由于源极13、漏极14与有源区12采用分开制作的方式，使得源极13、漏极14与有源区12之间只能形成物理接触，而不如一次成形的方式那样能够形成欧姆接触，从而导致源极13、漏极14与有源区12仅仅通过侧边角处进行物理接触，接触面积较小，接触电阻极大，因此对TFT开态电流、载流子迁移率等特性均有较大影响。
采用本发明实施例提供的薄膜晶体管后，源极13、漏极14与有源区12之间的接触部位因为形成了重掺杂，从而能够有效减小接触电阻，改善薄膜晶体管的性能。
此外，采用上述方式制造的LTPS TFT，由于其性能较佳，特别适用于AMOLED(有源矩阵有机发光二极管)显示装置；并且，由于二者的优异性能，更加适合应用于柔性显示器。
可选的，所述第一接触部位121和/或第二接触部位122的高度高于所述有源区12的主体部位123的高度。通过增加接触部位的高度，适当增大了有源区与源极、栅极的接触部位的面积，从而在一定程度上减小了接触电阻。可选的，所述第一接触部位121和/或第二接触部位122的高度高于所述有源区12的主体部位123的高度的范围为
Figure BDA0001275923320000061
在这个高度范围内，一方面能够在一定程度上减小了接触电阻，另一方面也不会影响到TFT的整体尺寸。
可选的，所述第一接触部位121和/或第二接触部位122的掺杂浓度为1013～1015cm-3；在这个浓度范围的掺杂浓度，能够较好地实现接触电阻的减小。
基于上述目的，本发明实施例的第二个方面，提供了一种薄膜晶体管的制作方法的第一个实施例，能够改善薄膜晶体管的接触电阻。如图2所示，为本发明提供的薄膜晶体管的制作方法的第一个实施例的流程示意图。
所述薄膜晶体管的制作方法，包括以下步骤：
步骤201：如图3a和3b所示，在基板31上依次形成缓冲层11和第一非晶硅层32；
可选的，所述基板31为玻璃基板，在形成缓冲层之前，可对玻璃基板31进行初始清洗；可选的，所述缓冲层11和第一非晶硅层32可以利用PECVD(Plasma Enhanced ChemicalVapor Deposition，等离子体增强化学气相沉积)技术沉积制得；可选的，所述缓冲层11采用SiNx材料制作时，其膜厚范围可选为
Figure BDA0001275923320000062
所述缓冲层11采用SiO2制作时，其膜厚范围可选为
Figure BDA0001275923320000063
可选的，所述第一非晶硅层32膜厚范围可选为
Figure BDA0001275923320000064
Figure BDA0001275923320000071
步骤202：如图3c所示，在所述第一非晶硅层32上形成第二非晶硅层33，所述第二非晶硅层33的掺杂浓度高于所述第一非晶硅层32的掺杂浓度；
可选的，所述第二非晶硅层33是采用PECVD或者ALD(Atomic Layer Deposition，原子层沉积)技术沉积得到的，所述第二非晶硅层33的厚度范围可选为
Figure BDA0001275923320000072
可选的，所述第二非晶硅层33为B(硼)原子重掺杂的a-Si(非晶硅)膜层，B原子浓度的可选范围为1013～1015cm-3。
优选的，采用ALD工艺进行高精度沉积得到所述第二非晶硅层33，该工艺可以让掺杂离子在单层原子层范围内进行沉积，利于掺杂离子的扩散。
可选的，还包括步骤203：对上述中间制品进行去氢处理；可选的，将基板31放置于退火炉(OVEN)中进行去氢处理，去氢温度一般为400-450℃，时间为60-90min，去氢以后保证第一非晶硅层32和第二非晶硅层33中的氢含量＜2％。
步骤204：通过图案化处理，如图3d所示，形成所述有源区12，并在所述第一接触部位121和所述第二接触部位122处保留所述第二非晶硅层33；
可选的，采用Halftone(半色调)掩模工艺完成有源区12的图案化，其中需要去除的地方(除有源区12的第一非晶硅层32的其他部分)全部曝光，与源极13和漏极14对应的区域不曝光，有源区12的主体部分123采用部分曝光，从而将有源区12的主体部分123上方的重掺杂的第二非晶硅层33刻蚀掉，而与源极13和漏极14对应的区域上方的重掺杂的第二非晶硅层33会保留。这样，采用Halftone(半色调)掩模工艺对不同区域的进行不同程度的曝光，从而可一步得到所需的结构。
步骤205：如图3e所示，对保留的所述第二非晶硅层中的掺杂离子进行活化与扩散，使掺杂离子进入到其下方的有源区12的第一接触部位121和第二接触部位122中，从而将整个第一接触部位121和第二接触部位122形成为重掺杂区域。可选的，所述活化工艺可以采用退火炉退火(OVEN)工艺或者采用快速热退火(rapid thermal anneal，RTA)工艺来完成。
步骤206：将非晶硅(包括第一非晶硅层32和第二非晶硅层33剩余的部分，即构成有源区12的部分)转化为多晶硅；可选的，采用金属诱导晶化技术来完成晶体的转化。
较佳的，所述对保留的所述第二非晶硅层中的掺杂离子进行活化与扩散的步骤204以及将非晶硅转化多晶硅的步骤205，采用准分子激光退火工艺(ELA)一步完成；采用准分子激光退火工艺一步完成了对保留的所述第二非晶硅层中的掺杂离子进行活化与扩散的步骤以及将非晶硅转化多晶硅的步骤，无需后续的活化工艺，从而简化了制作工艺，降低了制作成本，提升了生产效率。可选的，所述ELA技术，激光能量范围可选为350-450mJ/cm2。
可选的，还包括步骤207：对多晶硅表面进行清洗以改善表面粗糙度；可选的，通过0.5％-1％浓度的HF(氢氟酸)对多晶硅表面进行清洗以改善表面粗糙度。
步骤208：形成薄膜晶体管的其他层并完成薄膜晶体管的制作，如图3f所示。
可选的，步骤208中可具体包括以下步骤：
利用溅射(Sputter)工艺完成源极13和漏极14的沉积；可选的，源极13和漏极14可选为复合层结构(例如Ti-Al-Ti结构，厚度范围分别可为
Figure BDA0001275923320000081
Figure BDA0001275923320000082
)；
接着，完成源极13和漏极14的图案化；此时，还可同时完成存储电容的底电极17的图案化；
之后，通过CVD(Chemical Vapor Deposition，化学气相沉积)技术沉积栅极绝缘层(GI层)15；可选的，栅极绝缘层(GI层)15包括上层和下层，其中，下层材料为SiO2，厚度范围可为
Figure BDA0001275923320000083
下层材料SiNx，厚度范围可为
Figure BDA0001275923320000084
再次，利用溅射(Sputter)工艺完成栅极(Gate)膜层沉积，其中栅极金属可选为Mo(钼)，厚度范围可选为
Figure BDA0001275923320000085
最后，完成栅极16的图案化，至此TFT制备完成；此时，还可同时完成存储电容的顶电极18的图案化。
从上述实施例可以看出，本发明实施例提供薄膜晶体管的制作方法，依次形成第一非晶硅层和重掺杂的第二非晶硅层，经过图案化处理，形成有源区和保留所需部位的第二非晶硅层，通过活化与扩散完成有源区与源极、栅极的接触部位的制作，最终形成了有源区与源极、栅极的接触部位的接触电阻较小的特性优化的薄膜晶体管；此外，到采用ELA工艺完成非晶硅到多晶硅转化的同时，利用了前面工艺形成的特殊结构，可一并完成掺杂离子的活化与扩散，从而无需后续活化工艺，简化了制作工艺，降低了制作成本，提升了生产效率。
可选的，上述薄膜晶体管的制作方法应用于如图1所示结构的薄膜晶体管时，能够更好地改善接触电阻。此外，采用上述方法制造的LTPS TFT，由于其性能较佳，特别适用于AMOLED(有源矩阵有机发光二极管)显示装置；并且，由于二者的优异性能，更加适合应用于柔性显示器。
本发明还提供了一种薄膜晶体管的制作方法的第二个实施例，能够改善薄膜晶体管的接触电阻。如图4所示，为本发明提供的薄膜晶体管的制作方法的第二个实施例的流程示意图。
所述薄膜晶体管的制作方法，包括以下步骤：
步骤401：参考附图3a和3b，在基板31上依次形成缓冲层11和第一非晶硅层；
可选的，所述基板31为玻璃基板，在形成缓冲层之前，可对玻璃基板31进行初始清洗；可选的，所述缓冲层11和第一非晶硅层32可以利用PECVD(Plasma Enhanced ChemicalVapor Deposition，等离子体增强化学气相沉积)技术沉积制得；可选的，所述缓冲层11采用SiNx材料制作时，其膜厚范围可选为
Figure BDA0001275923320000091
所述缓冲层11采用SiO2制作时，其膜厚范围可选为
Figure BDA0001275923320000092
可选的，所述第一非晶硅层32膜厚范围可选为
Figure BDA0001275923320000093
Figure BDA0001275923320000094
步骤402：将非晶硅转化为多晶硅，形成多晶硅层32；可选的，采用ELA工艺实现非晶硅到多晶硅的转化；
步骤403：参考附图3c，在所述多晶硅层32上形成第二非晶硅层33，所述第二非晶硅层33的掺杂浓度高于所述多晶硅层32的掺杂浓度；可选的，采用PECVD工艺或ALD工艺，沉积所述重掺杂的第二非晶硅层33，所述第二非晶硅层33的厚度范围可选为
Figure BDA0001275923320000095
可选的，所述第二非晶硅层33为B(硼)原子重掺杂的a-Si(非晶硅)膜层，B原子浓度的可选范围为1013～1015cm-3。
优选的，采用ALD工艺进行高精度沉积得到所述第二非晶硅层33，该工艺可以让掺杂离子在单层原子层范围内进行沉积，利于掺杂离子的扩散。
步骤404：参考附图3d，通过图案化处理，形成所述有源区12，并在所述第一接触部位121和所述第二接触部位122处保留所述第二非晶硅层33；
可选的，采用Halftone(半色调)掩模工艺完成有源区12的图案化，其中需要去除的地方(除有源区12的第一非晶硅层32的其他部分)全部曝光，与源极13和漏极14对应的区域不曝光，有源区12的主体部分123采用部分曝光，从而将有源区12的主体部分123上方的重掺杂的第二非晶硅层33刻蚀掉，而与源极13和漏极14对应的区域上方的重掺杂的第二非晶硅层33会保留。这样，采用Halftone(半色调)掩模工艺对不同区域的进行不同程度的曝光，从而可一步得到所需的结构。
可选的，还包括步骤405：对多晶硅表面进行清洗以改善表面粗糙度；可选的，通过0.5％-1％浓度的HF(氢氟酸)对多晶硅表面进行清洗以改善表面粗糙度。
步骤406：参考附图3e，对保留的所述第二非晶硅层33中的掺杂离子进行活化与扩散，使掺杂离子进入到其下方的有源区12的第一接触部位121和第二接触部位122中，从而将整个第一接触部位121和第二接触部位122形成为重掺杂区域。可选的，所述活化工艺可以采用退火炉退火(OVEN)工艺或者采用快速热退火(rapid thermal anneal，RTA)工艺来完成。
可选的，可以在后续ILD(Inter Layer Dielectric，层间介质层，图中未示出)刻蚀之后，再进行掺杂离子的活化和扩散。
步骤407：形成薄膜晶体管的其他层并完成薄膜晶体管的制作，参考附图3f。
从上述实施例可以看出，本发明实施例提供的薄膜晶体管的制作方法，依次形成多晶硅层和重掺杂的第二非晶硅层，经过图案化处理，形成有源区和保留所需部位的重掺杂非晶硅层，通过活化与扩散完成有源区与源极、栅极的接触部位的制作，最终形成了有源区与源极、栅极的接触部位的接触电阻较小的特性优化的薄膜晶体管。
可选的，上述薄膜晶体管的制作方法应用于如图1所示结构的薄膜晶体管时，能够更好地改善接触电阻。此外，采用上述方法制造的LTPS TFT，由于其性能较佳，特别适用于AMOLED(有源矩阵有机发光二极管)显示装置；并且，由于二者的优异性能，更加适合应用于柔性显示器。
本发明还提供了一种薄膜晶体管的制作方法的第三个实施例，能够改善薄膜晶体管的接触电阻。如图5所示，为本发明提供的薄膜晶体管的制作方法的第三个实施例的流程示意图。
所述薄膜晶体管的制作方法，包括以下步骤：
步骤501：如图6a和6b所示，在基板31上依次形成缓冲层11和非晶硅层32；
可选的，所述基板31为玻璃基板，在形成缓冲层11之前，可对玻璃基板31进行初始清洗；可选的，所述缓冲层11和非晶硅层32可以利用PECVD(Plasma Enhanced ChemicalVapor Deposition，等离子体增强化学气相沉积)技术沉积制得；可选的，所述缓冲层11采用SiNx材料制作时，其膜厚范围可选为
Figure BDA0001275923320000111
所述缓冲层11采用SiO2制作时，其膜厚范围可选为
Figure BDA0001275923320000112
可选的，所述非晶硅层32膜厚范围可选为
Figure BDA0001275923320000113
步骤502：如图6c所示，在所述非晶硅层32上形成第一光刻胶层61；
步骤503：如图6d所示，通过曝光显影处理，在所述第一接触部位对应的第一区域611和所述第二接触部位对应的第二区域612不保留所述第一光刻胶层61；
步骤504：如图6e所示，采用掺杂浓度高于所述非晶硅层32的掺杂浓度的掺杂离子，对所述有源区12对应的所述非晶硅层32进行掺杂，得到高掺杂的第三区域321和第四区域322；可选的，掺杂浓度的可选范围为1013～1015cm-3；
步骤505：剥离所述第一光刻胶层61；
步骤506：通过图案化处理，形成所述有源区12，如图6f所示；
步骤507：将非晶硅转化为多晶硅；可选的，采用ELA工艺实现非晶硅到多晶硅的转化；
步骤508：形成薄膜晶体管的其他层并完成薄膜晶体管的制作，如图6g所示。
从上述实施例可以看出，本发明实施例提供的薄膜晶体管的制作方法，在非晶硅层上形成第一光刻胶层，经过曝光显影处理，在第一接触部位和第二接触部位对应的位置不保留光刻胶层，对有源区的对应部位的非晶硅层进行重掺杂，从而在第一接触部位和第二接触部位处形成重掺杂，最终形成了有源区与源极、栅极的接触部位的接触电阻较小的特性优化的薄膜晶体管。
可选的，上述薄膜晶体管的制作方法应用于如图6g所示结构的薄膜晶体管时，能够更好地改善接触电阻。此外，采用上述方法制造的LTPS TFT，由于其性能较佳，特别适用于AMOLED(有源矩阵有机发光二极管)显示装置；并且，由于二者的优异性能，更加适合应用于柔性显示器。
较佳的，所述通过曝光显影处理，在所述第一接触部位和所述第二接触部位处不保留所述第一光刻胶层，还包括：
步骤403’：在所述有源区12的主体部位123对应的第五区域323形成第二光刻胶层613，所述第二光刻胶层613的厚度小于所述第一光刻胶层61的厚度；可选的，所述第二光刻胶层613为一薄层，其厚度范围约为0.1-0.3μm；
剥离所述第一光刻胶层时还包括：
步骤405’：剥离所述第二光刻胶层613。
这样，通过曝光显影过程，使得所述有源区12的主体部位123对应的第五区域323残留一薄层光刻胶，所述第一接触部位121和所述第二接触部位122对应的第三区域321和第四区域322不保留所述第一光刻胶层61，其余部分覆盖完整的光刻胶，然后在后续的掺杂步骤中，使源极13和漏极14接触的第一接触部位121和所述第二接触部位122对应的区域形成重掺杂，而所述有源区12的主体部位123对应的位置形成轻掺杂，从而在最终制得TFT后，能够解决TFT阈值电压的正向漂移问题。
基于上述目的，本发明实施例的第三个方面，提供了一种阵列基板的一个实施例，能够改善薄膜晶体管的接触电阻。
所述阵列基板，包括薄膜晶体管阵列，所述薄膜晶体管采用如上所述薄膜晶体管的任一项实施例。
本实施例提供的阵列基板，通过将薄膜晶体管的所述有源区与源极相接触的第一接触部位和所述有源层与漏极相接触的第二接触部位形成为重掺杂区域，从而能够有效减小有源区与源极、栅极的接触部位的接触电阻，改善薄膜晶体管的特性，从而得到性能较好的阵列基板。
可选的，上述阵列基板性能较佳，特别适用于AMOLED(有源矩阵有机发光二极管)显示装置；并且，由于其优异性能，更加适合应用于柔性显示器。
基于上述目的，本发明实施例的第四个方面，提供了一种显示装置的一个实施例，能够改善薄膜晶体管的接触电阻。
所述显示装置，包括如前所述的阵列基板。
本实施例提供的显示装置，其阵列基板通过将薄膜晶体管的所述有源区与源极相接触的第一接触部位和所述有源层与漏极相接触的第二接触部位形成为重掺杂区域，从而能够有效减小有源区与源极、栅极的接触部位的接触电阻，改善薄膜晶体管的特性，从而得到性能较好的显示装置。
可选的，上述显示装置性能较佳，特别适用于AMOLED(有源矩阵有机发光二极管)显示装置；并且，由于其优异性能，更加适合应用于柔性显示器。
所属领域的普通技术人员应当理解：以上所述仅为本发明的具体实施例而已，并不用于限制本发明，凡在本发明的精神和原则之内，所做的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。

Claims (12)

1.一种薄膜晶体管的制作方法，其特征在于，所述薄膜晶体管，包括源极、漏极和有源区，所述有源区与源极相接触的第一接触部位的掺杂浓度和所述有源层与漏极相接触的第二接触部位的掺杂浓度，均高于所述有源区的主体部位的掺杂浓度；
所述制作方法包括：
在基板上依次形成缓冲层和第一非晶硅层；
在所述第一非晶硅层上形成第二非晶硅层，所述第二非晶硅层的掺杂浓度高于所述第一非晶硅层的掺杂浓度；
通过图案化处理，形成所述有源区，并在所述第一接触部位和所述第二接触部位处保留所述第二非晶硅层；其中，采用半色调掩模工艺完成所述有源区的图案化；
对保留的所述第二非晶硅层中的掺杂离子进行活化与扩散，使掺杂离子进入到其下方的有源区的第一接触部位和第二接触部位中；
将非晶硅转化为多晶硅；
形成薄膜晶体管的其他层并完成薄膜晶体管的制作；
其中，所述对保留的所述第二非晶硅层中的掺杂离子进行活化与扩散的步骤以及将非晶硅转化多晶硅的步骤，采用准分子激光退火工艺一步完成。
2.根据权利要求1所述的制作方法，其特征在于，所述第一接触部位和/或第二接触部位的高度高于所述有源区的主体部位的高度。
3.根据权利要求1所述的制作方法，其特征在于，所述第一接触部位和/或第二接触部位的掺杂浓度为1013～1015cm-3。
4.一种薄膜晶体管的制作方法，其特征在于，所述薄膜晶体管，包括源极、漏极和有源区，所述有源区与源极相接触的第一接触部位的掺杂浓度和所述有源层与漏极相接触的第二接触部位的掺杂浓度，均高于所述有源区的主体部位的掺杂浓度；
所述制作方法包括：
在基板上依次形成缓冲层和第一非晶硅层；
将非晶硅转化为多晶硅，形成多晶硅层；
在所述多晶硅层上形成第二非晶硅层，所述第二非晶硅层的掺杂浓度高于所述多晶硅层的掺杂浓度；
通过图案化处理，形成所述有源区，并在所述第一接触部位和所述第二接触部位处保留所述第二非晶硅层；其中，采用半色调掩模工艺完成所述有源区的图案化；
对保留的所述第二非晶硅层中的掺杂离子进行活化与扩散，使掺杂离子进入到其下方的有源区的第一接触部位和第二接触部位中；
形成薄膜晶体管的其他层并完成薄膜晶体管的制作。
5.根据权利要求4所述的制作方法，其特征在于，所述第一接触部位和/或第二接触部位的高度高于所述有源区的主体部位的高度。
6.根据权利要求4所述的制作方法，其特征在于，所述第一接触部位和/或第二接触部位的掺杂浓度为1013～1015cm-3。
7.一种薄膜晶体管的制作方法，其特征在于，所述薄膜晶体管，包括源极、漏极和有源区，所述有源区与源极相接触的第一接触部位的掺杂浓度和所述有源层与漏极相接触的第二接触部位的掺杂浓度，均高于所述有源区的主体部位的掺杂浓度；
所述制作方法包括：
在基板上依次形成缓冲层和非晶硅层；
在所述非晶硅层上形成第一光刻胶层；
通过曝光显影处理，在所述第一接触部位和所述第二接触部位处不保留所述第一光刻胶层；
采用掺杂浓度高于所述非晶硅层的掺杂浓度的掺杂离子，对所述有源区对应的所述非晶硅层进行掺杂；
剥离所述第一光刻胶层；
通过图案化处理，形成所述有源区；
将非晶硅转化为多晶硅；
形成薄膜晶体管的其他层并完成薄膜晶体管的制作；
其中，所述通过曝光显影处理，在所述第一接触部位和所述第二接触部位处不保留所述第一光刻胶层，还包括：
在所述有源区的主体部位处形成第二光刻胶层，所述第二光刻胶层的厚度小于所述第一光刻胶层的厚度，所述第二光刻胶层的厚度范围为0.1-0.3μm；
剥离所述第一光刻胶层时还包括：
剥离所述第二光刻胶层。
8.根据权利要求7所述的制作方法，其特征在于，所述第一接触部位和/或第二接触部位的高度高于所述有源区的主体部位的高度。
9.根据权利要求7所述的制作方法，其特征在于，所述第一接触部位和/或第二接触部位的掺杂浓度为1013～1015cm-3。
10.一种薄膜晶体管，其特征在于，采用如权利要求1-9任一项所述的制作方法制得。
11.一种阵列基板，其特征在于，包括薄膜晶体管阵列，所述薄膜晶体管采用如权利要求10所述的薄膜晶体管。
12.一种显示装置，其特征在于，包括如权利要求11所述的阵列基板。
CN201710265499.2A 2017-04-21 2017-04-21 薄膜晶体管及其制作方法、阵列基板、显示装置 Active CN107093633B (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN201710265499.2A CN107093633B (zh) 2017-04-21 2017-04-21 薄膜晶体管及其制作方法、阵列基板、显示装置

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN201710265499.2A CN107093633B (zh) 2017-04-21 2017-04-21 薄膜晶体管及其制作方法、阵列基板、显示装置

Publications (2)

Publication Number Publication Date
CN107093633A CN107093633A (zh) 2017-08-25
CN107093633B true CN107093633B (zh) 2020-04-03

Family

ID=59637553

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201710265499.2A Active CN107093633B (zh) 2017-04-21 2017-04-21 薄膜晶体管及其制作方法、阵列基板、显示装置

Country Status (1)

Country Link
CN (1) CN107093633B (zh)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN114400261B (zh) * 2021-12-27 2023-09-15 理想晶延半导体设备(上海)股份有限公司 电池背部结构及其制备方法、电池

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101202306A (zh) * 2006-12-15 2008-06-18 群康科技(深圳)有限公司 薄膜晶体管基板及其制造方法
CN102054874A (zh) * 2010-11-01 2011-05-11 友达光电股份有限公司 薄膜晶体管及其制造方法
CN103839825A (zh) * 2014-02-24 2014-06-04 京东方科技集团股份有限公司 一种低温多晶硅薄膜晶体管、阵列基板及其制作方法
CN106098628A (zh) * 2016-06-07 2016-11-09 深圳市华星光电技术有限公司 Tft背板的制作方法及tft背板

Family Cites Families (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102304726B1 (ko) * 2015-03-27 2021-09-27 삼성디스플레이 주식회사 디스플레이 장치의 제조 방법 및 이를 통해 제조된 디스플레이 장치

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101202306A (zh) * 2006-12-15 2008-06-18 群康科技(深圳)有限公司 薄膜晶体管基板及其制造方法
CN102054874A (zh) * 2010-11-01 2011-05-11 友达光电股份有限公司 薄膜晶体管及其制造方法
CN103839825A (zh) * 2014-02-24 2014-06-04 京东方科技集团股份有限公司 一种低温多晶硅薄膜晶体管、阵列基板及其制作方法
CN106098628A (zh) * 2016-06-07 2016-11-09 深圳市华星光电技术有限公司 Tft背板的制作方法及tft背板

Also Published As

Publication number Publication date
CN107093633A (zh) 2017-08-25

Similar Documents

Publication Publication Date Title
JP6460582B2 (ja) Ａｍｏｌｅｄバックパネルの製造方法
JP5015471B2 (ja) 薄膜トランジスタ及びその製法
WO2017092142A1 (zh) 低温多晶硅tft基板的制作方法
US10325942B2 (en) TFT substrate manufacturing method
CN107425044B (zh) 一种柔性显示面板、其制作方法及显示装置
CN106910748A (zh) 一种阵列基板、显示装置及其制作方法
US20120289006A1 (en) Method of manufacturing poly-silicon tft array substrate
WO2016008226A1 (zh) 薄膜晶体管及其制备方法、阵列基板和显示设备
WO2016165187A1 (zh) 双栅极氧化物半导体tft基板的制作方法及其结构
CN107170759B (zh) 一种阵列基板及其制作方法、显示装置
WO2018152875A1 (zh) 薄膜晶体管的制作方法、薄膜晶体管及显示器
US9876040B1 (en) Method for manufacturing TFT substrate
CN105374749B (zh) 一种薄膜晶体管及其制造方法
WO2017070868A1 (zh) N型tft的制作方法
US20180315781A1 (en) Complementary thin film transistor and manufacturing method thereof, and array substrate
WO2017000335A1 (zh) Tft背板的制作方法及其结构
CN105470312A (zh) 低温多晶硅薄膜晶体管及其制造方法
CN109166802A (zh) Ltps阵列基板及其制造方法、显示面板
WO2017219412A1 (zh) 顶栅型薄膜晶体管的制作方法
CN106449655A (zh) 薄膜晶体管阵列基板及其制作方法
KR102148957B1 (ko) 표시 기판 및 표시 기판의 제조 방법
US10629746B2 (en) Array substrate and manufacturing method thereof
WO2019095408A1 (zh) 阵列基板及其制作方法、显示面板
CN107093633B (zh) 薄膜晶体管及其制作方法、阵列基板、显示装置
JP2004063845A (ja) 薄膜トランジスタの製造方法、平面表示装置の製造方法、薄膜トランジスタ及び平面表示装置

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant