CN107078419B - 各向异性导电膜 - Google Patents

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Abstract

本发明提供一种各向异性导电膜，其为层叠有绝缘性粘接基底层与绝缘性粘接覆盖层，并且在其界面附近，导电粒子配置于平面格子图案的格点的结构，相对于在任意的基准区域假定的平面格子图案的全部格点，未配置导电粒子的格点的比例为25％以下，配置于平面格子图案的格点的导电粒子的一部分相对于对应格点在各向异性导电膜的长度方向上偏离地配置，作为偏离地配置的导电粒子的平面投影中心与对应格点之间的距离而定义的偏离量小于导电粒子的平均粒径的50％。

Description

各向异性导电膜
技术领域
本发明涉及各向异性导电膜。
背景技术
将IC芯片等电气部件安装于配线基板等时，广泛使用了在绝缘性树脂粘合剂中分散有导电粒子的各向异性导电膜，但关于这样的各向异性导电膜，已知导电粒子以彼此连接或凝聚的状态存在。因此，在将各向异性导电膜用于与伴随着电子设备的轻量小型化而细间距化的IC芯片的端子和配线基板的端子之间的连接时，由于各向异性导电膜中以连接或凝聚的状态存在的导电粒子，有时会发生相邻的端子间的短路。
以往，作为应对这样的细间距化的各向异性导电膜，提出了使导电粒子规则排列于膜中的各向异性导电膜。例如，提出了如下的各向异性导电膜，即，在可拉伸的膜上形成粘着层，在该粘着层表面以单层密集填充导电粒子后，对该膜进行双轴拉伸处理直至导电粒子间距离达到所期望的距离，使导电粒子规则排列，然后，对于导电粒子，按压作为各向异性导电膜的构成要素的绝缘性粘接基底层，使导电粒子转印至绝缘性粘接基底层而得到的各向异性导电膜(专利文献1)。此外，还提出了如下的各向异性导电膜，即，在表面具有凹部的转印模具的凹部形成面撒布导电粒子，刮扫凹部形成面，使导电粒子保持于凹部，从其上按压形成有转印用的粘着层的粘着膜，使导电粒子一次转印至粘着层，接下来，对于附着于粘着层的导电粒子，按压作为各向异性导电膜的构成要素的绝缘性粘接基底层，使导电粒子转印至绝缘性粘接基底层而得到的各向异性导电膜(专利文献2)。关于这些各向异性导电膜，通常在导电粒子侧表面，按照被覆导电粒子的方式层叠有绝缘性粘接覆盖层。
现有技术文献
专利文献
专利文献1：WO2005/054388号
专利文献2：日本特开2010-33793号公报
发明内容
发明要解决的课题
然而，导电粒子容易由于静电等而凝聚、发生二次粒子化，因此使导电粒子时常作为一次粒子单独存在是困难的。因此，专利文献1、专利文献2的技术产生以下那样的问题。即，在专利文献1的情况下，难以在可拉伸膜的整个表面没有缺陷地以单层密集填充导电粒子，存在如下那样的问题：导电粒子以凝聚状态填充至可拉伸膜、成为短路的原因，或者产生未被填充的区域(即“缺失”)，成为导通不良的原因。此外，专利文献2的情况下，具有如下的问题：如果转印模具的凹部被粒径大的导电粒子覆盖，则通过之后的刮扫而去除，产生未保持有导电粒子的凹部，在各向异性导电膜中产生导电粒子的“缺失”而成为导通不良的原因，或者反之，如果凹部配置有小的导电粒子，则在转印至绝缘性粘接基底层时，要配置导电粒子的位置与实际被配置的导电粒子的中心不重合而发生位置偏离，结果是规则排列被破坏，成为短路、导通不良的原因。
如此一来，专利文献1、2中，现状是针对应当如何控制各向异性导电膜中要以规则的图案排列的导电粒子的“缺失”和“配置偏离”，尚没有被充分地考虑。
本发明的目的在于解决以上的现有技术的问题，从要以规则的图案排列的导电粒子的“缺失”和“配置偏离”的观点出发，提供一种大幅抑制了短路、导通不良的发生的各向异性导电膜。
用于解决课题的方法
本发明人发现，通过在将导电粒子配置于平面格子的格点时，相对于在各向异性导电膜的任意的基准区域中假定的平面格子图案的全部格点，控制“未配置导电粒子的格点的比例”，以及控制“相对于导电粒子的格点的配置偏离”，能够实现上述目的，从而完成了本发明。此外，本发明人发现，这样的各向异性导电膜不是通过在转印体的凹部配置导电粒子，而是通过使导电粒子附着于在表面形成有柱状凸部的转印体的该凸部的前端，并进行转印从而制造，因此完成了本发明的制造方法。
即，本发明提供一种各向异性导电膜，其为层叠有绝缘性粘接基底层和绝缘性粘接覆盖层，并且在其界面附近，导电粒子配置于平面格子图案的格点的结构，
相对于在各向异性导电膜的任意的基准区域假定的平面格子图案的全部格点，未配置导电粒子的格点的比例为25％以下，
在平面格子图案的格点配置的导电粒子的一部分相对于对应格点在各向异性导电膜的长度方向上偏离地配置，作为偏离地配置的导电粒子的平面投影中心与对应格点之间的距离而定义的偏离量小于导电粒子的平均粒径的50％。
此外，本发明提供一种制造方法，其为上述各向异性导电膜的制造方法，具有以下的工序(A)～(E)：
<工序(A)>
准备转印体的工序，该转印体在表面形成有相当于平面格子图案的格点的柱状的凸部；
<工序(B)>
将该转印体的凸部的至少顶面制成微粘着层的工序；
<工序(C)>
使导电粒子附着于该转印体的凸部的微粘着层的工序；
<工序(D)>
在该转印体的附着了导电粒子的一侧的表面重叠并按压绝缘性粘接基底层，从而使导电粒子转附至绝缘性粘接基底层的工序；和
<工序(E)>
对于转附了导电粒子的绝缘性粘接基底层，从导电粒子转附面一侧层叠绝缘性粘接覆盖层的工序。
进一步，本发明提供一种连接结构体，其是第一电气部件的端子和第二电气部件的端子通过本发明的各向异性导电膜进行各向异性导电连接而成的。
发明的效果
本发明的各向异性导电膜中，将“未配置导电粒子的格点”相对于在任意的基准区域假定的平面格子图案的全部格点的比例设定为25％以下，并且在平面格子图案的格点配置的导电粒子的一部分相对于对应格点在各向异性导电膜的长度方向上偏离地配置，将作为偏离地配置的导电粒子的中心与对应格点之间的距离而定义的“导电粒子的偏离量”设定为小于导电粒子的平均粒径的50％。这种在长度方向上的偏离是沿着长度方向的一个方向的偏离。因此，当将本发明的各向异性导电膜应用于各向异性导电连接时，能够实现良好的初期导通电阻值和老化后的良好的导通可靠性，还能够抑制短路的发生。
此外，本发明的各向异性导电膜的制造方法中，使用在表面形成有相当于平面格子图案的格点的柱状的凸部的转印体，使导电粒子附着在形成于该凸部的顶面的微粘着层后，将该导电粒子转印至绝缘性粘接基底层。因此，能够使得“未配置导电粒子的格点”相对于在各向异性导电膜的任意的基准区域假定的平面格子图案的全部格点的比例为25％以下，并且在平面格子图案的格点配置的导电粒子的一部分相对于对应格点而在各向异性导电膜的长度方向上偏离地配置时，作为偏离地配置的导电粒子的中心与对应格点之间的距离而定义的“导电粒子的偏离量”小于导电粒子的平均粒径的50％。由此，如果使用由本发明的制造方法所得到的各向异性导电膜，则能够将细间距化的IC芯片与配线基板进行各向异性导电连接并且大幅抑制短路、导通不良的发生。
附图说明
图1为本发明的各向异性导电膜的截面图。
图2为本发明的各向异性导电膜的平面透视图。
图3A为本发明的制造方法的工序说明图。
图3B为本发明的制造方法的工序说明图。
图3C为本发明的制造方法的工序说明图。
图3D为本发明的制造方法的工序说明图。
图3E为本发明的制造方法的工序说明图。
图3F为本发明的制造方法的工序说明图，同时为本发明的各向异性导电膜的示意截面图。
具体实施方式
以下，参照附图详细地说明本发明的各向异性导电膜。
<各向异性导电膜>
如图1(截面图)和图2(平面透视图)所示，本发明的各向异性导电膜10具有层叠有绝缘性粘接基底层11和绝缘性粘接覆盖层12，并且在它们的界面附近，导电粒子13配置于平面格子图案(图2的虚线)的格点的结构。图1和图2中，假定平面格子图案是沿着各向异性导电膜10的长度方向和与其正交的方向(宽度方向)，但也可以假定整体相对于长度方向和宽度方向倾斜。这里，箭头A示出了导电粒子未配置于平面格子的格点的位置，即所谓导电粒子“缺失”的位置。箭头B示出了相对于对应格点而在各向异性导电膜的长度方向上偏离地配置的导电粒子。这里，考虑到规则排列性，作为偏离地配置的导电粒子的中心(具体而言为将导电粒子投影到平面上的影像的重心)与对应格点之间的距离而定义的偏离量小于导电粒子的平均粒径的50％。予以说明的是，该偏离起因于制造方法，仅相对于膜的长度方向而发生。导电粒子这样地在规定的范围内偏离，从而产生在各向异性导电连接时导电粒子变得容易被凸块捕集的效果。相对于凸块的宽度方向(与膜的长度方向正交的方向)，即使导电粒子位于凸块的端部，但由于适度地存在偏差，因此，与沿着格点直线排列，即在与膜长度方向大致平行的方向上导电粒子的外接线一致的情况相比，如果按照上述外接线不一致的方式配置，则任意的粒子均变得容易被捕集，可以期待捕集数稳定的效果。特别是在细间距的情况下发挥效果。
予以说明的是，相对于格点而在各向异性导电膜的长度方向上偏离地配置的导电粒子的偏离量的最大值优选大于与长度方向正交的方向的偏离量。
此外，从连接的稳定性的观点出发，相对于配置有导电粒子的全部格点，导电粒子在各向异性导电膜的长度方向上偏离地配置的格点的比例优选为90％以上。换言之，导电粒子以小于粒径的50％的距离而接近的个数为导电粒子个数的10％以下。例如，在图2的情况下，偏离变得靠向长度方向的一方的方向(右侧)。由于90％以上靠向一方，因此作为整体而能够保持粒径的1倍以上的排列距离。因此，接近的导电粒子为全部个数的10％以下。由此，几乎全部导电粒子在一个方向上在规定的范围内偏离，因此格子形状得以保持，作为短路的原因的凝聚不发生。这样一来，出现了沿膜的长度方向的规则性高于沿与膜的长度方向正交的方向的规则性的倾向。这意味着例如在图2的情况下，导电粒子存在在膜的长度方向上在直线上聚拢的倾向，而在与长度方向正交的方向上，存在易于从直线上脱落的倾向。进一步，详细而言，膜平面方向的粒子向着膜的长度方向的一方整体地偏离，意味着观察到粒子的中心点相对于排列的格点主要向膜的长度方向侧偏离，此外，观察到在与膜的长度方向正交的方向上蜿蜒存在。
(导电粒子的“缺失”)
本发明的各向异性导电膜中，将相对于各向异性导电膜的任意的基准区域假定的平面格子图案的全部格点，“未配置导电粒子的格点”(图2的A)的比例(导电粒子缺失的格点的比例)设定为25％以下，优选设定为10～25％。由此，当将本发明的各向异性导电膜应用于各向异性导电连接时，能够实现良好的初期导通电阻和老化后的良好的导通可靠性，也能够抑制短路的发生。
予以说明的是，从初期导通电阻和导通可靠性的观点出发，导电粒子“缺失”的格点优选在各向异性导电膜的平面方向上不连续，但在实际应用中，导电粒子“缺失”的格点9个以上不连续即可。
(平面格子图案)
作为平面格子图案，可列举菱形格子、六边形格子、正方形格子、矩形格子、平行四边形格子。其中，优选为能够进行最密堆积的六边形格子。
这里，作为各向异性导电膜的基准区域，能够选择各向异性导电膜整个面，但通常优选选择各向异性导电膜的平面中央部的由满足以下的关系式(A)优选为关系式(1)、以及关系式(2)和(3)的边X和边Y构成的大致方形的区域作为基准区域。
100D≤X+Y≤400D (A)
X+Y＝100D (1)
X≥5D (2)
Y≥5D (3)
予以说明的是，当应用于取较大连接面积的FOG连接时，能够使膜中的导电粒子的存在量减少，在这样的情况下，如以下所示，优选分别使X和Y的值大，优选设为20D以上，“X+Y”的数值也为从100D到400D附近的数值，最终优选设为400D。
X+Y＝400D
X≥20D
Y≥20D
式(A)和(1)～(3)中，D为导电粒子的平均粒径。导电粒子的平均粒径可以通过图像型粒度分布计来测定。此外，边Y为相对于各向异性导电膜的长度方向(参照图2)小于±45°的范围的直线，边X为垂直于边Y的直线。
通过这样地规定基准区域，从而可以使基准区域与按压导电粒子的凸块的形状相似或近似，结果是能够使从导电粒子的平面格子图案的偏离的容许范围大，从而能够经济且稳定地进行各向异性导电连接。换言之，通过将该基准区域的最小边设为导电粒径的5倍以上，即使在该范围内在假定的范围内存在导电粒子的位置偏离或缺失、接近，也能由任意的凸块被捕集，并且在凸块间空隙没有过度的凝聚，因此，能够确实地进行各向异性导电连接。
予以说明的是，将最小边设为导电粒径的5倍以上的理由是因为，一般而言，为了在各向异性导电连接的凸块的至少1边确实地捕集，需要将最小边设为大于导电粒子的平均粒径，并且从对于凸块间空隙也防止短路的理由出发，需要设为导电粒子的平均粒径的优选2倍以上的大小。换言之，认为，当着眼于作为一个基准的圆形的导电粒子时，如果在以该导电粒子的平均粒径D加上该粒径的4倍长度(4D)而得到的长度(即5D)为直径的同心圆内不发生设想以外的不良，则认为能满足上述要件。此外，设为细间距时的凸块间的最小距离作为一个例子也可以小于导电粒径的4倍。
(导电粒子的配置)
导电粒子优选在与膜的长度方向垂直的方向上以6个以上连续地配置，更优选以8个以上连续地配置。这是因为，如果相对于凸块的长度方向而发生导电粒子的欠缺，则存在各向异性导电连接出现故障的担忧。在该情况下，沿膜的长度方向连续的7列中优选3列满足上述条件，更优选7列中5列满足上述条件。由此，能够使被凸块捕集的导电粒子数为一定以上，能够进行稳定的各向异性导电连接。
此外，关于导电粒子的欠缺，优选在膜的长度方向上4个以上连续的情况和在与膜的长度方向垂直的方向上4个以上连续的情况不交叉，更优选4个以上连续的任意欠缺隔着一个以上的成为格点的导电粒子而不相邻，进一步更优选4个以上连续的任意欠缺隔着两个以上的成为格点的导电粒子而不相邻。关于这样的欠缺的交叉，对于长度的一个方向的欠缺，即使多达3列同时交叉也没有问题。这是因为，只要不存在3列以上的欠缺，则其附近的导电粒子就被凸块捕集。
关于导电粒子在膜长度方向上的欠缺，只要在任意连续的50个格点中合计为12个以内，则在实际应用中没有问题。对此，在与连续的欠缺的列相邻的任意列中均没有欠缺，则也可以在欠缺的中途进行计数。
(粒子面积占有率)
进一步，关于相对于各向异性导电膜的任意的基准区域的面积，在该面积中存在的全部导电粒子的粒子面积占有率，对于如FOG连接那样的凸块尺寸、凸块间距离较大的情况，通常为0.15％以上、优选为0.35％以上、更优选为1.4％以上是有效的。该情况的上限优选为35％以下，更优选为32％以下。此外，针对凸块尺寸、凸块间距离较小的情况(例如COG连接)，进一步优选为10～35％，特别优选为14～32％。如果在该范围内，则将本发明的各向异性导电膜应用于各向异性导电连接时，能够实现更良好的初期导通性和老化后的导通可靠性，能够进一步抑制短路的发生。这里，粒子面积占有率是相对于任意的基准区域的面积S，在该基准区域内存在的全部导电粒子所占有的面积的比例。所谓全部导电粒子所占有的面积，当将导电粒子的平均粒径设为R、导电粒子的数目设为n时由(R/2)2×π×n表示。因此，以粒子面积占有率(％)＝[{(R/2)2×π×n}/S]×100表示。
顺带一提，当设为导电粒子的平均粒径为2μm、个数密度500个/mm2(0.0005个/μm2)、X＝Y＝200D、X+Y＝400D时的计算后的粒子面积占有率为0.157％。当设为导电粒子的平均粒径为3μm、个数密度500个/mm2(0.0005个/μm2)、X＝Y＝200D、X+Y＝400D时的计算后的粒子面积占有率为0.35325％。当设为导电粒子的平均粒径为3μm、个数密度2000个/mm2(0.002个/μm2)、X＝Y＝200D、X+Y＝400D时的计算后的粒子面积占有率为1.413％。此外，当设为导电粒子的平均粒径为30μm、个数密度500个/mm2(0.0005个/μm2)、X＝Y＝200D、X+Y＝400D时的计算后的粒子面积占有率为35.325％。
(导电粒子)
作为导电粒子，可以适当选择使用在公知的各向异性导电膜中使用的导电粒子。例如，可列举镍、铜、银、金、钯等金属粒子、将聚酰胺、聚苯胍胺等树脂粒子的表面用镍等金属被覆而成的金属被覆树脂粒子等。此外，从制造时的操作性的观点出发，导电粒子的平均粒径优选为1～30μm，更优选为1～10μm，特别优选为2～6μm。平均粒径如上述那样，可以通过图像型粒度分布计测定。
各向异性导电膜中的导电粒子的存在量依赖于平面格子图案的格子间距以及导电粒子的平均粒径，通常为300～40000个/mm2。
(相邻格点间距离)
此外，各向异性导电膜中假定的平面格子图案中的相邻格点间距离优选为导电粒子的平均粒径的0.5倍以上，更优选为1倍以上，进一步优选为1倍以上20倍以下。只要在该范围内，则在将本发明的各向异性导电膜应用于各向异性导电连接时，能够实现更良好的初期导通性和老化后的导通可靠性，还能够进一步抑制短路的发生。
(绝缘性粘接基底层)
作为绝缘性粘接基底层11，可以适当选择使用在公知的各向异性导电膜中作为绝缘性粘接基底层使用的层。例如，可以使用包含丙烯酸酯化合物和光自由基聚合引发剂的光自由基聚合性树脂层、包含丙烯酸酯化合物和热自由基聚合引发剂的热自由基聚合性树脂层、包含环氧化合物和热阳离子聚合引发剂的热阳离子聚合性树脂层、包含环氧化合物和热阴离子聚合引发剂的热阴离子聚合性树脂层等、或它们的固化树脂层。此外，对于这些树脂层，可以根据需要适当选择而含有硅烷偶联剂、颜料、抗氧化剂、紫外线吸收剂等。
予以说明的是，绝缘性粘接基底层11可以通过将包含上述那样的树脂的涂布组合物通过涂布法成膜并干燥、或进一步固化，或者通过公知的方法膜化而形成。
这样的绝缘性粘接基底层11的厚度优选为1～30μm，更优选为2～15μm。
(绝缘性粘接覆盖层)
作为绝缘性粘接覆盖层12，可以适当选择使用在公知的各向异性导电膜中作为绝缘性粘接覆盖层使用的层。此外，也可以使用由与先前说明的绝缘性粘接基底层11相同的材料形成的层。
予以说明的是，绝缘性粘接覆盖层12可以通过将包含上述那样的树脂的涂布组合物通过涂布法成膜并干燥、或进一步固化，或者通过公知的方法膜化而形成。
这样的绝缘性粘接覆盖层12的厚度优选为1～30μm，更优选为2～15μm。
进一步，绝缘性粘接基底层11、绝缘性粘接覆盖层12中，可以根据需要加入二氧化硅微粒、氧化铝、氢氧化铝等绝缘性填料。绝缘性填料的配合量优选设为相对于构成这些层的树脂100质量份为3～40质量份。由此，即使在各向异性导电连接时绝缘性粘接基底层11熔融，也能够抑制由于熔融的树脂而引起导电粒子13发生不必要的移动。
(绝缘性粘接基底层与绝缘性粘接覆盖层的层叠)
予以说明的是，夹持导电粒子13并将绝缘性粘接基底层11和绝缘性覆盖层12层叠时，可以使用公知的手法来进行。在该情况下，导电粒子13存在于这些层的界面附近。这里，“存在于界面附近”是表示导电粒子的一部分侵入一方的层，其余部分侵入另一方的层。
<各向异性导电膜的制造>
接下来，对于层叠有绝缘性粘接基底层和绝缘性粘接覆盖层，并且在它们的界面附近，导电粒子配置于平面格子图案的格点的结构的本发明的各向异性导电膜的制造方法进行说明。该制造方法具有以下的工序(A)～(E)。参照附图对每个工序进行详细地说明。
(工序(A))
首先，如图3A所示，准备转印体100，该转印体100在表面形成有相当于平面格子图案的格点的柱状的凸部101。这里，柱状是指圆柱状或棱柱状(三棱柱、四棱柱、六棱柱等)。优选为圆柱状。凸部101的高度可以根据要进行各向异性导电连接的端子间距、端子宽度、空隙宽度、导电粒子的平均粒径等而决定，优选为所使用的导电粒子的平均粒径的2.5倍以上且小于5倍，更优选为2.5倍以上且3.5倍以下。此外，凸部101的宽度(一半高度处的宽度)优选为导电粒子的平均粒径的0.6倍以上且小于1.3倍，更优选为0.6倍以上且1.1倍以下。只要该高度和宽度为这些范围，就可以获得避免脱落和缺失连续发生的效果。
进一步，凸部101具有导电粒子可稳定地附着那样的程度的基本上平坦的顶面。
＊转印体的具体例
该工序(A)中要准备的转印体可以利用公知的手法制成，例如加工金属板而制成原盘，向其涂布固化性树脂，并且使该固化性树脂固化而制成。具体而言，对于平坦的金属板进行切削加工，还制成形成了与凸部对应的凹部的转印体原盘，在该原盘的凹部形成面涂布构成转印体的树脂组合物，使树脂组合物固化后，从原盘拉出从而可以得到转印体。
(工序(B))
接下来，如图3B所示，将在表面以平面格子图案形成有多个凸部101的转印体100的凸部101的至少顶面制成微粘着层102。
＊转印体的微粘着层
微粘着层102是显示粘着力的层，该粘着力能够暂时保持导电粒子直至导电粒子转附至构成各向异性导电膜的绝缘性粘接基底层，并且微粘着层102形成于凸部101的至少顶面。因此，凸部101整体可以为微粘着性。微粘着层102的厚度可以根据微粘着层102的材质、导电粒子的粒径等适当决定。此外，“微粘着”是指当将导电粒子转附至绝缘性粘接基底层时，粘着力比绝缘性粘接基底层弱。
这样的微粘着层102可以应用公知的各向异性导电膜所使用的微粘着层。例如，可以通过将硅酮系的粘着剂组合物、与绝缘性粘接基底层或绝缘性粘接覆盖层相同材质的粘着层涂布于凸部101的顶面并干燥，从而形成。
(工序(C))
接下来，如图3C所示，使导电粒子103附着于转印体100的凸部101的微粘着层102。具体而言，从转印体100的凸部101的上方撒布导电粒子103，并使用鼓风将未附着于微粘着层102的导电粒子103吹飞即可。在该情况下，会发生以下的情况：在一部分的凸部101，以某种程度的频率，导电粒子由于静电等的作用而附着于其侧面，并且无法利用鼓风去除。
这样地利用鼓风吹飞导电粒子时，可以通过改变鼓风的次数来控制导电粒子的“缺失”的发生量。例如，如果增加鼓风次数，则能够增加导电粒子的“缺失”。如果增加导电粒子的“缺失”，则结果是能够减少导电粒子的使用量，可以减少各向异性导电膜的制造成本。
予以说明的是，从图3C开始使面的方向翻转，使得在一面铺满导电粒子的面附着于突起的顶面。这是为了不对导电粒子施加不必要的应力。这样的配置中仅使必要的导电粒子附着于突起顶面，从而易于将导电粒子回收并再利用，与将导电粒子填充于开口部并取出的方法相比，经济性也优异。予以说明的是，在将导电粒子填充于开口部并取出的方法的情况下，存在易于对未被填充的导电粒子施加不必要的应力的担忧。
(工序(D))
接下来，如图3D所示，在转印体100的附着了导电粒子103的一侧的表面重叠并按压要构成各向异性导电膜的绝缘性粘接基底层104，从而将导电粒子103转附至绝缘性粘接基底层104的一面(图3E)。在该情况下，优选将转印体100按照其凸部101朝下的方式重叠并按压至绝缘性粘接基底层104。这是因为，通过朝下进行鼓风，易于将未贴附于凸部的顶面的导电粒子去除。
(工序(E))
如图3F所示，对于转附了导电粒子103的绝缘性粘接基底层104，从导电粒子转附面一侧层叠绝缘性粘接覆盖层105。由此，可以得到本发明的各向异性导电膜200。
<连接结构体>
本发明的各向异性导电膜配置于第一电气部件(例如IC芯片)的端子(例如凸块)与第二电气部件(例如配线基板)的端子(例如凸块、垫片)之间，并通过从第一电气部件或第二电气部件侧进行热压接而正式固化，进行各向异性导电连接，从而能够提供一种短路、导通不良得以抑制的、所谓COG(chip on glass(玻璃上芯片))、FOG(film on glass(玻璃上膜))等的连接结构体。
实施例
以下，具体地说明本发明。
实施例1
准备厚度2mm的镍板，以四方格子图案形成圆柱状的凹部(内径3μm、深度10μm)，作为转印体原盘。相邻凹部中心间距离为8μm。因此，凹部的密度为16000个/mm2。
以干燥厚度成为30mm的方式，向所得到的转印体原盘，涂布含有苯氧基树脂(YP-50、新日铁住金化学(株))60质量份、环氧树脂(jER828、三菱化学(株))40质量份和阳离子系固化剂(SI-60L、三新化学工业(株))2质量份的热固性树脂组合物，在80℃加热5分钟，从而制成转印体。
将转印体从原盘剥离，以凸部成为外侧的方式卷绕于直径20cm的不锈钢制的辊，使该辊一边旋转一边与粘着片接触，该粘着片为在非织造布中含浸有含有环氧树脂(jER828、三菱化学(株))70质量份和苯氧基树脂(YP-50、新日铁住金化学(株))30质量份的微粘着剂组合物而成的粘着片，使微粘着剂组合物附着于凸部的顶面，形成厚度1μm的微粘着层，得到转印体。
在该转印体的表面撒布平均粒径4μm的导电粒子(镀镍树脂粒子(AUL704、积水化学工业(株)))后，通过鼓风，将未附着于微粘着层的导电粒子去除。
将附着了导电粒子的转印体，从其导电粒子附着面，以温度50℃、压力0.5MPa，向作为绝缘性粘接基底层的厚度5μm的片状的热固化型的绝缘性粘接膜(由含有苯氧基树脂(YP-50、新日铁住金化学(株))60质量份、环氧树脂(jER828、三菱化学(株))40质量份、阳离子系固化剂(SI-60L、三新化学工业(株))2质量份和二氧化硅微粒(Aerosil RY200、日本Aerosil(株))20质量份的绝缘性粘接组合物形成的膜)进行按压，从而使导电粒子转印至绝缘性粘接基底层。
在所得到的绝缘性粘接基底层的导电粒子转附面，重叠作为透明的绝缘性粘接覆盖层的厚度15μm的片状的另一绝缘性粘接膜(由含有苯氧基树脂(YP-50、新日铁住金化学(株))60质量份、环氧树脂(jER828、三菱化学(株))40质量份和阳离子系固化剂(SI-60L、三新化学工业(株))2质量份的热固性树脂组合物形成的膜)，以温度60℃、压力2MPa进行层叠。由此，可以得到各向异性导电膜。
实施例2
将用于去除未附着于微粘着层的导电粒子的鼓风的次数设为实施例1的3倍，除此以外，通过重复实施例1而得到各向异性导电膜。
实施例3
使转印体原盘的凹部的内径为2μm、凹部的深度为9μm、相邻凹部中心间距离为6μm、使凹部的密度为28000个/mm2，并且替代平均粒径4μm的导电粒子而使用平均粒径3μm的导电粒子(AUL703、积水化学工业(株))，除此以外，通过重复实施例1而得到各向异性导电膜。
实施例4
将用于去除未附着于微粘着层的导电粒子的鼓风的次数设为实施例3的3倍，除此以外，通过重复实施例3而得到各向异性导电膜。
比较例1
将用于去除未附着于微粘着层的导电粒子的鼓风的次数设为实施例1的10倍，除此以外，通过重复实施例1而得到各向异性导电膜。
比较例2
将用于去除未附着于微粘着层的导电粒子的鼓风的次数设为实施例3的10倍，除此以外，通过重复实施例3而得到各向异性导电膜。
<评价>
(导电粒子的“缺失”和“偏离量”)
针对实施例1～4和比较例1～2的各向异性导电膜，从其透明的绝缘性粘接覆盖层侧，使用光学显微镜(MX50、奥林巴斯(株))观察1cm见方的区域，调查在假定的平面格子图案中未附着导电粒子的格点相对于全部格点的比例(缺失[％])。将所得到的结果示于表1。此外，测定配置于假定的平面格子图案的格点的导电粒子从该格点偏离的偏离量。将所得到的最大值示于表1。予以说明的是，除了缺失以外，没有观察到对连接带来明显故障的情况。
予以说明的是，实施例1～4、比较例1～2的各向异性导电膜中的导电粒子的偏离方向为各向异性导电膜的长度方向的一方。此外，关于相对于配置有导电粒子的全部格点，导电粒子在各向异性导电膜的长度方向的一方以小于粒径的50％的方式偏离地配置的格点的比例，在实施例1的情况下为4％，在实施例2的情况下为10％，在实施例3的情况下为5％，在实施例4的情况下为10％，在比较例1的情况下为15％，在比较例2的情况下为17％。当偏离量大时，难以将导电粒子设于规定的位置，容易产生变得不良的端子。
(粒子面积占有率)
在考虑到导电粒子的“缺失”的基础上，由导电粒子的平均粒径和转印体原盘的凹部密度(＝转印体的凸部密度)计算粒子面积占有率。将所得到的结果示于表1。
(初期导通电阻)
使用实施例和比较例的各向异性导电膜，将具有凸块间空隙为12μm、高度15μm、直径30×50μm的金凸块的IC芯片与设有12μm空隙的配线的玻璃基板在180℃、60MPa、5秒的条件下进行各向异性导电连接，得到连接结构体。针对所得到的连接结构体，使用电阻测定器(数字万用表、横河电机(株))测定初期导通电阻值。将所得到的结果示于表1。期望为0.5Ω以下。
(导通可靠性)
将初期导通电阻值的测定中使用的连接结构体投入设定为温度85℃、湿度85％的老化试验机中，与初期导通电阻同样地，测定放置500小时后的导通电阻值。将所得到的结果示于表1。期望为5Ω以下。
(导通不良率)
制成与初期导通电阻所使用的连接结构体同样的连接结构体，测定端子的导通不良率。将所得到的结果示于表1。
[表1]
Figure GDA0001269179340000161
从表1的结果可知，使用了实施例1～4的各向异性导电膜的连接结构体在初期导通电阻、导通可靠性、导通不良率的各评价项目中，显示出良好的结果。
另一方面，比较例1、2的各向异性导电膜的情况下，导电粒子的“缺失”的比例高，初期导通电阻值比实施例高，导通不良率不是0％。
实施例5
为了使用凹部密度为500个/mm2的转印原盘而调整相邻凹部中心间距离，除此以外，与实施例2同样地操作制成转印体，进一步制成各向异性导电膜。针对所得到的各向异性导电膜，与实施例2同样地测定导电粒子的“缺失”和“偏离量”，进一步计算粒子面积占有率。其结果是导电粒子的“缺失”与实施例2同等。“偏离量”也得到了符合实施例2的结果。此外，粒子面积占有率为0.5％。
此外，将所得到的各向异性导电膜夹持于玻璃基板(ITO固态电极)与柔性配线基板(凸块宽度：200μm、L(线)/S(空隙)＝1、配线高度10μm)之间，使连接凸块长度成为1mm，在180℃、80MPa、5秒的条件下进行各向异性导电连接，得到评价用的连接结构体。针对所得到的连接结构体，评价其“初期导通电阻值”、以及投入至温度85℃、湿度85％RH的恒温槽中500小时后的“导通可靠性”，使用数字万用表(34401A、安捷伦科技株式会社制)以电流1A通过4端子法测定导通电阻，对于“初期导通电阻值”的情况，将测定值为2Ω以下的情况评价为良好，将超过2Ω的情况评价为不良，对于“导通可靠性”的情况，将测定值为5Ω以下的情况评价为良好，将5Ω以上的情况评价为不良。其结果是本实施例的连接结构体均评价为“良好”。此外，与实施例2同样地测定“导通不良率”，则与实施例2同样地得到了良好的结果。
实施例6
为了使用凹部密度为2000个/mm2的转印原盘而调整相邻凹部中心间距离，除此以外，与实施例2同样地操作制成转印体，进一步制成各向异性导电膜。针对所得到的各向异性导电膜，与实施例2同样地测定导电粒子的“缺失”和“偏离量”，进一步计算粒子面积占有率。其结果是导电粒子的“缺失”与实施例2为同等。“偏离量”也得到了符合实施例2的结果。此外，粒子面积占有率为1.9％。
此外，将所得到的各向异性导电膜与实施例5同样地夹持于玻璃基板与柔性配线基板之间并进行各向异性导电连接，从而得到评价用的连接结构体。针对所得到的连接结构体，与实施例5同样地评价“初期导通电阻值”、“导通可靠性”、“导通不良率”，均得到了良好的结果。
实施例7
为了使实施例1的导电粒子的大小由4μm变为10μm，为了使凹部密度为4400个/mm2，使用按照实施例1而调整了凹部尺寸和相邻凹部中心间距离等的母印板，除此以外，与实施例1大致同样地操作制成转印体，进一步，将导电粒径变更为10μm、将绝缘性粘接基底层的厚度变更为12μm、将绝缘性粘接覆盖层的厚度变更为12μm，除此以外，与实施例1同样地制成各向异性导电膜。针对所得到的各向异性导电膜，与实施例1同样地测定导电粒子的“缺失”和“偏离量”，进一步计算粒子面积占有率。其结果是导电粒子的“缺失”与实施例1同等。“偏离量”也得到了符合实施例1的结果。粒子面积占有率为30.7％。
此外，将所得到的各向异性导电膜夹持于玻璃基板(ITO固态电极)与柔性配线基板(凸块宽度：100μm、L(线)/S(空隙)＝1、配线高度19μm)之间，使连接凸块长度成为1mm，在180℃、80MPa、5秒的条件下进行各向异性导电连接，得到评价用的连接结构体。针对所得到的连接结构体，评价其“初期导通电阻值”、以及投入于温度85℃、湿度85％RH的恒温槽中500小时后的“导通可靠性”，使用数字万用表(34401A、安捷伦科技株式会社制)以电流1A通过4端子法测定导通电阻，对于“初期导通电阻值”的情况，将测定值为2Ω以下的情况评价为良好，将超过2Ω的情况评价为不良，针对“导通可靠性”的情况，将测定值为5Ω以下的情况评价为良好，将5Ω以上的情况评价为不良。其结果是本实施例的连接结构体均评价为“良好”。此外，与实施例1同样地测定“导通不良率”，结果与实施例1同样地得到良好的结果。
产业可利用性
本发明的各向异性导电膜中，相对于任意的基准区域假定的平面格子图案的全部格点，“未配置导电粒子的格点”的比例设定为25％以下，并且配置于平面格子图案的格点的导电粒子的一部分相对于对应格点在各向异性导电膜的长度方向上偏离地配置，作为偏离地配置的导电粒子的中心与对应格点之间的距离而定义的偏离量小于导电粒子的平均粒径的50％。因此，当将本发明的各向异性导电膜应用于各向异性导电连接时，能够实现良好的初期导通性和老化后的良好的导通可靠性，也能够抑制短路的发生，因此在将细间距化的IC芯片与配线基板进行各向异性导电连接时是有用的。
符号说明
10、200：各向异性导电膜；11、104：绝缘性粘接基底层；12、105：绝缘性粘接覆盖层；13、103：导电粒子；100：转印体；101：凸部；102：微粘着层；A：导电粒子未配置于格点的位置(导电粒子缺失的位置)；B：在各向异性导电膜的长度方向上偏离地配置的导电粒子。

Claims (13)

1.一种各向异性导电膜，其为层叠有绝缘性粘接基底层和绝缘性粘接覆盖层，并且在所述绝缘性粘接基底层和所述绝缘性粘接覆盖层的界面附近，导电粒子配置于平面格子图案的格点的结构，
相对于在各向异性导电膜的任意的基准区域假定的平面格子图案的全部格点，未配置导电粒子的格点的比例为25％以下，
在配置于平面格子图案的格点的导电粒子的一部分相对于对应格点仅在各向异性导电膜的长度方向上偏离地配置的情况下，作为偏离地配置的导电粒子的中心与对应格点之间的距离而定义的偏离量小于导电粒子的平均粒径的50％，
相对于配置有导电粒子的全部格点，导电粒子在各向异性导电膜的长度方向上的一个方向偏离地配置的格点的比例为90％以上，作为短路的原因的凝聚不发生。
2.根据权利要求1所述的各向异性导电膜，基准区域为各向异性导电膜的平面中央部的由满足以下的关系式(A)、(2)和(3)的边X和边Y构成的大致方形的区域，
100D≤X+Y≤400D (A)
X≥5D (2)
Y≥5D (3)
这里，D为导电粒子的平均粒径，边Y为相对于各向异性导电膜的长度方向小于±45°的范围的直线，边X为垂直于边Y的直线。
3.根据权利要求1所述的各向异性导电膜，基准区域为各向异性导电膜的平面中央部的由满足以下的关系式(1)～(3)的边X和边Y构成的大致方形的区域，
X+Y＝100D (1)
X≥5D (2)
Y≥5D (3)
这里，D为导电粒子的平均粒径，边Y为相对于各向异性导电膜的长度方向小于±45°的范围的直线，边X为垂直于边Y的直线。
4.根据权利要求1所述的各向异性导电膜，相对于各向异性导电膜的任意的基准区域的面积，该面积中存在的全部导电粒子的粒子面积占有率为10～35％。
5.根据权利要求1所述的各向异性导电膜，导电粒子的平均粒径为1～10μm，平面格子图案的相邻格点间距离为导电粒子的平均粒径的0.5倍以上。
6.根据权利要求1～5中任一项所述的各向异性导电膜，相对于格点在各向异性导电膜的长度方向上偏离地配置的导电粒子的偏离量的最大值大于与长度方向正交的方向的偏离量。
7.根据权利要求1所述的各向异性导电膜，基准区域为各向异性导电膜的平面中央部的由满足以下的关系式的边X和边Y构成的大致方形的区域，
X+Y＝400D
X≥20D
Y≥20D
这里，D为导电粒子的平均粒径，边Y为相对于各向异性导电膜的长度方向小于±45°的范围的直线，边X为垂直于边Y的直线。
8.根据权利要求7所述的各向异性导电膜，相对于各向异性导电膜的任意的基准区域的面积，该面积中存在的全部导电粒子的粒子面积占有率为0.15％以上。
9.根据权利要求7或8所述的各向异性导电膜，导电粒子的平均粒径为1～30μm，平面格子图案的相邻格点间距离为导电粒子的平均粒径的0.5倍以上。
10.权利要求1所述的各向异性导电膜的制造方法，其具有以下工序(A)～(E)：
＜工序(A)＞
准备转印体的工序，该转印体在表面形成有相当于平面格子图案的格点的柱状的凸部；
＜工序(B)＞
将转印体的凸部的至少顶面制成微粘着层的工序；
＜工序(C)＞
使导电粒子附着于该转印体的凸部的微粘着层的工序；
＜工序(D)＞
在该转印体的附着了导电粒子的一侧的表面重叠并按压绝缘性粘接基底层，从而使导电粒子转附至绝缘性粘接基底层的工序；和
＜工序(E)＞
对于转附了导电粒子的绝缘性粘接基底层，从导电粒子转附面一侧层叠绝缘性粘接覆盖层的工序。
11.根据权利要求10所述的制造方法，工序(A)中使用的转印体是加工金属板而制成原盘，向所述原盘涂布固化性树脂并使其固化而制成的转印体。
12.根据权利要求10或11所述的制造方法，工序(A)的转印体的凸部的高度为导电粒子的平均粒径的2.5倍以上且小于5倍，凸部的宽度为导电粒子的平均粒径的0.6倍以上且小于1.3倍。
13.一种连接结构体，其是第一电气部件的端子和第二电气部件的端子通过权利要求1～9中任一项所述的各向异性导电膜进行各向异性导电连接而成的。
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