CN107039582B - 可变电阻存储器件 - Google Patents

可变电阻存储器件 Download PDF

Info

Publication number
CN107039582B
CN107039582B CN201611139451.9A CN201611139451A CN107039582B CN 107039582 B CN107039582 B CN 107039582B CN 201611139451 A CN201611139451 A CN 201611139451A CN 107039582 B CN107039582 B CN 107039582B
Authority
CN
China
Prior art keywords
layer
variable resistance
region
memory device
pattern structure
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN201611139451.9A
Other languages
English (en)
Other versions
CN107039582A (zh
Inventor
郑锡宇
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Samsung Electronics Co Ltd
Original Assignee
Samsung Electronics Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Samsung Electronics Co Ltd filed Critical Samsung Electronics Co Ltd
Publication of CN107039582A publication Critical patent/CN107039582A/zh
Application granted granted Critical
Publication of CN107039582B publication Critical patent/CN107039582B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N50/00—Galvanomagnetic devices
    • H10N50/10—Magnetoresistive devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02296—Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer
    • H01L21/02318—Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer post-treatment
    • H01L21/02345—Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer post-treatment treatment by exposure to radiation, e.g. visible light
    • H01L21/02348—Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer post-treatment treatment by exposure to radiation, e.g. visible light treatment by exposure to UV light
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N50/00—Galvanomagnetic devices
    • H10N50/01—Manufacture or treatment
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N50/00—Galvanomagnetic devices
    • H10N50/80—Constructional details
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N50/00—Galvanomagnetic devices
    • H10N50/80—Constructional details
    • H10N50/85—Magnetic active materials
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/011—Manufacture or treatment of multistable switching devices
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/801—Constructional details of multistable switching devices

Landscapes

  • Engineering & Computer Science (AREA)
  • Manufacturing & Machinery (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Semiconductor Memories (AREA)
  • Mram Or Spin Memory Techniques (AREA)
  • Hall/Mr Elements (AREA)

Abstract

一种可变电阻存储器件包括：第一电极层；可变电阻图案结构，位于第一电极层上并包括可变电阻层；覆盖层，形成在可变电阻图案结构的相反的侧壁上并包括具有不同的杂质浓度的区域；以及第二电极层，形成在覆盖层上。

Description

可变电阻存储器件
技术领域
实施方式涉及一种可变电阻存储器件。
背景技术
可变电阻存储器件基于可变电阻层的根据施加电压的电流传输特性，作为闪速存储器件的替代物而引起关注。
发明内容
实施方式指向一种可变电阻存储器件，该可变电阻存储器件包括：第一电极层；可变电阻图案结构，位于第一电极层上并包括可变电阻层；覆盖层，形成在可变电阻图案结构的相反的侧壁上并包括具有不同的杂质浓度的区域；以及第二电极层，形成在覆盖层上。
根据本发明构思的另一个方面，提供一种可变电阻存储器件，该可变电阻存储器件包括：多个第一信号线，彼此间隔开并平行于彼此在第一方向上延伸；多个第二信号线，布置在多个第一信号线之上以彼此间隔开并在垂直于第一方向的第二方向上彼此平行地延伸；以及多个存储器单元，布置在多个第一信号线和多个第二信号线之间的交叉点处以彼此间隔开，其中多个存储器单元的每个包括：第一电极层，电连接到第一信号线或第二信号线；可变电阻图案结构，位于第一电极层上并包括可变电阻层；覆盖层，形成在可变电阻图案结构的相反的侧壁上并包括具有不同的杂质浓度的区域；以及第二电极层，形成在覆盖层上并电连接到第一信号线或第二信号线。
根据本发明构思的另一个方面，提供一种制造可变电阻存储器件的方法，所述方法包括：在基板上形成第一电极层；在第一电极层上形成包括可变电阻层的可变电阻图案结构；形成覆盖层以覆盖可变电阻图案结构；发射紫外线到覆盖层；以及在已经向其发射紫外线的覆盖层上形成第二电极层。
根据本发明构思的另一个方面，提供一种制造可变电阻存储器件的方法，所述方法包括：在基板上形成第一电极层；在第一电极层上形成包括可变电阻层的可变电阻图案结构；形成覆盖层以覆盖可变电阻图案结构；将包括覆盖可变电阻图案结构的覆盖层的基板安装在腔室中的平台上；保持腔室为真空状态；通过使用提供在基板上方的紫外线发生器发射紫外线到覆盖层；以及在已经向其发射紫外线的覆盖层上形成第二电极层。
附图说明
通过参照附图详细描述示例实施方式，特征对于本领域技术人员将变得明显，附图中：
图1示出根据示例实施方式的可变电阻存储器件的等效电路图；
图2示出根据示例实施方式的可变电阻存储器件的透视图；
图3示出根据示例实施方式的可变电阻存储器件的单位存储器单元的透视图；
图4示出根据示例实施方式的可变电阻存储器件的单位存储器单元的电路图；
图5示出用于说明根据示例实施方式的可变电阻存储器件的电流和电压特性的图形；
图6A至6C示出用于说明根据示例实施方式的制造可变电阻存储器件的方法的截面图；
图7示出根据示例实施方式的制造可变电阻存储器件的方法的流程图；
图8A至8C示出根据示例实施方式的用于固化可变电阻存储器件的覆盖层的固化装置的截面图；
图9示出根据示例实施方式的制造可变电阻存储器件的方法的流程图；
图10A示出通过使用根据示例实施方式的制造可变电阻存储器件的方法制造的覆盖层的晶体结构的视图；
图10B示出根据比较例的覆盖层的晶体结构的视图；
图11示出根据示例实施方式的可变电阻存储器件的单元阵列的电路图；
图12示出图11的磁阻存储器单元的电路图；
图13示出图12的磁阻存储器单元的透视图；
图14和15示出用于说明图11的磁阻存储器单元的MTJ层的写操作的视图；
图16A至16E示出根据各种实施方式的图11的磁阻存储器单元的MTJ层的视图；
图17至19示出用于说明根据示例实施方式的可变电阻存储器件的平面图和截面图；
图18示出沿图17的线A-A'截取的截面图；
图19示出沿图17的线B-B'截取的截面图；
图20至24示出用于说明制造图17至19的可变电阻存储器件的方法的截面图；
图25示出根据示例实施方式的可变电阻存储器件的透视图；
图26示出沿图25的线X-X'和Y-Y'截取的截面图；
图27示出用于说明对根据示例实施方式的可变电阻存储器件的可变电阻层进行设定和复位编程操作的图形；
图28示出用于说明根据示例实施方式的可变电阻层根据施加到存储器单元的电压的离子扩散路径的视图；
图29示出曲线图，示出根据示例实施方式的可变电阻存储器件的选择器件层的电压电流曲线；
图30至32示出用于说明制造根据示例实施方式的可变电阻存储器件的工艺的截面图；
图33示出根据示例实施方式的可变电阻存储器件的方框图；
图34示出包括根据示例实施方式的可变电阻存储器件的数据处理系统的方框图；以及
图35示出包括根据示例实施方式的可变电阻存储器件的数据处理系统的方框图。
具体实施方式
在下文将参照附图更充分地描述示例实施方式；然而，它们可以以不同的形式实施，而不应被解释为限于这里阐述的实施方式。而是，提供这些实施方式使得本公开将透彻和完整，并将示例实施方式充分传达给本领域技术人员。在附图中，为了图示的清晰，层和区域的尺寸可以被夸大。同样的附图标记始终指代同样的元件。
图1是根据示例实施方式的可变电阻存储器件VRM的等效电路图。
可变电阻存储器件VRM可以包括在第一方向(例如X方向)上延伸并在垂直于第一方向的第二方向(例如Y方向)上彼此间隔开的字线WL1和WL2。可变电阻存储器件VRM可以包括在第三方向(例如Z方向)上与字线WL1和WL2间隔开并在第二方向上延伸的位线BL1、BL2、BL3和BL4。
字线WL1和WL2可以被称为第一信号线。位线BL1、BL2、BL3和BL4可以被称为第二信号线。在另一个实施中，字线WL1和WL2可以被称为第二信号线，位线BL1、BL2、BL3和BL4可以被称为第一信号线。
存储器单元MC可以设置在位线BL1、BL2、BL3和BL4与字线WL1和WL2之间。存储器单元MC可以设置在位线BL1、BL2、BL3和BL4与字线WL1和WL2之间的交叉点处，并可以每个包括用于存储信息的可变电阻层ME和用于选择存储器单元的选择器件SW。选择器件SW可以被称为开关器件或存取器件。
存储器单元MC可以设置为在第三方向上的相同的结构。存储器单元MC可以构成在X和Y方向上的单层存储器单元阵列。当存储器单元MC堆叠在Z方向上，可以实现具有三维(3D)垂直结构的存储器单元阵列。
在字线WL1和位线BL1之间的存储器单元MC中，选择器件SW可以电连接到字线WL1，可变电阻层ME可以电连接到位线BL1，可变电阻层ME和选择器件SW可以串联连接到彼此。可变电阻层ME可以被包括在可变电阻图案结构中。覆盖层可以形成在可变电阻图案结构的相反的侧壁上，覆盖层保护可变电阻图案结构并包括具有不同的杂质浓度的区域。
在另一个实施方式中，例如，与图1中不同，选择器件SW和可变电阻层ME在存储器单元MC中的位置可以交换。例如，在存储器单元MC中，可变电阻层ME可以连接到字线WL1，选择器件SW可以连接到位线BL1。
现在将说明驱动可变电阻存储器件VRM的方法。由于电压通过字线WL1和WL2以及位线BL1、BL2、BL3和BL4被施加到每个存储器单元MC的可变电阻层ME，电流可以流动经过可变电阻层ME。例如，可变电阻层ME可以是可在第一状态和第二状态之间可逆地变化的磁隧道结(MTJ)层。MTJ层可以是单MTJ层或双MTJ层。可变电阻层ME可以包括可在第一状态和第二状态之间可逆地变化的相变材料。
在示例实施方式中，可变电阻层ME可以包括其电阻值根据施加电压改变的适合的可变电阻器。例如，在被选择的存储器单元MC中，可变电阻层ME的电阻可以根据施加到可变电阻层ME的电压而在第一状态和第二状态之间可逆地变化。
由于可变电阻层ME的电阻变化，存储器单元MC可以存储状态'0'或'1'的数字信息并且该数字信息可以从存储器单元MC去除。例如，当存储器单元MC在高电阻状态'0'和低电阻状态'1'之间变化时数据可以被写入。因此，当存储器单元MC从高电阻状态'0'变化到低电阻状态'1'时的写入数据的操作可以被称为“设定操作”，当存储器单元MC从低电阻状态'1'变化到高电阻状态'0'时写入数据的操作可以被称为“复位操作”。然而，根据实施方式的存储器单元MC不限于高电阻状态'0'和低电阻状态'1'的数字信息，并可以存储各种其它的电阻状态的数据。
存储器单元MC可以通过选择字线WL1和WL2以及位线BL1、BL2、BL3和BL4而被寻址，并可以通过在字线WL1和WL2与位线BL1、BL2、BL3和BL4之间施加预定的信号而被编程。根据存储器单元MC的可变电阻层的电阻值的信息(即被编程的信息)可以通过测量流动经过位线BL1、BL2、BL3和BL4的电流而读取。
图2是根据示例实施方式的可变电阻存储器件VRM的透视图。
可变电阻存储器件VRM可以包括多个存储器单元MC。每个存储器单元MC可以包括可变电阻图案结构17。可变电阻存储器件VRM的存储器单元MC构成存储器单元阵列。可变电阻存储器件VRM包括多个第一信号线SL1和多个第二信号线SL2，存储器单元MC设置在第一信号线SL1和第二信号线SL2以直角彼此交叉的交叉点处。
第一信号线SL1可以是第一导电线。第二信号线SL可以是第二导电线。第一信号线SL1可以在X方向上延伸并可以在Y方向上彼此间隔开。第二信号线SL2可以在Z方向上与第一信号线SL1间隔开。第二信号线SL2可以设置在第一信号线SL1之上，可以在Y方向上延伸，并可以在X方向上彼此间隔开。
第一信号线SL1和第二信号线SL2可以布置为期望的方式。例如，当第一信号线SL1布置在行方向上时，第二信号线SL2可以布置在列方向上。当第一信号线SL1定义为字线时，第二信号线SL2可以定义为位线。
每个存储器单元MC可以包括可变电阻图案结构17，可变电阻图案结构17包括如上所述的可变电阻层。可变电阻图案结构17可以包括一个或多个材料层。保护可变电阻图案结构17的覆盖层可以形成在可变电阻图案结构17的相反的侧壁上，如下面所述的。存储器单元MC可以存储数字信息。当电阻状态在包括高电阻状态和低电阻状态的两个状态之间改变时，存储器单元MC可以存储数字信息，如上所述。
图3是根据示例实施方式的可变电阻存储器件VRM的单位存储器单元的透视图。
存储器单元MC可以包括位于第一信号线SL1例如字线和第二信号线SL2例如位线之间的选择器件SW和可变电阻层ME。可变电阻层ME可以被包括在可变电阻图案结构29中。可变电阻图案结构29可以为柱状结构。
选择器件SW可以包括图案21。可变电阻图案结构29可以包括堆叠图案，该堆叠图案包括第一图案23、第二图案25和第三图案27。尽管为方便起见堆叠图案被描述为包括在图2中的三个图案，但是其它数目的图案可以被包括。可变电阻图案结构29可以包括如上所述的可变电阻层ME。保护可变电阻图案结构29的覆盖层可以形成在可变电阻图案结构29的相反的侧壁上，如下面所述的。
图4是根据示例实施方式的可变电阻存储器件VRM的单位存储器单元的电路图。
具体地，单位存储器单元可以包括在位线BL和字线WL之间的可变电阻层ME和选择器件SW。选择器件SW可以被省略，如果需要。
选择器件SW可以是用于控制电流的流动的电流调节器件。选择器件SW可以包括选择器件层。选择器件SW可以包括基于硅的材料、过渡金属氧化物或硫属玻璃材料。选择器件SW可以具有金属/硅/金属结构(例如MSM选择器)。选择器件SW可以包括硅二极管、氧化物二极管或隧道二极管。选择器件SW可以是单向二极管、双向二极管或晶体管。
第一信号线SL1可以是字线WL或位线BL。第二信号线SL2可以是位线BL和字线WL中的另一个。可变电阻图案结构29可以包括可变电阻层ME。覆盖层可以形成在可变电阻图案结构29的相反的侧壁上，覆盖层保护可变电阻图案结构29并包括具有不同的杂质浓度的区域，如下面所述的。当存储器单元MC包括可变电阻层ME时，存储器单元MC可以是电阻型存储器单元。
当可变电阻层ME是由Ge-Sb-Te(GST)形成并位于上电极和下电极之间的相变层并且因此可变电阻层ME的电阻根据温度而改变时，可变电阻存储器件VRM(见图1)可以是相变随机存取存储器(PRAM)。当可变电阻层ME是包括上电极、下电极和位于上电极和下电极之间的过渡金属氧化物(例如复合的金属氧化物)的电阻变化层时，可变电阻存储器件可以是电阻型RAM(RRAM)。当可变电阻层ME是包括磁性的上电极、磁性的下电极和位于磁性的上电极和下电极之间的电介质构件的MTJ层时，可变电阻存储器件VRM(见图1)可以是磁RAM(MRAM)。
图5是用于说明根据示例实施方式的可变电阻存储器件VRM的电流和电压特性的图形。
在设定操作中，当施加到可变电阻存储器件VRM的电压增大时，可变电阻存储器件VRM(见图1)可以从高电阻状态HRS切换到低电阻状态LRS。在复位操作中，当施加到可变电阻存储器件VRM的电压减小时，可变电阻存储器件VRM可以从低电阻状态LRS切换到高电阻状态HRS。
可变电阻存储器件VRM(见图1)可以通过检测在预定电压的读电流IR而确定低电阻状态LRS或高电阻状态HRS。当电阻状态在低电阻状态LRS和高电阻状态HRS之间改变时，可变电阻存储器件VRM(见图1)可以存储或除去数字信息。
图6A至6C是用于说明制造根据示例实施方式的可变电阻存储器件VRM的方法的截面图。图7是根据示例实施方式的制造可变电阻存储器件VRM的方法的流程图。
参照图6A和7，在操作S100中，第一电极层32形成在基板30上。基板30可以是晶片W。基板30可以是硅基板、锗基板、硅锗基板、绝缘体上硅(SOI)基板或绝缘体上锗(GOI)基板。第一电极层32可以是导电层。第一电极层32可以是存储器单元MC的第一信号线SL1(见图2至4)。例如，第一电极层32可以是字线WL。
第一电极层32可以由铝(Al)、铜(Cu)、钛氮化物(TiN)、钛铝氮化物(TixAlyNz)、铱(Ir)、铂(Pt)、银(Ag)、金(Au)、钌(Ru)、钨(W)、钛(Ti)、钽(Ta)、钽氮化物(TaN)、钨氮化物(WN)、镍(Ni)、钴(Co)、铬(Cr)、锑(Sb)、铁(Fe)、钼(Mo)、钯(Pd)、锡(Sn)、锆(Zr)、锌(Zn)、铑(Rh)、铪(Hf)、铱氧化物(IrO2)、铟锡氧化物(ITO)、锶锆氧化物(SrZrO3)、用杂质掺杂的多晶硅或其组合形成。
在操作S150中，包括可变电阻层ME的可变电阻图案结构29形成在第一电极层32上。可变电阻层ME可以是如上所述的相变层、电阻变化层或MTJ层。可变电阻图案结构29可以包括多个层。可变电阻图案结构29可以包括多个电极以及位于所述多个电极之间的相变层、电阻变化层或电介质层。
继续地，在操作S200中，覆盖层40形成为覆盖可变电阻图案结构29。覆盖层40可以形成在可变电阻图案结构29的相反的侧壁和顶表面上以及在第一电极32上。覆盖层40可以为例如硅氧化物层、硅氮化物层、金属氧化物层、金属氮化物层、其组合等。例如，覆盖层40可以由SiN、SiCN、AlN、AlO或SiO2形成。
当覆盖层40被形成时覆盖源材料可能没有完全地分解，因此相当数量的杂质38例如氢可以被包括在如图6A所示的膜中。当覆盖层40中的杂质浓度高时，它可能影响可变电阻图案结构29，从而降低可变电阻存储器件VRM的特性。
参照图6B、6C和7，在操作S250中，紫外线42被发射到覆盖层40。紫外线42被发射到覆盖可变电阻图案结构29的覆盖层40的前表面。因此，覆盖层40通过发射紫外线42到覆盖可变电阻图案结构29的覆盖层40而被固化。以下将参照图8A至8C详细地说明用于固化覆盖层40的固化装置。
在实施方式中，紫外线42和热可以同时施加到覆盖层40。在实施方式中，紫外线42和磁场可以同时施加到覆盖层40。在实施方式中，紫外线42和红外线可以同时施加到覆盖层40。在实施方式中，紫外线42可以在惰性气氛中发射到覆盖层40。
覆盖层40可以包括第一区域44和第二区域46。第一区域44覆盖可变电阻图案结构29并具有高的第一杂质浓度，例如第一氢浓度。第二区域46在第一区域44上并具有低于第一区域44的第一杂质浓度的第二杂质浓度。
覆盖层40可以是还形成在可变电阻图案结构29的顶表面上并密封可变电阻图案结构29的密封层。因此，覆盖层40可以防止可变电阻图案结构29的退化。第一区域44和第二区域46之间的体积比或厚度比可以根据施加到覆盖层40的紫外线42、红外线、磁场或热而变化或调整。
第一区域44可以形成在可变电阻图案结构29的相反的侧壁和顶表面上。第二区域46可以形成在第一区域44上，第一区域44形成在可变电阻图案结构29的相反的侧壁和顶表面上。第二区域的形成在可变电阻图案结构29的顶表面之上的部分46-L可以具有低于第二区域46的形成在可变电阻图案结构29的相反的侧壁的每个之上的部分46-H的杂质浓度的杂质浓度。
继续地，在操作S300中，第二电极层(未示出)形成在对其已经发射紫外线42的覆盖层40上，如图7所示。第二电极层可以由与第一电极层32的材料相同的材料形成。第二电极层可以是存储器单元MC的第二信号线SL2(见图2至4)。例如，第二电极可以是位线BL。为方便起见，第二电极层没有在图6A至6C中示出。
图8A至8C是根据示例实施方式的用于固化可变电阻存储器件VRM的覆盖层40的固化装置的截面图。尽管图8A至8C是用于说明固化装置的分解截面图，但是固化装置的元件可以组装为一体。
具体地，固化装置包括腔室60。泵68通过阀70连接到腔室60。因此，腔室60可以保持在约10-4Torr至约10-10Torr的高真空状态。腔室60可以保持在约1Torr至约10-3Torr的低真空状态。
支撑基板30(例如晶片W)的平台62可以位于腔室60中。用于加热位于平台62上的基板30的加热器66可以提供在平台62中。加热器66可以用于施加热到覆盖层40(见图6B)。
此外，冷却管线64可以提供在平台62中以保持位于平台62上的基板30在适当的温度，例如约400℃或更低。气体诸如冷却剂、氦、氩或氮可以被引入到冷却管线64中。
紫外线发生器72可以在腔室60中提供在安装于平台62上的基板30之上，如图8A所示。紫外线42可以通过紫外线发生器72发射到基板30。紫外线发生器72可以产生具有约160nm至约400nm的波长的紫外线42。紫外线发生器72可以是灯光源或脉冲光源。当紫外线发生器72是灯光源时，紫外线发生器72可以具有约1W/Cm2至约10KW/Cm2的输出。当紫外线发生器72是脉冲光源时，紫外线发生器72可以具有1kJ/脉冲的输出。
紫外线发生器72可以用于施加紫外线42到覆盖层40(见图6B)。紫外线发生器72可以连续地或脉冲地发射紫外线42到覆盖层40(见图6B)。紫外线42可以通过短时间(例如1ps)或长时间(例如3小时或更少)使用紫外线发生器72而发射。
红外线发生器77可以在腔室60中提供在安装于平台62上的基板30之上，如图8C所示。红外线54可以通过红外线发生器77发射到基板30。红外线发生器77可以用于施加红外线54到覆盖层40(见图6B)。
磁体结构76和78可以在腔室60中提供在平台62中并在安装于平台62上的基板30之上，如图8B所示。磁场52可以通过磁体结构76和78施加到基板30。磁体结构76和78可以用于施加磁场52覆盖层40(见图6B)。
此外，气体入口56可以提供在腔室60的上部。惰性气体诸如氦、氩或氮可以通过气体入口56引入。当紫外线42被施加到覆盖层40(见图6B)时，气体入口56可以用于引入惰性气体并因此在腔室60中产生惰性气氛。
图9是根据示例实施方式的制造可变电阻存储器件VRM的方法的流程图。
将参照图8A至8C的固化装置和图6A至6C的截面图来说明图9的制造可变电阻存储器件VRM(见图1)的方法。图9的制造可变电阻存储器件VRM的方法类似于图7的方法，因此一些细节可以不重复。
参照图6A和9，在操作S100中，第一电极层32形成在基板30上。形成第一电极层32的操作与参照图7描述的相同。在操作S150中，包括可变电阻层ME的可变电阻图案结构29形成在第一电极层32上。形成可变电阻图案结构29的操作与参照图7描述的相同。
继续地，在操作S200中，覆盖层40形成为覆盖可变电阻图案结构29。形成覆盖层40的操作与参照图7描述的相同。在操作S210中，包括覆盖可变电阻图案结构29的覆盖层40的基板30安装在腔室60(见图8A至8C)中的平台62(见图8A至8C)上。
接下来，腔室60保持在真空状态。在实施方式中，腔室60保持在约10-4Torr至约10-10Torr的高真空状态。在实施方式中，腔室60保持在约1Torr至约10-3Torr的低真空状态。
参照图6B、6C和9，在操作S250a中，紫外线42通过紫外线发生器72(见图8A)发射到覆盖可变电阻图案结构29的覆盖层40。紫外线42通过紫外线发生器72(见图8A)发射到覆盖层40的覆盖可变电阻图案结构29的前表面。因此，覆盖层40通过发射紫外线42到覆盖可变电阻图案结构29的覆盖层40而被固化。
在实施方式中，当腔室60处于约10-4Torr至约10-10Torr的高真空状态时，覆盖层40可以通过发射紫外线42到覆盖层40而固化。在实施方式中，当腔室60处于约1Torr至约10- 3Torr的低真空状态和惰性气氛时，覆盖层40可以通过发射紫外线42到覆盖层40而固化。
在实施方式中，当紫外线42发射到覆盖层40时，热也可以通过使用加热器被施加到覆盖层40。在实施方式中，当紫外线42发射到覆盖层40时，磁场也可以通过使用磁体结构被施加到覆盖层40。
在实施方式中，当紫外线42发射到覆盖层40时，红外线也可以通过使用红外线发生器被施加到覆盖层40。在实施方式中，紫外线42可以在惰性气氛中通过气体入口发射到覆盖层40。
以此方式形成的覆盖层40可以包括第一区域44和第二区域46，第一区域44覆盖可变电阻图案结构29并具有高的第一杂质浓度，第二区域46形成在第一区域44上并具有低于第一区域44的第一杂质浓度的第二杂质浓度，如图6C所示。因此，覆盖层40可以防止可变电阻图案结构29的退化。
继续地，在操作S300中，第二电极层(未示出)形成在对其已经发射紫外线42的覆盖层40上，如图9所示。形成第二电极层的操作与参照图7描述的相同。
图10A是示出通过使用根据示例实施方式的制造可变电阻存储器件VRM的方法制造的覆盖层29的晶体结构的视图。图10B是示出根据比较例的覆盖层的晶体结构的视图。
具体地，图10A是示出通过在可变电阻图案结构29(见图6A至6C)上形成硅氮化物层作为覆盖层40(见图6A至6C)然后发射紫外线到覆盖层40而获得的晶体结构的示意图。图10B是示出通过在可变电阻图案结构29上形成硅氮化物层作为覆盖层40获得的晶体结构的视图以便与图10A的晶体结构比较。
不受理论束缚，人们认为，少量的氢原子由于发射到图10A的覆盖层40的紫外线而保留在膜的空位中。膜中的N-H和Si-H键可以被离解并且氢可以由于发射到图10A的覆盖层40的紫外线而挥发。相反，大量的氢原子保留在图10B的覆盖层40的空位中。由于紫外线没有发射到图10B的覆盖层40，所以所述膜中的N-H和Si-H键可以是强的并且氢可以不挥发。因而，由于图10A的覆盖层40通过发射紫外线被固化而获得，所以杂质浓度例如氢浓度低于图10B的覆盖层40中的杂质浓度。
图11至图16是根据示例实施方式的作为可变电阻存储器件VRM的磁阻存储器件的视图。图11至16是用于说明包括可变电阻层(也就是，MTJ层)的可变电阻图案结构的视图。
包括MTJ层的可变电阻图案结构可以包括覆盖层以如上所述帮助防止退化。覆盖层与上面描述的覆盖层相同，因此将不在图11至图16中描述。
图11是根据示例实施方式的可变电阻存储器件VRM的单元阵列的电路图。
具体地，图11的可变电阻存储器件VRM可以是磁阻存储器件。图11的可变电阻存储器件VRM可以包括磁阻存储器单元阵列80。磁阻存储器单元阵列80可以连接到写驱动器82、选择电路84、源极线电压发生器88和感测放大器86。
磁阻存储器单元阵列80可以包括多个磁阻存储器单元80u。磁阻存储器单元阵列80可以包括多个字线WL1至WLm和多个位线BL1至BLn。磁阻存储器单元阵列80可以包括位于字线WL1至WLm和位线BL1至BLn之间的磁阻存储器单元80u。
磁阻存储器单元阵列80可以包括具有连接到字线WL1至WLm的栅极的单元晶体管MN11至MNmn以及连接在单元晶体管MN11至MNmn和位线BL1至BLn之间并用于形成可变电阻层的MTJ层MTJ11至MTJmn。
单元晶体管MN11至MNmn的源极可以连接到源极线SL。选择电路84可以响应于列选择信号CSL_s1至CSL_sn而选择性地连接位线BL1至BLn到感测放大器86。感测放大器86可以通过放大选择电路84的输出电压信号和参考电压VREF之间的差异而产生输出数据DOUT。
写驱动器82连接到位线BL1至BLn，并根据写数据产生编程电流以及供应该编程电流到位线BL1至BLn。比施加到位线BL1至BLn的电压强的电压可以施加到源极线SL以便磁化磁阻存储器单元阵列80的MTJ层MTJ11至MTJmn。源极线电压发生器88可以产生源极线驱动电压VSL并可以施加源极线驱动电压VSL到磁阻存储器单元阵列80的源极线SL。
图12是图11的磁阻存储器单元80u的电路图。图13是图12的磁阻存储器单元80u的透视图。
具体地，如图12所示，磁阻存储器单元80u可以包括MTJ层MTJ11和单元晶体管MN11，单元晶体管MN11是NOMS晶体管。单元晶体管NM11包括连接到字线WL1的栅极和连接到源极线SL的源极。MTJ层MTJ11连接在单元晶体管MN11的漏极与位线BL1之间。
如图13所示，MTJ层MTJ11可以包括具有固定不变的磁化方向的被钉扎层PL、具有通过外部磁场切换的磁化方向的自由层FL以及包括形成在被钉扎层PL和自由层FL之间的绝缘层的隧道阻挡层TBL。
图13的MTJ层MTJ11可以被包括在自旋转移扭矩磁性RAM(STT-MRAM)的单元中。为了进行STT-MRAM的写操作，单元晶体管MN11可以通过施加逻辑高电压到字线WL1而被导通并且写电流可以供应在位线BL1和源极线SL之间。为了进行STT-MRAM的读操作，单元晶体管MN11可以通过施加逻辑高电压到字线WL1而导通，读电流可以从位线BL1供应到源极线SL，存储在磁阻存储器单元80u中的数据可以由于读电流根据MTJ层MTJ11的电阻值来确定。
MTJ层MTJ11的电阻值根据自由层FL的磁化方向而改变。例如，MTJ层MTJ11的自由层FL的磁化方向和被钉扎层PL的磁化方向可以平行于彼此。在这种情况下，MTJ层MTJ11可以具有低电阻值并可以读取状态'0'的数据。在另一个实施方式中，MTJ层MTJ11的自由层FL的磁化方向和被钉扎层PL的磁化方向可以反平行于彼此。在这种情况下，MTJ层MTJ11可以具有高电阻值并可以读取状态'1'的数据。
尽管MTJ层MTJ11在图12和13中是其中MTJ层MTJ11的自由层FL和被钉扎层PL的磁化方向是水平的水平磁器件，但是MTJ层MTJ11可以在另一些实施方式中为其中自由层FL和被钉扎层PL的磁化方向为垂直的垂直磁器件，如下所述。
图14和15是用于说明图11的磁阻存储器单元80u的MTJ层的写操作的视图。
具体地，MTJ层在图14中是其中自由层FL和被钉扎层PL的磁化方向是水平的水平磁器件。在此MTJ层中，电流流动的方向和易磁化轴可以基本上彼此垂直。图15示出其中自由层FL和被钉扎层PL的磁化方向是垂直的垂直磁器件。在此MTJ层中，电流流动的方向和易磁化轴可以基本上彼此平行。
自由层FL的磁化方向可以根据其中第一和第二写电流WC1和WC2流过MTJ层的方向确定。例如，当第一写电流WC1被供应时，具有与被钉扎层PL的自由电子相同的自旋方向的自由电子施加扭矩到自由层FL。因此，自由层FL可以被磁化为平行于被钉扎层PL。
当第二写电流WC2被施加时，具有与被钉扎层PL的自旋方向相反的自旋方向的电子施加扭矩到自由层FL。因此，自由层FL可以被磁化为反平行于被钉扎层PL。因此，MTJ层的自由层FL的磁化方向可以根据自旋转移扭矩(STT)改变。
图16A至16E是根据各种实施方式的图11的磁阻存储器单元80u的MTJ层的视图。
参照图16A，MTJ层MTJ-1可以包括自由层FL、隧道阻挡层TBL、被钉扎层PL和反铁磁层AFL。MTJ层MTJ-1可以是单MTJ层。反铁磁层AFL可以不被包括在MTJ层MTJ-1中。自由层FL可以包括具有可变的磁化方向的材料。自由层FL的磁化方向可以由于提供在磁阻存储器单元80u的外面和/或内部的电/磁因素而变化。自由层FL可以包括铁磁材料，该铁磁材料包含钴(Co)、铁(Fe)和镍(Ni)中的至少一种。例如，自由层FL可以包括从FeB、Fe、Co、Ni、Gd、Dy、CoFe、NiFe、MnAs、MnBi、MnSb、CrO2、MnOFe2O3、FeOFe2O3、NiOFe2O3、CuOFe2O3、MgOFe2O3、EuO和Y3Fe5O12选择的至少一种。
隧道阻挡层TBL可以具有小于自旋扩散距离的厚度。隧道阻挡层TBL可以包括非磁性材料。例如，隧道阻挡层TBL可以包括从镁(Mg)、钛(Ti)、铝(Al)、镁锌(MgZn)和镁硼(MgB)的氧化物、以及钛(Ti)和钒(V)的氮化物选择的至少一种。
被钉扎层PL可以由于反铁磁层AFL而具有固定的磁化方向。被钉扎层PL可以包括铁磁材料。例如，被钉扎层FL可以包括从CoFeB、Fe、Co、Ni、Gd、Dy、CoFe、NiFe、MnAs、MnBi、MnSb、CrO2、MnOFe2O3、FeOFe2O3、NiOFe2O3、CuOFe2O3、MgOFe2O3、EuO和Y3Fe5O12选择的至少一种。
反铁磁层AFL可以包括反铁磁材料。例如，反铁磁层AFL可以包括从PtMn、IrMn、MnO、MnS、MnTe、MnF2、FeCl2、FeO、CoCl2、CoO、NiCl2、NiO和Cr选择的至少一种。
参照图16B，MTJ层MTJ-2的被钉扎层PL被提供为合成的反铁磁主体。被钉扎层PL可以包括第一铁磁层11、耦合层12和第二铁磁层13。第一铁磁层11和第二铁磁层13的每个可以包括从CoFeB、Fe、Co、Ni、Gd、Dy、CoFe、NiFe、MnAs、MnBi、MnSb、CrO2、MnOFe2O3、FeOFe2O3、NiOFe2O3、CuOFe2O3、MgOFe2O3、EuO和Y3Fe5O12选择的至少一种。在这种情况下，第一铁磁层11的磁化方向和第二铁磁层13的磁化方向可以彼此相反并可以被固定。耦合层12可以包括钌(Ru)。
参照图16C，MTJ层MTJ-3可以是单MTJ层。为了形成具有垂直磁化方向的MTJ层MTJ-3，自由层FL和被钉扎层PL的每个可以由具有高的磁各向异性能的材料形成。具有高的磁各向异性能量的材料的示例可以包括非晶稀土元素合金或多层薄膜诸如(Co/Pt)n或(Fe/Pt)n。
例如，自由层FL可以是有序合金，并可以包括铁(Fe)、镍(Ni)、钯(Pa)和铂(Pt)当中的至少一种。例如，自由层FL可以包括FePt合金、FePd合金、CoPd合金、CoPt合金、FeNiPt合金、CoFePt合金和CoNiPt合金当中的至少一种。所述合金可以例如化学定量表示为Fe50Pt50、Fe50Pd50、Co50Pd50、Co50Pt50、Fe30Ni20Pt50、Co30Fe20Pt50或Co30Ni20Pt50。
被钉扎层PL可以由有序合金形成，并可以包括铁(Fe)、钴(Co)、镍(Ni)、钯(Pa)和铂(Pt)当中的至少一种。例如，被钉扎层PL可以包括FePt合金、FePd合金、CoPd合金、CoPt合金、FeNiPt合金、CoFePt合金和CoNiPt合金当中的至少一种。所述合金可以例如化学定量表示为Fe50Pt50、Fe50Pd50、Co50Pd50、Co50Pt50、Fe30Ni20Pt50、Co30Fe20Pt50或Co30Ni20Pt50。
图16D和16E示出双MTJ层MTJ-4和MTJ-5。在双MTJ层MTJ-4和MTJ-5中，第二和第一隧道阻挡层TBL1和TBL2以及第二和第一被钉扎层PL1和PL2设置在自由层FL的相反的端部上。
参照图16D，为水平磁器件的双MTJ层MTJ-4可以包括第一被钉扎层PL2、第一隧道阻挡层TBL2、自由层FL、第二隧道阻挡层TBL1以及第二被钉扎层PL1。第一被钉扎层PL2、第一隧道阻挡层TBL2、自由层FL、第二隧道阻挡层TBL1以及第二被钉扎层PL1的材料可以与图16A的自由层FL、隧道阻挡层TBL和被钉扎层PL的材料相同或相似。当第一被钉扎层PL2的磁化方向和第二被钉扎层PL1的磁化方向被固定为彼此相反时，第二和第一被钉扎层PL1和PL2的磁力被实质上抵消。因此，双MTJ层MTJ-4可以通过使用比MTJ层MTJ-1(其是单MTJ层)更少量的电流来执行写操作。此外，由于双MTJ层MTJ-4因第二隧道阻挡层TBL1导致在读操作期间提供更大的电阻，所以可以获得清楚的数据值。
参照图16E，为垂直磁器件的双MTJ层MTJ-5包括第一被钉扎层PL2、第一隧道阻挡层TBL2、自由层FL、第二隧道阻挡层TBL1以及第二被钉扎层PL1。第一被钉扎层PL2、第一隧道阻挡层TBL2、自由层FL、第二隧道阻挡层TBL1以及第二被钉扎层PL1的材料可以与图16A的自由层FL、隧道阻挡层TBL和被钉扎层PL的材料相同或相似。当第一被钉扎层PL2的磁化方向和第二被钉扎层PL1的磁化方向被固定为彼此相反时，第二和第一被钉扎层PL1和PL2的磁力被实质上抵消。因此，双MTJ层MTJ-5可以通过使用比MTJ层MTJ-3(其是单MTJ层)更少量的电流来执行写操作。
图17至图24是用于说明根据示例实施方式的作为可变电阻存储器件的磁阻存储器件的视图。图17至24被提供来说明包括可变电阻层(也就是，MTJ层)的可变电阻图案结构。
图17至19是用于说明根据示例实施方式的可变电阻存储器件的平面图和截面图。图18是沿图17的线A-A'截取的截面图。图19是沿图17的线B-B'截取的截面图。
参照图17至19，制备包括第一部分和第二部分的基板100。第一部分可以是形成磁阻存储器单元的单元区域。第二部分可以是位于第一部分周围并形成周边电路的周边区。包括第一部分和第二部分的基板100可以分为有源区100a和场效应区(field region)。
在第一部分中，有源区100a可以规则地布置为隔离的岛。第一晶体管可以提供在每个有源区100a中。例如，包括两个第一栅极的两个第一晶体管116可以形成在每个有源区100a中，有源区100a的中央部可以提供为公共的第一源极区112，有源区100a的相反的边缘部分可以提供为第一漏极区114。
每个第一晶体管116可以是埋入栅极晶体管。第一栅极可以包括位于形成在基板100中的沟槽中的第一栅绝缘层图案106、第一栅电极108和第一硬掩模图案110。在另一个实施方式中，第一晶体管116可以是具有形成在基板100上的第一栅极的平面晶体管。
第一栅极可以具有在第一方向(例如X方向)上延伸的线形。接触有源区100a的第一源极区112的源极线132可以例如在第一方向上延伸。源极线132可以包括例如金属诸如钨、钛或钽以及金属氮化物诸如钨氮化物、钛氮化物或钽氮化物当中的至少一种。
周边电路的第二晶体管118可以提供在基板100上在第二部分中。第二晶体管118可以是平面晶体管。例如，第二晶体管118可以包括形成在基板100上和基板中且在第二部分中的第二栅绝缘层图案120、第二栅电极122和第二源/漏区域126。
第一层间绝缘层130提供在基板100上在第一部分和第二部分中。第一层间绝缘层130可以充分地覆盖源极线132以及第一和第二晶体管116和118。例如，第一层间绝缘层130可以包括第一下层间绝缘层130a和第二下层间绝缘层130b。源极线132可以穿过第一下层间绝缘层130a
接触插塞134穿过第一部分中的第一层间绝缘层130并接触第一漏极区114。因此，接触插塞134可以穿过第一下层间绝缘层130a和第二下层间绝缘层130b。接触插塞134的顶表面可以比源极线132的顶表面高。
焊盘电极136可以提供在接触插塞134上。此外，绝缘层图案138a可以提供在焊盘电极136之间。当接触插塞134和可变电阻图案结构151之间的直接接触是困难的时，可以布置焊盘电极136。因此，当接触插塞134和可变电阻图案结构151布置为彼此直接接触时，焊盘电极136可以不被提供。
可变电阻图案结构151可以提供在焊盘电极136上。可变电阻图案结构151可以规则地布置为隔离的岛。每个可变电阻图案结构151可以具有其中下电极140、MTJ图案148和上电极150堆叠的结构。MTJ图案148可以用于形成可变电阻层，并可以包括被钉扎层图案142、隧道阻挡层图案144和自由层图案146。可变电阻图案结构151可以对应于图6A至6C的可变电阻图案结构29。
下电极140和上电极150的每个可以包括金属或金属氮化物。在实施方式中，被钉扎层图案142可以包括例如铁锰(FeMn)、铂锰(PtMn)、锰氧化物(MnO)、锰硫化物(MnS)、锰碲化物(MnTe)、锰氟化物(MnF2)、铁氟化物(FeF2)、铁氯化物(FeCl2)、铁氧化物(FeO)、钴氯化物(CoCl2)、钴氧化物(CoO)、镍氯化物(NiCl2)、镍氧化物(NiO)或铬(Cr)。下铁磁层(未示出)、反铁磁耦合间隔层(未示出)和上铁磁层(未示出)可以进一步提供在被钉扎层图案142上。
上铁磁层和下铁磁层的每个可以是包括例如Fe、Ni和Co当中的至少一种的铁磁体。反铁磁耦合间隔层可以包括例如Ru、Ir和Rh当中的至少一种。隧道阻挡层图案144可以包括例如铝氧化物或镁氧化物。自由层图案146可以是包括例如Fe、Ni和Co当中的至少一种的铁磁体。
可变电阻图案结构151可以以多种方式修改，例如可变电阻图案结构151可以不包括下电极。覆盖层图案152a沿焊盘电极136和绝缘层图案138a的表面提供以覆盖可变电阻图案结构151的侧壁。覆盖层图案152a对应于图6A至6C的覆盖层40。覆盖层图案152a可以提供为保护可变电阻图案结构151。
覆盖层图案152a可以仅提供在基板100的第一部分中并且可以不提供在基板100的第二部分中。覆盖层图案152a可以包括绝缘材料。覆盖层图案152a可以包括相对于提供到埋入层图案154a的硅氧化物具有蚀刻选择性的材料。覆盖层图案152a可以包括例如硅氮化物层。
填充可变电阻图案结构151之间的间隙的埋入层图案154a提供在覆盖层图案152a上。埋入层图案154a可以仅提供在基板100的第一部分中并且可以不提供在基板100的第二部分中。埋入层图案154a和可变电阻图案结构151可以具有平坦的第二顶表面。埋入层图案154a可以包括具有优良的台阶覆盖性并容易地覆盖可变电阻图案结构151之间的间隙的绝缘材料。
埋入层图案154a可以包括硅氧化物。硅氧化物可以通过使用原子层沉积来沉积。因而，埋入层图案154a和可变电阻图案结构151提供在第一部分中的第一层间绝缘层130上，埋入层图案154a和可变电阻图案结构151没有提供在第二部分中的第一层间绝缘层130上。第一部分的第二顶表面和第二部分的第一顶表面可以处于不同的水平。
延伸以接触可变电阻图案结构151的顶表面的位线162提供在埋入层图案154a和可变电阻图案结构151上。位线162可以接触可变电阻图案结构151的上电极150。位线162可以在垂直于第一方向的第二方向上延伸。多个位线162可以提供为平行于彼此。
位线162可以具有其中阻挡金属层162a和金属层162b堆叠的结构。阻挡金属层162a可以包括钛、钛氮化物、钽或钽氮化物。金属层162b可以包括铜、钨或铝。
蚀刻停止层156a提供在位于第一部分中的位线162之间的埋入层图案154a的顶表面上以及在第二部分中的第一层间绝缘层130的顶表面上。由于第二部分中的第一层间绝缘层130的顶表面和埋入层图案154的顶表面处于不同的水平，所以蚀刻停止层156a可以形成为在第一部分和第二部分中形成台阶。在第一部分和第二部分的每个中，蚀刻停止层156a可以形成为具有平坦的顶表面和均匀的厚度。
蚀刻停止层156a可以连续地形成在第二部分中的第一层间绝缘层130的整个表面上以及在第一部分和第二部分之间的边界中的埋入层图案154a的顶表面的一部分和埋入层图案154a的侧壁上。蚀刻停止层156a可以不在第一部分和第二部分之间的边界中被切断并可以延伸到第一部分中的埋入层图案154a的顶表面。
蚀刻停止层156a可以包括相对于提供到第二层间绝缘层158的硅氧化物具有蚀刻选择性的绝缘材料。蚀刻停止层156a可以在蚀刻硅氧化物的工艺期间几乎不被蚀刻。例如，蚀刻停止层156a可以包括硅氮化物、硅氮氧化物、或铝氧化物。
在实施方式中，蚀刻停止层156a可以由与覆盖层图案152a的材料相同的材料形成。在另一个实施方式中，蚀刻停止层156a可以由不同于覆盖层图案152a的材料的材料形成。第二层间绝缘层158提供在形成在第一部分和第二部分中的蚀刻停止层156a上。蚀刻停止层156a可以提供在第二部分中的第一层间绝缘层130和第二层间绝缘层158之间。第二层间绝缘层158的顶表面和位线162的顶表面可以在相同的平面上。
上绝缘层可以提供在第二层间绝缘层158和位线162上。磁存储装置可以包括提供在形成在可变电阻图案结构151之间的埋入层图案154a上的蚀刻停止层156a。当蚀刻工艺通过使用蚀刻停止层156a进行时，可以减少对可变电阻图案结构151的顶表面的损伤。此外，可以减少可变电阻图案结构151和位线162之间的不良接触。
图20至24是用于说明制造图17至19的可变电阻存储器件的方法的截面图。
参照图20，器件隔离层102形成在基板100中以包括有源区和场效应区。基板100可以分为形成可变电阻存储器单元的第一部分和形成周边电路的第二部分。器件隔离层102可以通过使用浅沟槽隔离(STI)工艺形成。有源区可以规则地布置为隔离的岛。
第一晶体管116形成在第一部分中的基板100上。两个第一晶体管116可以形成在每个有源区中。例如，第一晶体管116可以是埋入栅极晶体管。为了形成第一晶体管116，具有在第一方向上延伸的线形的沟槽104通过在基板100上形成掩模图案并利用掩模图案蚀刻基板100而形成。两个沟槽104可以形成在每个有源区中。包括第一栅绝缘层图案106、第一栅电极108和第一硬掩模图案110的第一栅极形成在每个沟槽104中。
第一源极区112和第一漏极区114通过注入杂质到第一栅极的相反侧的有源区中而形成。第一源极区112可以提供为第一晶体管116的公共源极区。尽管第一晶体管116在本实施方式中为埋入栅极晶体管，但是第一晶体管116可以是例如平面栅极晶体管。
包括在周边电路中的第二晶体管118形成在基板100上在第二部分中。例如，第二晶体管118可以是平面栅极晶体管。为了形成第二晶体管118，第二栅绝缘层和第二栅电极层形成在基板100上。
第二栅绝缘层图案120和第二栅电极122通过利用第二硬掩模图案124蚀刻第二栅绝缘层和第二栅电极层而形成。第二源/漏区域126通过注入杂质到第二栅电极122的相反侧的有源区中而形成。
继续地，覆盖第一晶体管116和第二晶体管118的第一下层间绝缘层130a形成在第一部分和第二部分中的基板100上。接下来，可以进行平坦化工艺以平坦化第一下层间绝缘层130a的顶表面。
平坦化工艺的示例可以包括化学机械抛光(CMP)和回蚀刻。第一开口131通过蚀刻第一部分中的第一下层间绝缘层130a的一部分而形成，第一源极区112的表面通过第一开口131暴露。第一开口131可以在第一方向上延伸。
接触第一源极区112的源极线132通过在第一开口131中形成并平坦化第一导电层而形成。源极线132可以包括例如金属诸如钨、钛或钽以及金属氮化物诸如钨氮化物、钛氮化物或钽氮化物当中的至少一种。
第二下层间绝缘层130b形成在第一下层间绝缘层130a和源极线132上。由于第一下层间绝缘层130a的顶表面是平坦的，所以第二下层间绝缘层130b可以具有平坦的顶表面。第一和第二下层间绝缘层130a和130b的每个可以由硅氧化物形成。
穿过第一部分中的第一和第二下层间绝缘层130a和130b的第二开口133被形成，第一漏极区114通过第二开口133暴露。分别接触第一漏极区114的接触插塞134通过在每个第二开口133中形成并平坦化第二导电层而形成。接触插塞134可以包括例如金属诸如钨、钛或钽以及金属氮化物诸如钨氮化物、钛氮化物或钽氮化物当中的至少一种。
包括第一下层间绝缘层130a和第二下层间绝缘层130b的第一层间绝缘层130形成在第一部分和第二部分中的基板100上。接触插塞134和源极线132形成在第一部分中的第一层间绝缘层130中。接触插塞134的顶表面可以比源极线132的顶表面高。
继续地，焊盘层形成在第一层间绝缘层130上。焊盘层可以包括例如金属诸如钨、钛或钽以及金属氮化物诸如钨氮化物、钛氮化物或钽氮化物当中的至少一种。接触接触插塞134的焊盘电极136通过蚀刻焊盘层而形成。
填充焊盘电极136之间的空间的预绝缘层图案138被形成。预绝缘层图案138可以由硅氮化物或硅氧化物形成。
参照图21，接触焊盘电极136的可变电阻图案结构151形成为隔离的岛。每个可变电阻图案结构151可以包括下电极140、MTJ图案148和上电极150，并可以具有其中下电极140、MTJ图案148和上电极150堆叠的结构。MTJ图案148可以包括顺序地堆叠的被钉扎层142、隧道阻挡层图案144和自由层图案146。
具体地，下电极层、被钉扎层、隧道阻挡层、自由层和上电极层顺序地形成在每个焊盘电极136和预绝缘层图案138上，上电极150通过利用光刻图案化上电极层而形成。接下来，接触焊盘电极136的每个可变电阻图案结构151可以通过经由使用上电极150作为蚀刻掩模的干蚀刻来图案化自由层、隧道阻挡层、被钉扎层和下电极层而形成。下电极层和上电极层的每个可以由金属或金属氮化物形成。在实施方式中，被钉扎层还可以包括下铁磁层、反铁磁耦合间隔层和上铁磁层。
在这种情况下，被钉扎层可以由例如FeMn、IrMn、PtMn、MnO、MnS、MnTe、MnF2、FeF2、FeCl2、FeO、CoCl2、CoO、NiCl2、NiO或Cr形成。上铁磁层和下铁磁层的每个可以由包括例如Fe、Ni和Co当中的至少一种的铁磁材料形成。反铁磁耦合间隔层可以由例如Ru、Ir和Rh当中的至少一种形成。
隧道阻挡层可以由例如铝氧化物或镁氧化物形成。自由层可以由包括例如Fe、Ni和Co当中的至少一种的铁磁材料形成。可变电阻图案结构151不限于此，可以以各种方式修改。
各种电阻图案结构151仅形成在基板100的第一部分中。因此，形成在基板100的第二部分中的下电极层、被钉扎层、隧道阻挡层、自由层和上电极层都在蚀刻工艺期间被除去。在这种情况下，堆叠在第二部分中的层可以比堆叠在第一部分中的可变电阻图案结构151之间的层更快速地被蚀刻。因此，形成在第二部分中的预绝缘层图案138可以在蚀刻工艺中被大部分除去，因此绝缘层图案138a可以形成在第一部分中。因此，第一层间绝缘层130的顶表面可以暴露在第二部分中。然而，预绝缘层图案138的一部分可以保留在第二部分中。
参照图22，预覆盖层152形成在第一层间绝缘层130、可变电阻图案结构151和绝缘层图案138a上。预覆盖层152可以对应于如上所述的图6A至6C的覆盖层40。
预覆盖层152可以在第一部分中沿可变电阻图案结构151的表面形成而不覆盖可变电阻图案结构151之间的空间。因此，预覆盖层152在第一部分中的各部分的顶表面的高度可以根据位置而不同。预覆盖层152的形成在第一部分中的可变电阻图案结构151的顶表面上的部分的表面可以是最高的。
然而，由于预覆盖层152形成在第一层间绝缘层130(其在第二部分中是平坦的)上，所以第二部分中的预覆盖层152的各部分的顶表面的高度可以是相同的，第二部分中的预覆盖层152可以具有平坦的顶表面。预覆盖层152可以是用于在蚀刻硅氧化物的工艺中检测蚀刻停止位置的绝缘材料层。预覆盖层152可以包括硅氮化物。
由于预覆盖层152形成在可变电阻图案结构151的表面上，所以预覆盖层152可以用作用于在随后的工艺中保护可变电阻图案结构151的保护层。预覆盖层152可以具有约
Figure BDA0001177617870000221
至约
Figure BDA0001177617870000222
的厚度。
参照图23，由绝缘材料形成的埋入层形成在预覆盖层152(见图22)上以填充可变电阻图案结构151之间的间隙，并被回蚀刻。因此，埋入层图案154a形成在可变电阻图案结构151之间。埋入层图案154a可以由硅氧化物形成。
当形成埋入层图案154a时，埋入层通过使用第二部分中的预覆盖层152的顶表面作为蚀刻停止位置检测层而被回蚀刻。因此，埋入层图案154a可以形成在可变电阻图案结构151之间。
暴露在第一部分和第二部分的每个中的预覆盖层152(见图22)被回蚀刻。预覆盖层152(见图22)在第二部分中的部分被完全地除去，预覆盖层152在第一部分中的部分被部分地除去，以形成覆盖层图案152a。覆盖层图案152a可以形成在可变电阻图案结构151之间的绝缘层图案138a和焊盘电极136上以及在可变电阻图案结构151的侧壁上。
第一部分中的可变电阻图案结构151的顶表面可以通过此工艺暴露。第一层间绝缘层130的顶表面可以在第二部分中暴露。
参照图24，预蚀刻停止层和预第二层间绝缘层形成在第一层间绝缘层130、可变电阻图案结构151、埋入层图案154a和覆盖层图案152a的表面上，然后被图案化。
因此，蚀刻停止层156a和第二层间绝缘层158通过经由光刻图案化预蚀刻停止层和预第二层间绝缘层而形成。蚀刻停止层156a可以由相对于硅氧化物具有蚀刻选择性的绝缘材料形成。蚀刻停止层156a可以由例如硅氮化物形成。第二层间绝缘层158可以包括硅氧化物。
因此，蚀刻停止层156a和第二层间绝缘层158形成在第二部分中。沟槽160a可以形成在第一部分中以暴露可变电阻图案结构151、覆盖层图案152a和埋入层图案154a。
继续地，位线162形成在沟槽160a中，如图18所示。位线162可以通过在沟槽160a的侧壁和底表面上形成阻挡金属层162a、在阻挡金属层162a上形成填充沟槽160a的金属层162b以及平坦化阻挡金属层162a和金属层162b而形成。阻挡金属层162a可以包括例如钛、钛氮化物、钽或钽氮化物。金属层162b可以包括例如铜、钨或铝。位线162可以接触可变电阻图案结构151的上电极150。
图25至图29是用于说明根据示例实施方式的可变阻挡存储器件(具体地，相变存储器件)的视图。图25至图29被提供来说明包括可变电阻层(具体地相变层)的可变电阻图案结构。
图25是根据示例实施方式的可变电阻存储器件VRM的透视图。图26是沿图25的线X-X'和Y-Y'截取的截面图。
具体地，可变电阻存储器件VRM可以包括提供在基板201上的第一信号线层210L、第二信号线层220L和存储器单元层MCL。在图25中，存储器单元MCL构成在X和Y方向上的单层存储器单元阵列。此外，当存储器单元MCL堆叠在Z方向上时，存储器单元MCL可以构成具有3D垂直结构的存储器单元阵列。
如图25和图26所示，层间绝缘层205可以设置在基板201上。层间绝缘层205可以由氧化物诸如硅氧化物或氮化物诸如硅氮化物形成，并可以使第一信号线层210L与基板201电隔离。
尽管层间绝缘层205在本实施方式的可变电阻存储器件VRM中被描述为设置在基板201上，但是在可变电阻存储器件VRM中，集成电路层可以设置在基板201上并且存储器单元可以布置在集成电路层上。集成电路层可以包括例如用于操作存储器单元的周边电路和/或用于执行计算操作的核心电路。参考的，其中包括周边电路和/或核心电路的集成电路层设置在基板上并且存储器单元设置在集成电路层上的结构被称为周边上单元(COP)结构。
第一信号线层210L可以包括在第一方向(例如X方向)上平行于彼此延伸的多个第一信号线210。第二信号线层220L可以包括在交叉第一方向的第二方向(例如Y方向)上平行于彼此延伸的多个第二信号线220。第一方向和第二方向可以彼此垂直。
当可变电阻存储器件VRM被驱动时，第一信号线210可以对应于图1的字线WL，第二信号线220可以对应于位线BL(见图1)。在另一个实施方式中，第一信号线210可以对应于位线BL，第二信号线220可以对应于字线WL。
第一信号线210和第二信号线220的每个可以由金属、导电的金属氮化物、导电的金属氧化物或其组合形成。例如，第一信号线210和第二信号线220的每个可以由W、WN、Au、Ag、Cu、Al、TiAlN、Ir、Pt、Pd、Ru、Zr、Rh、Ni、Co、Cr、Sn、Zn、ITO、其合金或其组合形成。此外，第一信号线210和第二信号线220的每个可以包括金属层和覆盖金属层的至少一部分的导电的阻挡层。导电的阻挡层可以由例如Ti、TiN、Ta、TaN或其组合形成。
存储器单元层MCL可以包括在第一方向和第二方向上彼此间隔开的多个存储器单元240(对应于图1的存储器单元MC)。如图25和26所示，第一信号线210和第二信号线220可以彼此交叉。存储器单元240可以设置在第一信号线210和第二信号线220之间且在第一信号线层210L和第二信号线层220L之间的交叉点处。
每个存储器单元240可以形成为具有正方形柱形状或各种形状诸如圆形的圆柱形的形状、椭圆的圆柱形形状或多边的柱形状。
存储器单元240可以形成为使得下部比上部更宽或更窄，根据形成存储器单元240的方法。例如，当存储器单元240通过使用浮雕蚀刻(embossed etching)工艺形成时，下部可以比上部更宽。此外，当存储器单元240通过使用镶嵌工艺形成时，上部可以比下部更宽。在浮雕蚀刻工艺或镶嵌工艺中，通过精确控制蚀刻工艺蚀刻材料层使得侧表面几乎垂直，上部和下部的宽度可以类似于彼此。
尽管存储器单元240的侧表面在图25和26中是垂直的，但是下部可以比上部更宽或更窄。
每个存储器单元240可以包括下电极层241、选择器件层243、中间电极层245、加热电极层247、可变电阻层249和上电极层248。存储器单元240可以是如上所述的可变电阻图案结构29(见图6A至6C)。当没有考虑位置关系时，下电极层241可以称为第一电极层，中间电极层245和加热电极层247可以称为额外的电极层，上电极层248可以称为第三电极层。
覆盖层250(覆盖层图案)可以形成在存储器单元240的相反的侧壁上。覆盖层250可以对应于图6A至6C的覆盖层40。覆盖层250可以形成为保护存储器单元240。
在一些实施方式中，可变电阻层249(对应于图1的可变电阻层ME)可以包括根据加热时间在非晶态和结晶态之间可逆地变化的相变材料。例如，可变电阻层249可以包括其相可通过由于施加到可变电阻层249的相反的端部的电压导致产生的焦耳热而可逆地改变并且其电阻可通过相的这样的变化而变化的材料。
具体地，相变材料可以在非晶相具有高电阻并可以在结晶相具有低电阻。当高电阻状态定义为'0'并且低电阻状态定义为'1'时，数据可以存储在可变电阻层249中。
在一些实施方式中，可变电阻层249可以包括硫族化物材料作为相变材料。例如，可变电阻层249可以包括Ge-Sb-Te(GST)。由连字符(-)标记的化学成分可以指示包括在特定的混合物或化合物中的元素，并可以由包括所述元素的任何化学式表示。例如，Ge-Sb-Te可以是Ge2Sb2Te5、Ge2Sb2Te7、Ge1Sb2Te4或Ge1Sb4Te7。
可变电阻层249可以包括除了Ge-Sb-Te(GST)之外的各种适合的硫族化物材料。可变电阻层249可以包括除了Ge-Sb-Te(GST)之外的各种适合的相变材料。例如，可变电阻层249可以包括例如Ge-Te、Sb-Te、In-Se、Ga-Sb、In-Sb、As-Te、Al-Te、Bi-Sb-Te(BST)、In-Sb-Te(IST)、Ge-Sb-Te、Te-Ge-As、Te-Sn-Se、Ge-Se-Ga、Bi-Se-Sb、Ga-Se-Te、Sn-Sb-Te、In-Sb-Ge、In-Ge-Te、Ge-Sn-Te、Ge-Bi-Te、Ge-Te-Se、As-Sb-Te、Sn-Sb-Bi、Ge-Te-O、Te-Ge-Sb-S、Te-Ge-Sn-O、Te-Ge-Sn-Au、Pd-Te-Ge-Sn、In-Se-Ti-Co、Ge-Sb-Te-Pd、Ge-Sb-Te-Co、Sb-Te-Bi-Se、Ag-In-Sb-Te、Ge-Sb-Se-Te、Ge-Sn-Sb-Te、Ge-Te-Sn-Ni、Ge-Te-Sn-Pd、Ge-Te-Sn-Pt、In-Sn-Sb-Te和As-Ge-Sb-Te或其组合当中的至少一种。
可变电阻层249的每种元素可以具有各种化学成分比率(例如化学计量)中的任一种。可变电阻层249的结晶温度、熔点、根据结晶能量的相变速度和信息保持力可以根据每个元素的化学成分比率来调整。
此外，包括氮(N)、氧(O)、硅(Si)、碳(C)、硼(B)、镝(Dy)或其组合的杂质可以被掺杂。可变电阻层249还可以包括金属。例如，可变电阻层249可以包括从例如铝(Al)、镓(Ga)、锌(Zn)、钛(Ti)、铬(Cr)、锰(Mn)、铁(Fe)、钴(Co)、镍(Ni)、钼(Mo)、钌(Ru)、钯(Pd)、铪(Hf)、钽(Ta)、铱(Ir)、铂(Pt)、锆(Zr)、铊(Tl)、钯(Pd)和钋(Po)中选择的至少一种。金属材料可以增大可变电阻层249的电导率和热导率，因此可以增大结晶速度和设定速度。金属材料可以改善可变电阻层249的信息保持力。
可变电阻层249可以具有其中具有不同的物理性能的两个或更多层堆叠的多层结构。所述多个层的数目或厚度可以自由地选择。阻挡层可以进一步形成在所述多个层之间。阻挡层可以防止所述多个层之间的材料扩散。因此，当多个层当中的随后的层被形成时阻挡层可以减少先前的层的扩散。
可变电阻层249可以具有其中包括不同的材料的多个层被交替地堆叠的超晶格结构。例如，可变电阻层249可以具有其中由例如Ge-Te形成的第一层和由例如Sb-Te形成的第二层交替地堆叠的结构。
尽管可变电阻层249包括相变材料，但是可变电阻存储器件VRM的可变电阻层249可以包括其电阻变化的各种材料。
在一些实施方式中，当可变电阻层249包括过渡金属氧化物时，可变电阻存储器件VRM可以是电阻RAM(ReRAM)。当可变电阻层249包括过渡金属氧化物时，至少一个电路径可以在编程操作期间在可变电阻层249中产生或从可变电阻层249消除。当电路径被产生时，可变电阻层249可以具有低电阻值。当电路径被消除时，可变电阻层249可以具有高电阻值。可变电阻存储器件VRM可以通过使用可变电阻层249的电阻值差异而存储数据。
当可变电阻层249由过渡金属氧化物形成时，过渡金属氧化物可以包括从Ta、Zr、Ti、Hf、Mn、Y、Ni、Co、Zn、Nb、Cu、Fe和Cr中选择的至少一种金属。例如，过渡金属氧化物可以具有由从Ta2O5-x、ZrO2-x、TiO2-x、HfO2-x、MnO2-x、Y2O3-x、NiO1-y、Nb2O5-x、CuO1-y和Fe2O3-x中选择的至少一种材料形成的单层结构或多层结构。在所述材料中，x和y可以分别在例如0≤x≤1.5和0≤y≤0.5的范围内选择。
在实施方式中，当可变电阻层249包括两个磁电极以及设置在所述两个磁电极之间的包含电介质材料的MTJ层时，可变电阻存储器件VRM可以是磁RAM(MRAM)。
两个磁电极可以是磁化被钉扎层和磁化自由层，设置在所述两个磁电极之间的电介质材料可以是隧道阻挡层。磁化被钉扎层可以具有固定到一个方向的磁化方向，磁化自由层可以具有可改变为平行于或反平行于磁化被钉扎层的磁化方向的磁化方向。磁化被钉扎层的磁化方向和磁化自由层的磁化方向可以例如平行于隧道阻挡层的一个表面。磁化被钉扎层和磁化自由层的磁化方向可以垂直于隧道阻挡层的一个表面。
当磁化自由层的磁化方向平行于磁化被钉扎层的磁化方向时，可变电阻层249可以具有第一电阻值。当磁化自由层的磁化方向反平行于磁化被钉扎层的磁化方向时，可变电阻层249可以具有第二电阻值。可变电阻存储器件VRM可以通过使用电阻值差异来存储数据。磁化自由层的磁化方向可以通过编程电流中的电子的自旋转矩改变。
磁化被钉扎层和磁化自由层的每个可以包括磁性材料。在这种情况下，磁化被钉扎层还可以包括固定磁化被钉扎层中的铁磁材料的磁化方向的反铁磁材料。隧道阻挡层可以由从(但是不限于)Mg、Ti、Al、MgZn和MgB选择的氧化物形成。
选择器件层243(对应于图1的选择器件SW)可以是用于控制电流的流动的电流调整层。选择器件层243可以包括其电阻可根据施加到选择器件层243的相反的端部的电压的大小而改变的材料层。例如，选择器件层243可以包括双向阈值开关(OTS)材料。现在将简要地说明根据OTS材料的选择器件层243的作用。当小于阈值电压Vt的电压被施加到选择器件层243时，选择器件层243保持在其中电流几乎不流过选择器件层243的高电阻状态，当比阈值电压Vt强的电压被施加到选择器件层243时，选择器件层243改变为其中电流开始流过选择器件层243的低电阻状态。此外，当流过选择器件层243的电流小于保持电流时，选择器件层243可以改变为高电阻状态。
选择器件层243可以包括硫族化物开关材料作为OTS材料。通常，硫族元素的特点在于二价键和孤对电子。二价键导致通过结合硫族元素形成链和环状结构以形成硫族化物材料，孤对电子提供用于形成导电细丝的电子的源。例如，三价或四价的改性剂(modifier)诸如铝(Al)、镓(Ga)、铟(In)、锗(Ge)、锡(Sn)、硅(Si)、磷(P)、砷(As)或锑(Sb)进入硫族元素的链和环状结构，并确定硫族化物材料的结构刚度并且根据它们的经受结晶或其它的结构重新布置的能力将硫族化物材料分为开关材料和相变材料。
加热电极层247可以设置在中间电极层245和可变电阻层249之间以接触可变电阻层249。可变电阻层247可以在设定或复位操作中加热可变电阻层249。加热电极层247可以包括不与可变电阻层249反应的导电材料并可以产生足够高的热以改变可变电阻层249的相。加热电极层247可以包括基于碳的导电材料。在一些实施方式中，加热电极层247可以由TiN、TiSiN、TiAlN、TaSiN、TaAlN、TaN、WSi、WN、TiW、MoN、NbN、TiBN、ZrSiN、WSiN、WBN、ZrAlN、MoAlN、TiAl、TiON、TiAlON、WON、TaON、碳(C)、碳化硅(SiC)、硅碳氮化物(SiCN)、碳氮化物(CN)、钛碳氮化物(TiCN)、钽碳氮化物(TaCN)、其组合(例如高熔点金属)或其氮化物形成。加热电极层247的材料不限于此。
用作电流路径的下电极层241、中间电极层245和上电极层248的每个可以由导电材料形成。例如，下电极层241、中间电极层245和上电极层248的每个可以由金属、导电的金属氮化物、导电的金属氧化物或其组合形成。
下电极层241和上电极层248可以选择性地形成。因此，下电极层241和上电极层248可以省略。为了帮助防止当选择器件层243和可变电阻层249直接接触第一和第二信号线210和220时可能发生的污染或接触不良，下电极层241和上电极层248可以设置在第一和第二信号线210和220与选择器件层243和可变电阻层249之间。
中间电极层245可以帮助防止热从加热电极层247转移到选择器件层243。选择器件层243可以包括例如非晶硫族化物开关材料。可变电阻层249、选择器件层243、加热电极层247和中间电极层245的厚度、宽度和它们之间的距离可以随着可变电阻存储器件VRM按比例缩小而减小。
在驱动可变电阻存储器件VRM的过程中，当加热电极层247产生热以改变可变电阻层249的相时，热可以影响邻近于加热电极层247的选择器件层243。例如，对选择器件层243(例如，选择器件层243的部分结晶)的退化和损伤可能由于来自加热电极层247的热而发生。在本实施方式的可变电阻存储器件VRM中，中间电极层245可以具有大的厚度，这可以帮助防止加热电极层247的热传递到选择器件层243。尽管中间电极层245具有类似于图25和26中的下电极层241或上电极层248的厚度，但是中间电极层245可以比下电极层241或上电极层248厚以便阻挡热。例如，中间电极层245可以具有在(但是不限于)约10nm至约100nm的范围内的厚度。中间电极层245可以包括至少一个热阻挡层以便阻挡热。当中间电极层245包括两个或更多热阻挡层时，中间电极层245可以具有其中热阻挡层和电极材料层交替地堆叠的结构。
第一绝缘层260a可以设置在第一信号线210之间，第二绝缘层260b可以设置在存储器单元层MCL的存储器单元240之间。此外，第三绝缘层260c可以设置在第二信号线220之间。第一至第三绝缘层260a至260c可以由相同的材料形成或者第一至第三绝缘层260a至260c中的至少一个可以由不同的材料形成。第一至第三绝缘层260a至260c的每个可以由氧化物或氮化物的电介质材料形成，并可以电隔离每个层的器件。可以形成空气间隙，而不是第二绝缘层260b。当形成空气间隙时，具有预定厚度的绝缘衬层可以形成在空气间隙和存储器单元240之间。
图27是用于说明对根据示例实施方式的可变电阻存储器件VRM的可变电阻层249进行的设定和复位编程操作的图形。
具体地，当可变电阻层249(见图25和26)的相变材料被加热在结晶温度Tx和熔点Tm之间的温度持续预定的时间段然后被慢慢地冷却时，相变材料具有结晶态。结晶态被称为“设定状态”，其中状态“0”的数据被存储。相反，当相变材料被加热到比熔点Tm高的温度并被快速地冷却时，相变材料具有非晶态。非晶态被称为“复位状态”，其中状态“l”的数据被存储，如上所述。
因此，数据可以通过供应电流到可变电阻层249而存储，数据可以通过测量可变电阻层249的电阻值而读取。相变材料的加热温度与电流的量成比例，当电流的量增大时会更难以具有高集成度。由于变化为非晶态使用比变化为结晶态更大的电流，所以可变电阻存储器件VRM的功耗会增大。为了降低功耗，期望通过使用少量的电流加热相变材料并改变相变材料为结晶态或非晶态。为了具有高集成度，期望减少电流，例如用于改变相变材料为非晶态的复位电流。
图28是用于说明根据示例实施方式的依照施加到存储器单元的电压的可变电阻层的离子扩散路径的视图。
具体地，第一存储器单元350A可以包括顺序地堆叠的第一电极320A、可变电阻层330A和第二电极340A。第一电极320A可以包括可产生足够高的热以改变可变电阻层330A的相的导电材料，并可以对应于图25和26的加热电极层247。正电压可以施加到第一电极320A，负电压可以施加到第一存储器单元350A中的第二电极340A，因此电流可以从第一电极320A经由可变电阻层330A流动到第二电极340A，如由第一箭头C_A标记的。
热可以由于电流流过第一电极320A而在第一电极320A中产生，因此相变可以从可变电阻层330A的邻近于第一电极320A和可变电阻层330A之间的界面的部分330A_P而开始发生。例如，在复位操作(其中可变电阻层330A的部分330A_P从结晶态(低电阻状态)改变为非晶态(也就是说，高电阻状态)中，部分330A_P中的正离子和负离子可以由于施加的电压而以不同的速度扩散。具体地，可变电阻层330A的部分330A_P中的正离子(例如锑离子(Sb+))的扩散速度可以比负离子(例如碲离子(Te-))的扩散速度强。因此，锑离子(Sb+)可以更多地扩散到负电压被施加到其上的第二电极340A。锑离子(Sb+)扩散到第二电极340A的速度可以比碲离子(Te-)扩散到第一电极320A的速度更大。
在示例实施方式中，第二存储器单元350B可以包括第一电极320B、可变电阻层330B和第二电极340B。当负电压被施加到第一电极320B并且正电压被施加到第二电极340B时，电流可以从第二电极340B经由可变电阻层330B流动到第一电极320B，如由第二箭头C_B标记的。
热可以由于电流流过第一电极320B而产生，因此相变可以从可变电阻层330B的邻近于第一电极320B和可变电阻层330B之间的界面的部分330B_P开始发生。在这种情况下，可变电阻层330B的部分330B_P中的锑离子(Sb+)的扩散速度可以比碲离子(Te-)的扩散速度更强，锑离子(Sb+)可以更多地扩散到负电压被施加到其上的第一电极320B。
因此，在第二存储器单元350B中，由于锑离子浓度比第一电极320B和可变电阻层330B之间的界面处的碲离子浓度更，所以局部浓度变化可以发生在可变电阻层330B中。相反，在第一存储器单元350A中，由于碲离子浓度比第一电极320A和可变电阻层330A之间的界面处的锑离子浓度高，所以局部浓度变化可能发生在可变电阻层330A中。
可变电阻层330A和330B中的离子或空位的分布可以依照施加到可变电阻层330A和330B的电压的大小、电流流过可变电阻层330A和330B的方向以及可变电阻层330A和330B和第一电极320A和320B的几何形状而改变。即使当相同的电压被施加时，由于可变电阻层330A和330B的这样的局部浓度变化，可变电阻层330A和330B的电阻会变化，因此第一和第二存储器单元350A和350B可以具有不同的操作特性，例如不同的电阻值。
尽管离子扩散路径在图28中通过使用锑离子(Sb+)和碲离子(Te-)说明，但是本发明构思不限于此。具体地，像图25和26的存储器单元240的可变电阻层249一样，可变电阻层330A和330B的每个可以包括硫族化物材料并可以用杂质掺杂。因此，可变电阻层330A和330B的每个中的离子扩散程度还可以根据包括在可变电阻层330A和330B的每个中的材料的类型和成分、杂质的类型和杂质浓度而改变，因此第一和第二存储器单元350A和350B的每个的操作特性的变化可以进一步增大。
由于本实施方式的可变电阻存储器件VRM包括包含硫族化物开关材料的选择器件层243，所以可以不需要用于形成晶体管或二极管的工艺。例如，当二极管被形成然后高温处理被进行以激活二极管中的杂质时，包括相变材料的可变电阻层249可能在高温处理环境中被损伤或污染。然而，本实施方式的可变电阻存储器件VRM不需要用于形成晶体管或二极管的复杂的工艺，以帮助防止由于复杂的工艺引起的对可变电阻层249的不期望的损坏或污染。
因此，本实施方式的可变电阻存储器件VRM可以显著地改善半导体器件的可靠性。
此外，通常，当晶体管或二极管被形成时，由于晶体管或二极管需要形成在基板中，所以会难以实现其中多个层垂直地堆叠的可变电阻存储器件。具体地，由于可变电阻层249会由于用于激活二极管的高温处理而被损伤或污染，所以会非常难以实现其中二极管需要设置在可变电阻层249上的交叉点结构。然而，由于使用包括硫族化物开关材料的选择器件层243而不是二极管，所以本实施方式的可变电阻存储器件VRM可以容易地实现3D其中多个层被垂直地堆叠的交叉点结构。因此，可变电阻存储器件VRM的集成度可以显著地增大。
图29是示出根据示例实施方式的可变电阻存储器件VRM的选择器件层243的电压电流曲线的图形。
具体地，第一曲线361示出当电流没有流过选择器件层243(见图25和26)时的电压-电流关系。选择器件层243可以用作具有第一电压电平363的阈值电压Vt的开关器件。当电压从电压和电流为0的状态慢慢地增大时，电流可以几乎不流过选择器件层243，直到电压达到具有第一电压电平363的阈值电压Vt。然而，一旦电压超过阈值电压Vt，流过选择器件层243的电流可以快速地增大，并且施加到选择器件层243的电压减小为具有第二电压电平364的饱和电压Vs。
第二曲线362示出当电流流过选择器件层243时的电压-电流关系。由于流过选择器件层243的电流增大为超过第一电流水平366，所以施加到选择器件层243的电压可以增大为略微地超过第二电压电平364。
例如，当流过选择器件层243的电流从第一电流水平366显著地增大到第二电流水平367时，施加到选择器件层243的电压可以从第二电压电平364略微地增大。因此，一旦电流流过选择器件层243，施加到选择器件层243的电压可以保持在饱和电压Vs附近。如果电流被减小为具有等于或低于保持电流水平(也就是，第一电流水平366)的水平时，选择器件层243可以返回到电阻状态并可以有效地阻挡电流直到电压增大到阈值电压Vt。
图30至32是用于说明根据示例实施方式的制造可变电阻存储器件VRM的工艺的截面图。
参照图30，层间绝缘层205形成在基板201上。层间绝缘层205可以由例如硅氧化物或硅氮化物形成。然而，层间绝缘层205的材料不限于此。第一信号线层210L形成在层间绝缘层205上，第一信号线层210L包括在第一方向(例如X方向)上延伸并彼此间隔开的多个第一信号线210。第一信号线210可以通过使用浮雕蚀刻工艺或镶嵌工艺形成。第一信号线210的材料与参照图25和26描述的材料相同。在第一方向上延伸的第一绝缘层260a可以设置在第一信号线210之间。
堆叠结构240k通过在第一信号线层210L和第一绝缘层260a上顺序地堆叠下电极材料层241k、选择器件材料层243k、中间电极材料层245k、加热电极材料层247k、可变电阻材料层249k和上电极材料层148k而形成。堆叠结构240k的每个材料层的材料或功能与参照图2和3描述的相同。
参照图31，在形成堆叠结构240k(见图30)之后，在第一方向(例如X方向)和第二方向(例如Y方向)上彼此间隔开的掩模图案(未示出)形成在堆叠结构240k上。接下来，多个存储器单元240通过使用掩模图案蚀刻堆叠结构240k以暴露第一绝缘层260a和第一信号线210的顶表面的部分而形成。
存储器单元240可以根据掩模图案的结构而在第一方向和第二方向上彼此间隔开，并可以电连接到设置在存储器单元240下面的第一信号线210。此外，每个存储器单元240可以包括下电极层241、选择器件层243、中间电极层245、加热电极层247、可变电阻层249和上电极层248。存储器单元240可以对应于图6A至6C的可变电阻图案结构29。在形成存储器单元240之后，剩余的掩模图案通过使用灰化和剥离除去。
继续地，预覆盖层250k可以形成在存储器单元240的相反的侧壁上以及在存储器单元240之间。预覆盖层250k可以对应于图6A至6C的覆盖层40。
参照图32和26，如图26和32所示，覆盖层250(覆盖层图案)通过蚀刻预覆盖层250k而形成在存储器单元240的相反的侧壁上，填充其上形成覆盖层250的存储器单元240之间的空间的第二绝缘层260b被形成。第二绝缘层260b可以由与第一绝缘层260a相同的氧化物或氮化物形成，或由与第一绝缘层260a不同的氧化物或氮化物形成。第二绝缘层260b可以通过形成具有足够大的厚度的绝缘材料层以完全地填充存储器单元240之间的空间并通过使用CMP等进行平坦化以暴露上电极层248的顶表面而形成。
接下来，第二信号线220可以通过形成用于第二信号线层的导电层并使用蚀刻图案化该导电层而形成。第二信号线220可以在第二方向(例如Y方向)上延伸并可以彼此间隔开。继续地，在第二方向上延伸的第三绝缘层260c形成在第二信号线220之间。
图33是根据示例实施方式的可变电阻存储器件VRM的方框图。
具体地，根据示例实施方式的可变电阻存储器件VRM包括存储器单元阵列410、解码器420、读/写电路430、输入/输出缓冲器440和控制器450。存储器单元阵列410与上面描述的相同。
存储器单元阵列410中的多个存储器单元通过字线WL连接到解码器420并通过位线BL连接到读/写电路430。解码器420接收外部地址ADD，并在控制器450的控制下解码行地址和列地址以在存储器单元阵列410中存取，控制器450根据控制信号CTRL操作。
读/写电路430从输入输出缓冲器440和数据线DL接收数据DATA，并在控制器450的控制下写数据到存储器单元阵列410的已选择的存储器单元或在控制器450的控制下将从存储器单元阵列4140的已选择的存储器单元读取的数据发送到输入/输出缓冲器440。
图34是根据示例实施方式的包括可变电阻存储器件VRM的数据处理系统500的方框图。
具体地，数据处理系统500可以包括连接在主机和可变电阻存储器件VRM之间的存储器控制器520。存储器控制器520可以配置为响应于主机的请求而存取可变电阻存储器件VRM。存储器控制器520可以包括处理器5201、运行存储器5203、主机接口5205和存储器接口5207。
处理器5201可以控制存储器控制器520的整个操作，运行存储器5203可以存储操作存储器控制器520所需要的应用、数据和控制信号。主机接口5205进行协议转换以在主机和存储器控制器520之间交换数据和/或控制信号。存储器接口5207进行协议转换以在存储器控制器520和可变电阻存储器件VRM之间交换数据和/或控制信号。可变电阻存储器件VRM与参照图33描述的相同。实施方式的数据处理系统500可以是(但是不限于)存储卡。
图35是根据示例实施方式的包括可变电阻存储器件VRM的数据处理系统600的方框图。
具体地，数据处理系统600可以包括可变电阻存储器件VRM、处理器620、运行存储器630和用户接口640，还可以包括通信模块650，如果需要。处理器620可以是中央处理器(CPU)。
运行存储器630存储操作数据处理系统600所需要的应用程序、数据和控制信号。用户接口640允许用户存取数据处理系统600并将数据处理系统600的数据处理过程和数据处理过程的结果提供到用户。
可变电阻存储器件VRM与参照图33描述的相同。数据处理系统600可以用作盘装置、便携式电子设备的内部/外部存储卡、图像处理器或应用芯片组。
通过总结和回顾，可变电阻存储器件的示例可以包括相变随机存取存储器(PRAM)、磁RAM(MRAM)和电阻RAM(RRAM)。可变电阻存储器件包括可变电阻图案结构。期望防止可变电阻图案结构的特性的退化。
如上所述，实施方式涉及可防止可变电阻图案结构的特性的退化的可变电阻存储器件以及制造该可变电阻存储器件的方法。
根据一个或多个实施方式，一种可变电阻存储器件可以包括围绕可变电阻图案结构并包括具有不同的杂质浓度的区域的覆盖层，该可变电阻图案结构包括可变电阻层。因此，覆盖层可以围绕可变电阻图案结构或可以形成在可变电阻图案结构的相反的侧壁上。
覆盖层可以包括接触可变电阻图案结构并具有高的第一杂质浓度的第一区域以及形成在第一区域上并具有低于第一区域的第一杂质浓度的第二杂质浓度的第二部分。
包括具有第二杂质浓度的第二区域的覆盖层可以帮助防止可变电阻图案结构的特性的退化。包括具有彼此不同的第一和第二杂质浓度的第一和第二区域的覆盖层可以通过形成覆盖层以围绕可变电阻图案结构然后发射紫外线而形成。
示例实施方式已经在这里公开，尽管采用了特定的术语，但是它们仅以一般的和描述的含义来使用和被解释，而不是为了限制的目的。在某些情况下，如对本申请申请时为止对于本领域普通技术人员将是明显的，结合特定实施方式描述的特征、特性和/或元件可以单独地使用或与结合其它的实施方式描述的特征、特性和/或元件结合地使用，除非另外地特别地指示。因此，本领域技术人员将理解，可以进行形式和细节上的各种变化，而没有背离本发明的精神和范围，本发明的范围由权利要求书阐述。
于2015年12月11日在韩国知识产权局提交的名称为“可变电阻存储器件及其制造方法”的韩国专利申请第10-2015-0177373号以及于2016年5月4日在韩国知识产权局提交的名称为“可变电阻存储器件及其制造方法”的韩国专利申请第10-2016-0055772号通过引用整体结合于此。

Claims (23)

1.一种可变电阻存储器件，包括：
第一电极层；
可变电阻图案结构，在所述第一电极层上，所述可变电阻图案结构包括可变电阻层；
覆盖层，在所述可变电阻图案结构的相反的侧壁上，所述覆盖层包括具有不同的杂质浓度的第一区域和第二区域，所述第一区域插设在所述可变电阻图案结构和所述第二区域之间；以及
第二电极层，在所述覆盖层上，
其中所述第二区域的形成在所述可变电阻图案结构的顶表面之上的部分具有比所述第二区域的形成在所述可变电阻图案结构的相反的侧壁上的部分的杂质浓度低的杂质浓度。
2.如权利要求1所述的可变电阻存储器件，其中所述第一电极层和所述第二电极层的每个是字线或位线。
3.如权利要求1所述的可变电阻存储器件，其中所述可变电阻层是磁隧道结(MTJ)层。
4.如权利要求1所述的可变电阻存储器件，其中所述可变电阻层是相变层或电阻变化层。
5.如权利要求1所述的可变电阻存储器件，其中在所述覆盖层中：
所述第一区域接触所述可变电阻图案结构的相反的侧壁，所述第一区域具有第一杂质浓度；和
所述第二区域在所述第一区域上，所述第二区域具有低于所述第一杂质浓度的杂质浓度。
6.如权利要求5所述的可变电阻存储器件，其中包括在所述第一区域和所述第二区域中的杂质是氢。
7.如权利要求1所述的可变电阻存储器件，其中所述覆盖层在所述可变电阻图案结构的顶表面上从而密封所述可变电阻图案结构。
8.如权利要求7所述的可变电阻存储器件，其中在所述覆盖层中：
所述第一区域接触所述可变电阻图案结构的顶表面和相反的侧壁，所述第一区域具有第一杂质浓度；和
所述第二区域在所述第一区域上在所述可变电阻图案结构的顶表面和相反的侧壁上，所述第二区域具有低于所述第一区域的所述第一杂质浓度的杂质浓度。
9.如权利要求1所述的可变电阻存储器件，其中所述覆盖层包括硅氧化物层、硅氮化物层、金属氧化物层或金属氮化物层。
10.如权利要求1所述的可变电阻存储器件，其中所述可变电阻图案结构还包括选择器件。
11.一种可变电阻存储器件，包括：
多个第一信号线，彼此间隔开并在第一方向上平行于彼此延伸；
多个第二信号线，布置在所述多个第一信号线之上以彼此间隔开并在垂直于所述第一方向的第二方向上平行于彼此延伸；以及
多个存储器单元，布置在所述多个第一信号线和所述多个第二信号线之间的交叉点处以彼此间隔开，所述多个存储器单元的每个包括：
第一电极层，电连接到所述第一信号线或所述第二信号线；
可变电阻图案结构，位于所述第一电极层上，所述可变电阻图案结构包括可变电阻层；
覆盖层，在所述可变电阻图案结构的相反的侧壁上，所述覆盖层包括具有不同的杂质浓度的第一区域和第二区域，所述第一区域插设在所述可变电阻图案结构和所述第二区域之间；以及
第二电极层，在所述覆盖层上，所述第二电极电连接到所述第一信号线或所述第二信号线，
其中所述第二区域的形成在所述可变电阻图案结构的顶表面之上的部分具有比所述第二区域的形成在所述可变电阻图案结构的相反的侧壁上的部分的杂质浓度低的杂质浓度。
12.如权利要求11所述的可变电阻存储器件，其中每个所述存储器单元还包括电连接到所述第一电极层或所述第二电极层的选择器件。
13.如权利要求11所述的可变电阻存储器件，其中所述第一信号线和所述第二信号线的每个是字线或位线。
14.如权利要求11所述的可变电阻存储器件，其中所述可变电阻图案结构包括可变电阻层，该可变电阻层包括磁性隧道结(MTJ)层，所述磁性隧道结层是单磁性隧道结层或双磁性隧道结层。
15.如权利要求11所述的可变电阻存储器件，其中所述可变电阻图案结构包括可变电阻层，该可变电阻层包括相变层，加热电极层在所述相变层下面。
16.如权利要求11所述的可变电阻存储器件，其中在所述覆盖层中：
所述第一区域接触所述可变电阻图案结构的相反的侧壁，所述第一区域具有第一氢浓度；和
所述第二区域在所述第一区域上，所述第二区域具有低于所述第一区域的所述第一氢浓度的氢浓度。
17.如权利要求11所述的可变电阻存储器件，其中所述存储器单元的所述第一电极层、所述可变电阻图案结构、在所述可变电阻图案结构的相反的侧壁上的所述覆盖层以及所述第二电极层构成柱状结构，
其中绝缘层在所述柱状结构之间、在所述第一信号线之间以及在所述第二信号线之间。
18.如权利要求17所述的可变电阻存储器件，其中所述柱状结构还包括选择器件。
19.如权利要求11所述的可变电阻存储器件，其中所述多个存储器单元构成存储器单元阵列，多个存储器单元阵列堆叠为三维(3D)垂直结构。
20.一种可变电阻存储器件，包括：
第一电极层，在基板上；
可变电阻层；
覆盖层，与所述可变电阻层接触，所述覆盖层在首先形成时具有第一量的N-H或Si-H键，所述覆盖层中的N-H或Si-H键的量通过在形成时用紫外光照射所述覆盖层的暴露表面而减少；以及
第二电极层，在所述覆盖层上，
其中所述覆盖层包括具有不同的氢浓度的第一区域和第二区域，所述第一区域插设在所述可变电阻层和所述第二区域之间，
所述紫外光穿过所述暴露表面的至少最上面的部分使得所述第二区域的形成在所述可变电阻层的顶表面之上的部分具有比所述第二区域的形成在所述可变电阻层的相反的侧壁上的部分的氢浓度低的氢浓度。
21.如权利要求20所述的器件，其中所述覆盖层在所述可变电阻层的侧壁上以及在所述第一电极层上。
22.如权利要求21所述的器件，其中在所述覆盖层中：
所述第一区域接触所述侧壁和所述第一电极层，所述第一区域具有第一氢浓度；和
所述第二区域覆盖所述第一区域，所述第二区域具有低于所述第一氢浓度的氢浓度。
23.如权利要求21所述的器件，其中所述覆盖层是硅氮化物层。
CN201611139451.9A 2015-12-11 2016-12-12 可变电阻存储器件 Active CN107039582B (zh)

Applications Claiming Priority (4)

Application Number Priority Date Filing Date Title
KR20150177373 2015-12-11
KR10-2015-0177373 2015-12-11
KR1020160055772A KR102494751B1 (ko) 2015-12-11 2016-05-04 가변 저항 메모리 소자 및 그 제조 방법
KR10-2016-0055772 2016-05-04

Publications (2)

Publication Number Publication Date
CN107039582A CN107039582A (zh) 2017-08-11
CN107039582B true CN107039582B (zh) 2022-01-18

Family

ID=59281779

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201611139451.9A Active CN107039582B (zh) 2015-12-11 2016-12-12 可变电阻存储器件

Country Status (2)

Country Link
KR (1) KR102494751B1 (zh)
CN (1) CN107039582B (zh)

Families Citing this family (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2019005162A1 (en) * 2017-06-30 2019-01-03 Intel Corporation VOLATILE FILAMENT OXIDE FOR MAGNETIC TUNNEL JUNCTION MEMORY DEVICE (MTJ) AND METHODS OF FORMING THE SAME
WO2019005168A1 (en) * 2017-06-30 2019-01-03 Intel Corporation PHASE CHANGE MATERIAL SELECTOR FOR LOW VOLTAGE BIPOLAR MEMORY DEVICES AND METHODS OF MAKING THE SAME
KR102396119B1 (ko) * 2017-09-15 2022-05-11 에스케이하이닉스 주식회사 전자 장치 및 그 제조 방법
KR102451018B1 (ko) * 2017-11-13 2022-10-05 삼성전자주식회사 가변 저항 메모리 장치의 제조 방법
KR20200039072A (ko) 2018-10-04 2020-04-16 삼성전자주식회사 가변 저항 메모리 소자 및 이의 제조 방법
US10832750B2 (en) * 2019-02-22 2020-11-10 Sandisk Technologies Llc Perpendicular spin transfer torque MRAM memory cell with cap layer to achieve lower current density and increased write margin
EP3761492B1 (en) * 2019-07-05 2023-01-04 Infineon Technologies AG Snubber circuit and power semiconductor module with snubber circuit
CN110828664B (zh) * 2019-11-19 2021-09-21 中国科学院上海微系统与信息技术研究所 一种相变材料、相变材料的制备方法和相变存储器
JP2022051040A (ja) * 2020-09-18 2022-03-31 キオクシア株式会社 磁気記憶装置及び磁気記憶装置の製造方法
KR102453019B1 (ko) * 2020-12-21 2022-10-11 주식회사 이브이첨단소재 영구자석을 포함하는 자기장 열처리 장치
CN112951990B (zh) * 2021-02-22 2021-12-28 长江先进存储产业创新中心有限责任公司 三维相变存储器及其制备方法
KR102477469B1 (ko) * 2021-05-28 2022-12-13 국민대학교산학협력단 광학적 특성 저장 디바이스 및 이를 이용하는 시스템

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2011099341A1 (ja) * 2010-02-15 2011-08-18 日本電気株式会社 障害原因抽出装置、障害原因抽出方法およびプログラム記憶媒体
KR101908062B1 (ko) * 2012-03-29 2018-10-15 삼성전자주식회사 상변화 메모리 장치 및 이의 제조 방법
KR20130131706A (ko) * 2012-05-24 2013-12-04 에스케이하이닉스 주식회사 저항성 메모리 소자 및 그 제조 방법
KR20150102323A (ko) * 2014-02-28 2015-09-07 에스케이하이닉스 주식회사 전자장치 및 그 제조방법
KR102192205B1 (ko) * 2014-04-28 2020-12-18 삼성전자주식회사 메모리 장치

Also Published As

Publication number Publication date
KR20170069893A (ko) 2017-06-21
KR102494751B1 (ko) 2023-02-02
CN107039582A (zh) 2017-08-11

Similar Documents

Publication Publication Date Title
US10305037B2 (en) Variable resistive memory device
CN107039582B (zh) 可变电阻存储器件
US10734450B2 (en) Memory device and electronic apparatus including the same
US10403681B2 (en) Memory device including a variable resistance material layer
US11349074B2 (en) Memory cell and memory device comprising selection device layer, middle electrode layer and variable resistance layer
US9991315B2 (en) Memory device including ovonic threshold switch adjusting threshold voltage thereof
US10546894B2 (en) Memory device
US20170244026A1 (en) Variable resistance memory device and method of manufacturing the same
US20180175109A1 (en) Variable resistance memory device
KR102507303B1 (ko) 메모리 소자
TWI813757B (zh) 記憶體裝置
US12063793B2 (en) Chalcogen compound and semiconductor device including the same

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant