KR20170069893A - 가변 저항 메모리 소자 및 그 제조 방법 - Google Patents
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Abstract
본 발명의 가변 저항 메모리 소자는 제1 전극층; 상기 제1 전극층 상부에 위치하면서 가변 저항층을 포함하는 가변 저항 패턴 구조물; 상기 가변 저항 패턴 구조물의 양측벽에 형성되고 불순물 농도가 서로 다른 영역들로 구성된 캡핑층; 및 상기 캡핑층 상에 형성된 제2 전극층을 포함한다.
Description
본 발명의 기술적 사상은 가변 저항 메모리 소자 및 그 제조 방법에 관한 것으로서, 보다 상세하게는 가변 저항 패턴 구조물의 특성 열화를 방지할 수 있는 가변 저항 메모리 소자 및 그 제조 방법에 관한 것이다.
가변 저항 메모리 소자는 인가 전압에 따른 가변 저항층의 전류 전달 특성을 이용하는 것으로 플래시 메모리 장치를 대체할 것으로 주목받고 있다. 가변 저항 메모리 소자의 대표적인 예로 상변화 램(PRAM, Phase change RAM(random access memory)), 자기 저항 램(MRAM, Magnetic RAM), 저항 램(RRAM, Resistance RAM)등을 들 수 있다. 이와 같은 가변 저항 메모리 소자는 가변 저항 패턴 구조물이 포함되어 있고, 가변 저항 패턴 구조물의 특성 열화를 방지하는 것이 필요하다.
본 발명의 기술적 사상이 해결하고자 하는 과제는 가변 저항 패턴 구조물의 특성 열화를 방지할 수 있는 가변 저항 메모리 소자를 제공하는 데 있다.
또한, 본 발명의 기술적 사상이 해결하고자 하는 과제는 상술한 가변 저항 메모리 소자의 신규한 제조 방법을 제공하는 데 있다.
상술한 과제를 해결하기 위하여 본 발명의 기술적 사상의 일 실시예에 의한 가변 저항 메모리 소자는 제1 전극층; 상기 제1 전극층 상부에 위치하면서 가변 저항층을 포함하는 가변 저항 패턴 구조물; 상기 가변 저항 패턴 구조물의 양측벽에 형성되고 불순물 농도가 서로 다른 영역들로 구성된 캡핑층; 및 상기 캡핑층 상에 형성된 제2 전극층을 포함한다.
본 발명의 기술적 사상의 일 실시예에 있어서, 상기 제1 전극층 및 제2 전극층은 워드 라인 또는 비트 라일 수 있다. 상기 가변 저항층은 자기 터널 접합층일 수 있다. 상기 가변 저항층은 상변화층 또는 저항 변화층일 수 있다.
본 발명의 기술적 사상의 일 실시예에 있어서, 상기 캡핑층은 상기 가변 저항 패턴 구조물의 양측벽에 접하여 불순물 농도가 높게 형성된 제1 영역과, 상기 제1 영역 상에 불순물 농도가 제1 영역보다 낮게 형성된 제2 영역층으로 구성될 수 있다. 상기 제1 영역 및 제2 영역에 포함된 불순물은 수소일 수 있다.
본 발명의 기술적 사상의 일 실시예에 있어서, 상기 캡핑층은 상기 가변 저항 패턴 구조물의 상면에도 형성되어 상기 가변 저항 패턴 구조물을 밀봉하는 밀봉층일 수 있다. 상기 캡핑층은 상기 가변 저항 패턴 구조물의 상면 및 양측벽에 접하여 불순물 농도가 높게 형성된 제1 영역과, 상기 가변 저항 패턴 구조물의 상면 및 양측벽에 형성된 상기 제1 영역 상에 불순물 농도가 제1 영역보다 낮게 형성된 제2 영역으로 구성될 수 있다.
본 발명의 기술적 사상의 일 실시예에 있어서, 상기 가변 저항 패턴 구조물의 상면의 상부에 형성된 제2 영역은 상대적으로 상기 가변 저항 패턴 구조물의 양측벽의 상부에 형성된 제2 영역보다 불순물 농도가 낮을 수 있다.
본 발명의 기술적 사상의 일 실시예에 있어서, 상기 캡핑층은 실리콘 산화층, 실리콘 질화층, 금속 산화층 또는 금속 질화층으로 구성될 수 있다. 상기 가변 저항 패턴 구조물은 선택 소자를 더 포함할 수 있다.
본 발명의 기술적 사상의 일 실시예에 의한 가변 저항 메모리 소자는 제1 방향을 따라 나란히 떨어져 배치된 복수개의 제1 신호 라인들; 상기 제1 신호 라인들의 상부에서 상기 제1 방향과 수직인 제2 방향을 따라 나란히 떨어져 배치된 복수개의 제2 신호 라인들; 상기 제1 신호 라인들과 상기 제2 신호 라인들 사이의 교차점에서 배치되고 서로 떨어져 배치된 복수개의 메모리 셀들을 포함한다. 상기 메모리 셀은, 상기 제1 신호 라인 또는 제2 신호 라인과 전기적으로 연결된 제1 전극층; 상기 제1 전극층 상부에 위치하면서 가변 저항층을 포함하는 가변 저항 패턴 구조물; 상기 가변 저항 패턴 구조물의 양측벽에 형성되고 불순물 농도가 서로 다른 영역들로 구성된 캡핑층; 및 상기 캡핑층 상에 형성되고 상기 제1 신호 라인 또는 제2 신호 라인과 전기적으로 연결된 제2 전극층을 포함한다.
본 발명의 기술적 사상의 일 실시예에 있어서, 상기 메모리 셀에는 상기 제1 전극층 또는 제2 전극층중 어느 하나와 전기적으로 연결된 선택 소자가 더 포함되어 있을 수 있다.
본 발명의 기술적 사상의 일 실시예에 있어서, 상기 제1 신호 라인 및 제2 신호 라인은 워드 라인 또는 비트 라인일 수 있다. 상기 가변 저항 패턴 구조물은 자기 터널 접합층을 포함하는 가변 저항층을 포함하고, 상기 자기 터널 접합층은 단일 자기 터널 접합층 또는 이중 자기 터널 접합층일 수 있다.
본 발명의 기술적 사상의 일 실시예에 있어서, 상기 가변 저항 패턴 구조물은 상변화층으로 구성된 가변 저항층을 포함하고, 상기 상변화층의 하부에는 가열 전극층이 더 형성되어 있을 수 있다.
본 발명의 기술적 사상의 일 실시예에 있어서, 상기 캡핑층은 상기 가변 저항 패턴 구조물의 양측벽에 접하여 수소 불순물 농도가 높게 형성된 제1 영역과, 상기 제1 영역 상에 수소 불순물 농도가 제1 영역보다 낮게 형성된 제2 영역으로 구성될 수 있다.
본 발명의 기술적 사상의 일 실시예에 있어서, 상기 메모리 셀을 이루는 제1 전극층, 가변 저항 패턴 구조물, 상기 가변 저항 패턴 구조물의 양측벽에 형성된 캡핑층 및 제2 전극층은 필라 구조물을 구성하며, 상기 필라 구조물들의 사이, 상기 제1 신호 라인들 사이 및 제2 신호 라인들 사이에는 절연층이 형성되어 있을 수 있다.
본 발명의 기술적 사상의 일 실시예에 있어서, 상기 필라 구조물은 선택 소자를 더 포함할 수 있다. 상기 복수개의 메모리 셀들은 메모리 셀 어레이를 구성하며, 상기 메모리 셀 어레이는 3차원 수직 구조로 복수개 적층되어 있을 수 있다.
또한, 본 발명의 기술적 사상의 일 실시예에 의한 가변 저항 메모리 소자의 제조 방법은 기판 상부에 제1 전극층을 형성하는 단계; 상기 제1 전극층의 상부에 가변 저항층을 포함하는 가변 저항 패턴 구조물을 형성하는 단계; 상기 가변 저항 패턴 구조물을 덮도록 캡핑층을 형성하는 단계; 상기 캡핑층에 자외선을 조사하는 단계; 및 상기 캡핑층 상에 제2 전극층을 형성하는 단계를 포함한다.
본 발명의 기술적 사상의 일 실시예에 있어서, 상기 캡핑층은 실리콘 산화층, 실리콘 질화층, 금속 산화층 또는 금속 질화층으로 형성할 수 있다. 상기 캡핑층에 상기 자외선 조사와 더불어 열을 동시에 가할 수 있다.
본 발명의 기술적 사상의 일 실시예에 있어서, 상기 캡핑층에 상기 자외선 조사와 더불어 자기장을 동시에 가할 수 있다. 상기 캡핑층에 상기 자외선 조사와 더불어 적외선을 동시에 조사할 수 있다. 불활성 가스 분위기에서 상기 캡핑층에 상기 자외선 조사를 행할 수 있다.
본 발명의 기술적 사상의 일 실시예에 있어서, 상기 자외선 조사된 캡핑층은 상기 가변 저항 패턴 구조물을 덮고 불순물 농도가 높게 형성된 제1 영역과, 상기 제1 영역 상에 불순물 농도가 제1 영역보다 낮게 형성된 제2 영역으로 형성될 수 있다.
본 발명의 기술적 사상의 일 실시예에 있어서, 상기 제1 영역은 상기 가변 저항 패턴 구조물의 양측벽 및 상면에 형성하고, 상기 제2 영역은 상기 제1 영역 상에 형성될 수 있다.
본 발명의 기술적 사상의 일 실시예에 있어서, 상기 가변 저항 패턴 구조물의 상면의 상부에 형성된 상기 제2 영역은 상대적으로 상기 가변 저항 패턴 구조물의 양측벽의 상부에 형성된 제2 영역보다 불순물 농도가 낮게 할 수 있다.
본 발명의 기술적 사상의 일 실시예에 있어서, 상기 캡핑층의 자외선 소자시에 상기 캡핑층에 포함된 수소 불순물을 제거할 수 있다. 상기 캡핑층은 상기 가변 저항 패턴 구조물을 밀봉하는 밀봉층일 수 있다.
또한, 본 발명의 기술적 사상의 일 실시예에 의한 가변 저항 메모리 소자의 제조 방법은 기판 상부에 제1 전극층을 형성하는 단계; 상기 제1 전극층의 상부에 가변 저항층을 포함하는 가변 저항 패턴 구조물을 형성하는 단계; 상기 가변 저항 패턴 구조물을 덮도록 캡핑층을 형성하는 단계; 상기 가변 저항 패턴 구조물을 덮는 캡핑층을 포함하는 기판을 챔버의 스테이지에 탑재하는 단계; 상기 챔버를 진공으로 유지하는 단계; 상기 기판의 상부에 설치된 자외선 발생기를 이용하여 상기 캡핑층에 자외선을 조사하는 단계; 및 상기 캡핑층 상에 제2 전극층을 형성하는 단계를 포함한다.
본 발명의 기술적 사상의 일 실시예에 있어서, 상기 챔버를 10-4 Torr 내지 10-10Torr의 고진공에서 상기 자외선을 조사할 수 있다. 상기 챔버를 1 Torr 내지 10-3Torr의 저진공 및 불활성 가스 분위기에서 상기 자외선을 조사할 수 있다.
본 발명의 기술적 사상의 일 실시예에 있어서, 상기 자외선 발생기를 램프형 광원 발생기 또는 펄스형 광원 발생기로 구성하고, 상기 캡핑층에 지속적으로 또는 펄스적으로 자외선을 조사할 수 있다.
본 발명의 기술적 사상의 일 실시예에 있어서, 상기 자외선 발생기는 160nm 내지 400nm 영역의 자외선을 발생시킬 수 있다. 상기 캡핑층에 상기 자외선을 조사할 때 상기 스테이지를 가열하여 상기 기판에 열을 동시에 가할 수 있다.
본 발명의 기술적 사상의 일 실시예에 있어서, 상기 캡핑층에 상기 자외선을 조사할 때 상기 챔버의 상하부에 위치하는 자석 구조체를 통하여 상기 캡핑층에 자기장을 동시에 가할 수 있다. 상기 캡핑층에 상기 자외선 조사와 더불어 적외선을 동시에 조사할 수 있다.
본 발명의 기술적 사상의 일 실시예에 있어서, 상기 자외선 조사된 캡핑층은 상기 가변 저항 패턴 구조물을 덮고 불순물 농도가 높게 형성된 제1 영역과, 상기 제1 영역 상에 불순물 농도가 제1 영역보다 낮게 형성된 제2 영역으로 형성될 수 있다.
본 발명의 기술적 사상의 가변 저항 메모리 소자는 가변 저항층을 포함하는 가변 저항 패턴 구조물을 둘러싸고 불순물 농도가 서로 다른 영역들로 구성된 캡핑층이 형성될 수 있다. 다시 말해, 캡핑층은 가변 저항 패턴 구조물을 둘러싸거나 양측벽에 형성될 수 있다.
캡핑층은 가변 저항 패턴 구조물 상에 접하여 불순물 농도가 높게 형성된 제1 영역과, 상기 제1 영역 상에 불순물 농도가 제1 영역보다 낮게 형성된 제2 영역으로 구성될 수 있다.
캡핑층은 불순물 농도가 낮은 제2 영역을 구비하여 가변 저항 패턴 구조물의 열화를 방지할 수 있다. 불순물 농도가 서로 다른 영역들로 구성된 캡핑층은 가변 저항 패턴 구조물을 둘러싸도록 캡핑층을 형성한 후 자외선을 조사하여 형성할 수 있다.
도 1은 본 발명의 기술적 사상의 일 실시예에 따른 가변 저항 메모리 소자에 대한 등가 회로도이다.
도 2는 본 발명의 기술적 사상의 일 실시예에 의한 가변 저항 메모리 소자를 설명하기 위하여 도시한 사시도이다.
도 3은 본 발명의 기술적 사상의 일 실시예에 의한 가변 저항 메모리 소자의 단위 메모리 셀을 도시한 사시도이다.
도 4는 본 발명의 기술적 사상의 일 실시예에 의한 가변 저항 메모리 소자의 단위 메모리 셀의 회로도이다.
도 5는 본 발명의 기술적 사상의 일 실시예에 의한 가변 저항 메모리 소자의 전류 및 전압 특성을 도시한 도면이다.
도 6a 내지 도 6c는 본 발명의 기술적 사상의 일 실시예에 의해 가변 저항 메모리 소자의 제조 방법의 요부 단면도들이다.
도 7은 본 발명의 기술적 사상의 일 실시예에 의해 가변 저항 메모리 소자의 제조 방법의 흐름도이다.
도 8a 내지 도 8c는 본 발명의 기술적 사상의 일 실시예에 의한 가변 저항 메모리 소자의 캡핑층을 큐어링하기 위한 큐어링 장치를 도시한 단면도이다.
도 9는 본 발명의 기술적 사상의 일 실시예에 의해 가변 저항 메모리 소자의 제조 방법의 흐름도이다.
도 10a는 본 발명의 가변 저항 메모리 소자의 제조 방법에 의해 제조된 캡핑층의 결정 구조도이다.
도 10b는 도 10a와의 비교를 위한 캡핑층의 결정 구조도이다.
도 11은 본 발명의 기술적 사상의 일 실시예에 따른 가변 저항 메모리 소자의 셀 어레이를 도시한 회로도이다.
도 12는 도 11의 자기 저항 메모리 셀을 도시한 회로도이다.
도 13은 도 12의 자기 저항 메모리 셀의 사시도이다.
도 14 및 도 15는 도 11의 자기 저항 메모리 셀을 구성하는 MTJ층의 라이트(기입) 동작을 설명하기 위한 도면들이다.
도 16a 내지 도 16e는 도 11의 자기 저항 메모리 셀을 구성하는 MTJ의 다양한 실시예를 나타낸 도면들이다.
도 17 내지 도 19는 본 발명의 기술적 사상의 일 실시예에 따른 가변 저항 메모리 소자를 설명하기 위한 평면도 및 단면도들이다.
도 18은 도 17의 A-A'의 단면도이다.
도 19는 도 17의 B-B'의 단면도이다.
도 20 내지 도 24는 도 17 내지 도 19에 도시된 가변 저항 메모리 소자의 제조 방법을 설명하기 위한 단면도들이다.
도 25는 본 발명의 기술적 사상의 일 실시예에 따른 가변 저항 메모리 소자에 대한 사시도이다.
도 26은 도 25의 X-X' 및 Y-Y' 부분을 절단하여 보여주는 단면도이다.
도 27은 본 발명의 일 실시예에 따른 가변 저항 메모리 소자의 가변 저항층에 대해 셋 및 리셋 프로그래밍을 보여주는 그래프이다.
도 28은 본 발명의 기술적 사상에 따라 메모리 셀에 인가된 전압에 따른 가변 저항층의 이온 확산 경로를 개략적으로 나타낸 도면이다.
도 29는 본 발명의 기술적 사상의 가변 저항 메모리 소자의 선택 소자층의 전압-전류 곡선을 개략적으로 나타낸 그래프이다.
도 30 내지 도 32는 본 발명의 일 실시예에 따른 가변 저항 메모리 소자의 제조 과정을 보여주는 단면도들이다.
도 33은 본 발명의 기술적 사상의 일 실시예에 의한 가변 저항 메모리 소자의 구성도이다.
도 34는 본 발명의 일 실시예에 의한 가변 저항 메모리 소자를 포함하는 데이터 처리 시스템의 구성도이다.
도 35는 본 발명의 일 실시예에 의한 가변 저항 메모리 소자를 포함하는 데이터 처리 시스템의 구성도이다.
도 2는 본 발명의 기술적 사상의 일 실시예에 의한 가변 저항 메모리 소자를 설명하기 위하여 도시한 사시도이다.
도 3은 본 발명의 기술적 사상의 일 실시예에 의한 가변 저항 메모리 소자의 단위 메모리 셀을 도시한 사시도이다.
도 4는 본 발명의 기술적 사상의 일 실시예에 의한 가변 저항 메모리 소자의 단위 메모리 셀의 회로도이다.
도 5는 본 발명의 기술적 사상의 일 실시예에 의한 가변 저항 메모리 소자의 전류 및 전압 특성을 도시한 도면이다.
도 6a 내지 도 6c는 본 발명의 기술적 사상의 일 실시예에 의해 가변 저항 메모리 소자의 제조 방법의 요부 단면도들이다.
도 7은 본 발명의 기술적 사상의 일 실시예에 의해 가변 저항 메모리 소자의 제조 방법의 흐름도이다.
도 8a 내지 도 8c는 본 발명의 기술적 사상의 일 실시예에 의한 가변 저항 메모리 소자의 캡핑층을 큐어링하기 위한 큐어링 장치를 도시한 단면도이다.
도 9는 본 발명의 기술적 사상의 일 실시예에 의해 가변 저항 메모리 소자의 제조 방법의 흐름도이다.
도 10a는 본 발명의 가변 저항 메모리 소자의 제조 방법에 의해 제조된 캡핑층의 결정 구조도이다.
도 10b는 도 10a와의 비교를 위한 캡핑층의 결정 구조도이다.
도 11은 본 발명의 기술적 사상의 일 실시예에 따른 가변 저항 메모리 소자의 셀 어레이를 도시한 회로도이다.
도 12는 도 11의 자기 저항 메모리 셀을 도시한 회로도이다.
도 13은 도 12의 자기 저항 메모리 셀의 사시도이다.
도 14 및 도 15는 도 11의 자기 저항 메모리 셀을 구성하는 MTJ층의 라이트(기입) 동작을 설명하기 위한 도면들이다.
도 16a 내지 도 16e는 도 11의 자기 저항 메모리 셀을 구성하는 MTJ의 다양한 실시예를 나타낸 도면들이다.
도 17 내지 도 19는 본 발명의 기술적 사상의 일 실시예에 따른 가변 저항 메모리 소자를 설명하기 위한 평면도 및 단면도들이다.
도 18은 도 17의 A-A'의 단면도이다.
도 19는 도 17의 B-B'의 단면도이다.
도 20 내지 도 24는 도 17 내지 도 19에 도시된 가변 저항 메모리 소자의 제조 방법을 설명하기 위한 단면도들이다.
도 25는 본 발명의 기술적 사상의 일 실시예에 따른 가변 저항 메모리 소자에 대한 사시도이다.
도 26은 도 25의 X-X' 및 Y-Y' 부분을 절단하여 보여주는 단면도이다.
도 27은 본 발명의 일 실시예에 따른 가변 저항 메모리 소자의 가변 저항층에 대해 셋 및 리셋 프로그래밍을 보여주는 그래프이다.
도 28은 본 발명의 기술적 사상에 따라 메모리 셀에 인가된 전압에 따른 가변 저항층의 이온 확산 경로를 개략적으로 나타낸 도면이다.
도 29는 본 발명의 기술적 사상의 가변 저항 메모리 소자의 선택 소자층의 전압-전류 곡선을 개략적으로 나타낸 그래프이다.
도 30 내지 도 32는 본 발명의 일 실시예에 따른 가변 저항 메모리 소자의 제조 과정을 보여주는 단면도들이다.
도 33은 본 발명의 기술적 사상의 일 실시예에 의한 가변 저항 메모리 소자의 구성도이다.
도 34는 본 발명의 일 실시예에 의한 가변 저항 메모리 소자를 포함하는 데이터 처리 시스템의 구성도이다.
도 35는 본 발명의 일 실시예에 의한 가변 저항 메모리 소자를 포함하는 데이터 처리 시스템의 구성도이다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하기로 한다.
본 발명의 실시예들은 당해 기술 분야에서 통상의 지식을 가진 자에게 본 발명을 더욱 완전하게 설명하기 위하여 제공되는 것이며, 하기 실시예는 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 하기 실시예에 한정되는 것은 아니다. 오히려 이들 실시예들은 본 개시를 더욱 충실하고 완전하게 하고, 당업자에게 본 발명의 기술적 사상을 완전하게 전달하기 위하여 제공되는 것이다. 또한, 도면에서 각 층의 두께나 크기는 설명의 편의 및 명확성을 위하여 과장된 것이다.
명세서 전체에 걸쳐서, 막, 영역 또는 기판 등과 같은 하나의 구성요소가 다른 구성요소 "상에", "연결되어", 또는 "커플링되어" 위치한다고 언급할 때는, 상기 하나의 구성요소가 직접적으로 다른 구성요소 "상에", "연결되어", 또는 "커플링되어" 접촉하거나, 그 사이에 개재되는 또 다른 구성요소들이 존재할 수 있다고 해석될 수 있다. 반면에, 하나의 구성요소가 다른 구성요소 "직접적으로 상에", "직접 연결되어", 또는 "직접 커플링되어" 위치한다고 언급할 때는, 그 사이에 개재되는 다른 구성요소들이 존재하지 않는다고 해석된다. 동일한 부호는 동일한 요소를 지칭한다.
본 명세서에서 제1, 제2등의 용어가 다양한 부재, 부품, 영역, 층들 및/또는 부분들을 설명하기 위하여 사용되지만, 이들 부재, 부품, 영역, 층들 및/또는 부분들은 이들 용어에 의해 한정되어서는 안됨은 자명하다. 이들 용어는 하나의 부재, 부품, 영역, 층 또는 부분을 다른 영역, 층 또는 부분과 구별하기 위하여만 사용된다. 따라서, 이하 상술할 제1부재, 부품, 영역, 층 또는 부분은 본 발명의 가르침으로부터 벗어나지 않고서도 제2부재, 부품, 영역, 층 또는 부분을 지칭할 수 있다.
또한, "상의" 또는 "위의" 및 "하의" 또는 "아래의"와 같은 상대적인 용어들은 도면들에서 도해되는 것처럼 다른 요소들에 대한 어떤 요소들의 관계를 기술하기 위해 여기에서 사용될 수 있다. 상대적 용어들은 도면들에서 묘사되는 방향에 추가하여 소자의 다른 방향들을 포함하는 것을 의도한다고 이해될 수 있다. 예를 들어, 도면들에서 소자가 뒤집어 진다면(turned over), 다른 요소들의 상부의 면 상에 존재하는 것으로 묘사되는 요소들은 상기 다른 요소들의 하부의 면 상에 방향을 가지게 된다. 그러므로, 예로써 든 "상의"라는 용어는, 도면의 특정한 방향에 의존하여 "하의" 및 "상의" 방향 모두를 포함할 수 있다. 소자가 다른 방향으로 향한다면(다른 방향에 대하여 90도 회전), 본 명세서에 사용되는 상대적인 설명들은 이에 따라 해석될 수 있다.
본 명세서에서 사용된 용어는 특정 실시예를 설명하기 위하여 사용되며, 본 발명을 제한하기 위한 것이 아니다. 본 명세서에서 사용된 바와 같이, 단수 형태는 문맥상 다른 경우를 분명히 지적하는 것이 아니라면, 복수의 형태를 포함할 수 있다. 또한, 본 명세서에서 사용되는 경우 "포함한다(comprise)" 및/또는 "포함하는(comprising)"은 언급한 형상들, 숫자, 단계, 동작, 부재, 요소 및/또는 이들 그룹의 존재를 특정하는 것이며, 하나 이상의 다른 형상, 숫자, 동작, 부재, 요소 및/또는 그룹들의 존재 또는 부가를 배제하는 것이 아니다.
이하의 본 발명의 실시예들은 본 발명의 이상적인 실시예들을 개략적으로 도시하는 도면들을 참조하여 설명한다. 도면들에 있어서, 예를 들면, 제조 기술 및/또는 공차(tolerance)에 따라, 도시된 형상의 변형들이 예상될 수 있다. 따라서, 본 발명 사상의 실시예는 본 명세서에 도시된 영역의 특정 형상에 제한된 것으로 해석되어서는 아니 되며, 예를 들면 제조상 초래되는 형상의 변화를 포함하여야 한다.
이하의 본 발명의 실시예들은 어느 하나로만 구현될 수도 있고, 또한, 이하의 실시예들은 하나 이상을 조합하여 구현될 수도 있다. 따라서, 본 발명의 기술적 사상을 하나의 실시예에 국한하여 해석되지는 않는다.
도 1은 본 발명의 기술적 사상의 일 실시예에 따른 가변 저항 메모리 소자에 대한 등가 회로도이다.
구체적으로, 가변 저항 메모리 소자(VRM)는 제1 방향(X 방향)을 따라 연장되고 제1 방향에 수직한 제2 방향(Y 방향)으로 이격된 워드 라인(WL1, WL2)을 포함할 수 있다. 가변 저항 메모리 소자(VRM)는 워드 라인(WL1, WL2)과 제3 방향(Z 방향)으로 이격되고, 제2 방향을 따라 연장되는 비트 라인(BL1, BL2, BL3, BL4)을 포함할 수 있다.
워드 라인(WL1, WL2)은 제1 신호 라인이라 명명할 수 있다. 비트 라인(BL1, BL2, BL3, BL4)은 제2 신호 라인이라 명명할 수 있다. 반대로, 워드 라인(WL1, WL2)은 제2 신호 라인이라 명명할 수 있다. 비트 라인(BL1, BL2, BL3, BL4)은 제1 신호 라인이라 명명될 수 있다.
메모리 셀(MC)은 비트 라인(BL1, BL2, BL3, BL4)과 워드 라인(WL1, WL2)과의 사이에 각각 배치될 수 있다. 메모리 셀(MC)은 비트 라인(BL1, BL2, BL3, BL4)과 워드 라인(WL1, WL2)의 교차점에 배치될 수 있고, 정보 저장을 위한 가변 저항층(ME)과 메모리 셀을 선택하기 위한 선택 소자(SW)를 포함할 수 있다. 선택 소자(SW)는 스위칭 소자 또는 억세스 소자로 명명될 수도 있다.
메모리 셀(MC)은 제3 방향을 따라 동일한 구조로 배치될 수 있다. 메모리 셀(MC)은 X 및 Y 방향으로 단층의 메모리 셀 어레이를 구성할 수 있다. 메모리 셀(MC)은 Z 방향으로 적층할 경우, 3차원 수직 구조의 메모리 셀 어레이가 될 수 있다.
워드 라인(WL1)과 비트 라인(BL1) 사이에 배치되는 메모리 셀(MC)에서, 선택 소자(SW)는 워드 라인(WL1)에 전기적으로 연결되고, 가변 저항층(ME)은 비트 라인(BL1)에 전기적으로 연결되며, 가변 저항층(ME)과 선택 소자(SW)는 직렬로 연결될 수 있다. 가변 저항층(ME)은 가변 저항 패턴 구조물에 포함될 수 있다. 가변 저항 패턴 구조물의 양측벽에는 후술하는 바와 같이 가변 저항 패턴 구조물을 보호하고 불순물 농도가 서로 다른 영역들로 구성된 캡핑층이 형성될 수 있다.
그러나 본 발명의 기술적 사상이 이에 한정되는 것은 아니다. 예컨대, 도 1에 도시된 것과는 달리, 메모리 셀(MC)에서 선택 소자(SW)와 가변 저항층(ME)의 위치가 바뀔 수 있다. 예컨대, 메모리 셀(MC)에서 가변 저항층(ME)이 워드 라인(WL1)에 연결되고 선택 소자(SW)이 비트 라인(BL1)과 연결될 수도 있다.
가변 저항 메모리 소자(VRM)의 구동 방법에 대하여 간단히 설명한다. 워드 라인(WL1, WL2)과 비트 라인(BL1, BL2, BL3, BL4)을 통해 메모리 셀(MC)의 가변 저항층(ME)에 전압이 인가되어, 가변 저항층(ME)에 전류가 흐를 수 있다. 예컨대, 가변 저항층(ME)은 제1 상태와 제2 상태간에 가역적으로 천이할 수 있는 자기 터널 접합층(magnetic tunnel Juntion(MTJ)층) 일 수 있다. 자기 터널 접합층(MTJ층)은 단일 자기 터널 접합층 또는 이중 자기 터널 접합층일 수 있다. 가변 저항층(ME)은 제1 상태와 제2 상태 간에 가역적으로 천이할 수 있는 상변화 물질층을 포함할 수 있다.
그러나 가변 저항층(ME)은 이에 한정되는 것은 아니며, 인가된 전압에 따라 저항값이 달라지는 가변 저항체라면 어떠한 것도 포함할 수 있다. 예컨대, 선택된 메모리 셀(MC)은 가변 저항층(ME)에 인가되는 전압에 따라 가변 저항층(ME)의 저항이 제1 상태와 제2 상태 간에 가역적으로 천이할 수 있다.
가변 저항층(ME)의 저항 변화에 따라, 메모리 셀(MC)은 '0' 또는 '1'과 같은 디지털 정보를 기억할 수 있고, 메모리 셀(MC)로부터 디지털 정보를 소거할 수도 있다. 예컨대, 메모리 셀(MC)에서 고저항 상태 '0'과 저저항 상태 '1'로 데이터를 기입할 수 있다. 여기서, 고저항 상태 '0'에서 저저항 상태 '1'로의 기입을 '셋(set) 동작'이라 칭할 수 있고, 저저항 상태 '1'에서 고저항 상태 '0'으로의 기입을 '리셋(reset) 동작'이라 칭할 수 있다. 그러나 본 발명의 실시예들에 따른 메모리 셀(MC)은 상기 예시된 고저항 상태 '0' 및 저저항 상태 '1'의 디지털 정보에만 한정되는 것은 아니며, 다양한 저항 상태들을 저장할 수 있다.
워드 라인(WL1, WL2) 및 비트 라인(BL1, BL2, BL3, BL4)의 선택에 의해 임의의 메모리 셀(MC)이 어드레스될 수 있고, 워드 라인(WL1, WL2) 및 비트 라인(BL1, BL2, BL3, BL4) 사이에 소정의 신호를 인가하여, 메모리 셀(MC)을 프로그래밍할 수 있다. 비트 라인(BL1, BL2, BL3, BL4)을 통하여 전류 값을 측정함으로써, 해당 메모리 셀(MC)의 가변 저항층의 저항값에 따른 정보, 즉 프로그래밍된 정보를 판독할 수 있다.
도 2는 본 발명의 기술적 사상의 일 실시예에 의한 가변 저항 메모리 소자를 설명하기 위하여 도시한 사시도이다.
구체적으로, 가변 저항 메모리 소자(VRM)는 복수개의 메모리 셀(MC)들을 포함한다. 메모리 셀(MC)은 패턴 구조물(17)로 구성될 수 있다. 가변 저항 메모리 소자(VRM)을 구성하는 메모리 셀들(MC)이 메모리 셀 어레이를 구성한다. 가변 저항 메모리 소자(VRM)는 복수개의 제1 신호 라인들(SL1) 및 복수개의 제2 신호 라인들(SL2)을 포함하고, 상기 제1 신호 라인들(SL1)과 제2 신호 라인들(SL2)은 실질적으로 서로에 대해 직각을 이루고 각각의 교차점에서 배치된 메모리 셀(MC)이 정의된다.
제1 신호 라인들(SL1)은 제1 도전 라인들이 될 수 있다. 제2 신호 라인들(SL2)은 제2 도전 라인들이 될 수 있다. 제1 신호 라인들(SL1)은 X축 방향으로 연장되고 Y축 방향으로 서로 떨어져 위치할 수 있다. 제2 신호 라인들(SL2)은 제1 신호 라인들(SL1)과 Z축 방향으로 떨어져 위치할 수 있다. 제2 신호 라인들(SL2)은 제1 신호 라인들(SL1) 상부에서 Y축 방향으로 연장되고 X축 방향으로 서로 떨어져 위치할 수 있다.
제1 신호 라인들(SL1) 및 제2 신호 라인들(SL2)은 원하는 형식으로 배열될 수 있다. 예를 들면, 제1 신호 라인들(SL1)이 행 방향으로 배열되면 제2 신호 라인들(SL2)은 열 방향으로 배열될 수 일다. 제1 신호 라인들(SL1)이 워드 라인으로 정의되면 제2 신호 라인들(SL2)은 비트 라인으로 정의될 수 있다.
메모리 셀(MC)은 앞서 설명한 바와 같이 가변 저항층을 포함하는 가변 저항 패턴 구조물(17)을 포함할 수 있다. 가변 저항 패턴 구조물(17)은 하나 이상의 물질층들로 구성될 수 있다. 가변 저항 패턴 구조물(17)의 양측벽에는 후술하는 바와 같이 가변 저항 패턴 구조물(17)을 보호하는 캡핑층이 형성될 수 있다. 메모리 셀(MC)은 디지털 정보를 저장할 수 있다. 메모리 셀(MC)은 앞서 설명한 바와 같이 고저항 상태 및 저저항 상태를 포함한 2개의 상태들 사이의 저항 변화에 의해 디지털 정보를 저장할 수 있다.
도 3은 본 발명의 기술적 사상의 일 실시예에 의한 가변 저항 메모리 소자의 단위 메모리 셀을 도시한 사시도이다.
구체적으로, 메모리 셀(MC)은 제1 신호 라인(SL1), 예컨대 워드 라인과 제2 신호 라인(SL2), 예컨대 비트 라인 사이에 위치하는 선택 소자(SW) 및 가변 저항층(ME)을 포함할 수 있다. 가변 저항층(ME)은 가변 저항 패턴 구조물(29)에 포함될 수 있다. 가변 저항 패턴 구조물(29)은 필라 구조물일 수 있다.
선택 소자(SW)는 패턴(21)으로 구성될 수 있다. 가변 저항 패턴 구조물(29)은 제1 패턴(23), 제2 패턴(25), 제3 패턴(27)을 포함하는 적층체 패턴으로 구성될 수 있다. 도 2에서는 편의상 3개의 패턴들로 적층체 패턴을 구성하였으나, 이에 한정되는 것은 아니다. 가변 저항 패턴 구조물(29)은 앞서 설명한 바와 같이 가변 저항층(ME)을 포함할 수 있다. 가변 저항 패턴 구조물(29)의 양측벽에는 후술하는 바와 같이 가변 저항 패턴 구조물(29)을 보호하는 캡핑층이 형성될 수 있다.
도 4는 본 발명의 기술적 사상의 일 실시예에 의한 가변 저항 메모리 소자의 단위 메모리 셀의 회로도이다.
구체적으로, 단위 메모리 셀은 비트 라인(BL)과 워드 라인(WL) 사이에 가변 저항층(ME) 및 선택 소자(SW)를 포함할 수 있다. 선택 소자(SW)는 필요에 따라 형성하지 않을 수 있다.
선택 소자(SW)는 전류의 흐름을 제어할 수 있는 전류 조정 소자일 수 있다. 선택 소자(SW)는 선택 소자층으로 구성될 수 있다. 선택 소자(SW)는 실리콘계 물질, 전이 금속 산화물, 칼코게나이드 유리 물질(chalcogenide glasses)로 구성할 수 있다. 선택 소자(S)는 금속/실리콘/금속 구조(MSM selector)로 구성할 수 있다. 선택 소자(SW)는 실리콘 다이오드, 산화물 다이오드, 터널링 다이오드 등으로 구성될 수 있다. 선택 소자(SW)는 일방향 다이오드나 양방향 다이오드, 트랜지스터 등이 될 수 있다.
제1 신호 라인(SL1)은 워드 라인(WL) 또는 비트 라인(BL)일 수 있다. 제2 신호 라인(SL2)은 비트 라인(BL) 또는 워드 라인(WL)일 수 있다. 가변 저항 패턴 구조물(29)은 가변 저항층(ME)을 포함할 수 있다. 가변 저항 패턴 구조물(29)의 양측벽에는 후술하는 바와 같이 가변 저항 패턴 구조물(29)을 보호하고 불순물 농도가 서로 다른 영역들로 구성된 캡핑층이 형성될 수 있다. 메모리 셀(MC)이 가변 저항층을(ME)를 포함할 경우, 메모리 셀은 저항형 메모리 셀 또는 저항성 메모리 셀이 될 수 있다.
예를 들어, 가변 저항층(ME)이 상하부 전극 사이에 위치하는 상변화(phase change)층(GST, Ge-Sb-Te)으로서 온도에 따라 저항이 변화하는 경우에는 가변 저항 메모리 소자(도 1의 VRM)는 PRAM이 될 수 있다. 다른 예를 들어, 가변 저항층(ME)이 상부 전극, 하부 전극 및 그 사이에 있는 전이 금속 산화물(complex metal oxide)로 저항 변화층인 경우에는 가변 저항 메모리 소자는 RRAM이 될 수 있다. 또 다른 예를 들어, 가변 저항층(ME)이 자성체의 상부 전극, 자성체의 하부 전극 및 그 사이에 있는 유전체로 형성된 자기 터널 접합층인 경우에는 가변 저항 메모리 소자(도 1의 VRM)는 MRAM이 될 수 있다.
도 5는 본 발명의 기술적 사상의 일 실시예에 의한 가변 저항 메모리 소자의 전류 및 전압 특성을 도시한 도면이다.
구체적으로, 가변 저항 메모리 소자(도 1의 VRM)는 전압이 증가함에 따라 고저항 상태(HRS)에서 저저항 상태(LRS)로 설정 기록 상태의 스위칭 거동을 나타낸다. 가변 저항 메모리 소자(VRM)는 전압이 감소함에 따라 저저항 상태(LRS)에서 고저항 상태(HRS)로 재설정 기록 상태의 스위칭 거동을 나타낸다.
가변 저항 메모리 소자(도 1의 VRM)는 소정 전압에서 읽기 전류(IR)를 검출하여 저저항 상태 또는 고저항 상태를 판단할 수 있다. 이와 같이 가변 저항 메모리 소자(도 1의 VRM)는 저저항 상태 또는 고저항 상태로 온오프의 디지털 정보를 구현할 수 있다.
도 6a 내지 도 6c는 본 발명의 기술적 사상의 일 실시예에 의해 가변 저항 메모리 소자의 제조 방법의 요부 단면도들이다. 도 7은 본 발명의 기술적 사상의 일 실시예에 의해 가변 저항 메모리 소자의 제조 방법의 흐름도이다.
도 6a 및 도 7을 참조하면, 기판(30) 상부에 제1 전극층(32)을 형성한다(S100). 기판(30)은 웨이퍼(W)일 수 있다. 기판(30)은 실리콘 기판, 게르마늄 기판, 실리콘-게르마늄 기판, 실리콘-온-인슐레이터(Silicon-On-Insulator: SOI) 기판, 게르마늄-온-인슐레이터(Germanium-On- Insulator: GOI) 기판 등일 수 있다. 제1 전극층(32)은 도전층 수 있다. 제1 전극층(32)은 메모리 셀(MC)의 제1 신호 라인(도 2 내지 도 4의 SL1)일 수 있다. 예컨대, 제1 전극층(32)은 워드 라인(WL)일 수 있다.
제1 전극층(32)은 불순물이 도핑된 폴리실리콘, 알루미늄(Al), 구리(Cu), 티타늄 질화물(TiN), 티타늄 알루미늄 질화물(TixAlyNz), 이리듐(Ir), 백금(Pt), 은(Ag), 금(Au), 루테늄(Ru), 텅스텐(W), 티타늄(Ti), 탄탈륨(Ta), 탄탈륨 질화물(TaN), 텅스텐 질화물(WN), 니켈(Ni), 코발트(Co), 크롬(Cr), 안티몬(Sb), 철(Fe), 몰리브덴(Mo), 팔라듐(Pd). 주석(Sn). 지르코늄(Zr), 아연(Zn), 로듐(Rh), Hf(하프늄), 산화 이리듐(IrO2), 인듐틴산화물(ITO), 산화스트론튬지르코네이트(StZrO3) 또는 이들의 조합층일 수 있다.
제1 전극층(32)의 상부에 가변 저항층(ME)을 포함하는 가변 저항 패턴 구조물(29)을 형성한다(S150). 가변 저항층(ME)은 앞서 설명한 바와 같이 상변화층, 저항 변화층 또는 자기 터널 접합층일 수 있다. 가변 저항 패턴 구조물(29)은 복수개의 층들로 구성될 수 있다. 가변 저항 패턴 구조물(29)은 복수개의 전극들과 그 사이에 위치하는 상변화층, 저항 변화층, 또는 유전체층을 포함할 수 있다.
계속하여, 가변 저항 패턴 구조물(29)을 덮도록 캡핑층(40)을 형성한다(S200). 캡핑층(40)은 가변 저항 패턴 구조물(29)의 양측벽, 상면 및 제1 전극층(32) 상에 형성될 수 있다. 캡핑층(40)은 실리콘 산화층, 실리콘 질화층, 금속 산화층 또는 금속 질화층으로 형성할 수 있다. 캡핑층(40)은 SiN, SiCN, AlN, AlO, 또는 SiO2로 형성할 수 있다.
캡핑층(40)의 형성 공정에서 캡핑 소스 물질의 완전한 분해가 이루어지지 않아 도 6a에 도시한 바와 같이 막질 내에 불순물(38), 예컨대 수소 불순물이 많이 포함되어 있을 수 있다. 이와 같이 캡핑층(40) 내에 불순물 농도가 높을 경우 가변 저항 패턴 구조물(29)에 영향을 주어 가변 저항 소자(VRM)의 특성 저하가 발생할 수 있다.
도 6b, 도 6c, 및 도 7을 참조하면, 캡핑층(40)에 자외선을 조사한다(S250). 가변 저항 패턴 구조물(29)을 덮는 캡핑층(40)의 전면에 자외선(42)을 조사한다. 다시 말해, 가변 저항 패턴 구조물(29)을 덮는 캡핑층(40)에 자외선(42)을 조사하여 캡핑층(40)을 큐어링한다. 캡핑층(40)의 큐어링 장치는 후에 도 8에서 자세히 설명한다.
일 실시예에서, 캡핑층(40)에 자외선 조사와 더불어 열을 동시에 가할 수 있다. 일 실시예에서, 캡핑층(40)에 자외선 조사와 더불어 자기장을 동시에 가할 수 있다. 일 실시예에서, 캡핑층(40)에 자외선 조사와 더불어 적외선을 동시에 가할 수 있다. 일 실시예에서, 캡핑층(40)에 불활성 가스 분위기에서 자외선 조사를 수행할 수 있다.
이와 같은 과정을 통하여 형성된 캡핑층(40)은 도 6c에 도시한 바와 같이 가변 저항 패턴 구조물(29)을 덮고 불순물 농도, 예컨대 수소 농도가 높게 형성된 제1 영역(44)과, 제1 영역(44) 상에 불순물 농도가 제1 영역(44)보다 낮게 형성된 제2 영역(46)으로 형성될 수 있다.
캡핑층(40)은 가변 저항 패턴 구조물(29)의 상면에도 형성되어 가변 저항 패턴 구조물(29)을 밀봉하는 밀봉층일 수 있다. 이와 같이 캡핑층(40)은 가변 저항 패턴 구조물(29)의 열화를 방지할 수 있다. 제1 영역(44)과 제2 영역(46)의 부피비 또는 두께비는 캡핑층(40)에 인가되는 자외선, 적외선, 자기장, 열 에너지의 양에 따라 변경되거나 조절될 수 있다.
제1 영역(44)은 가변 저항 패턴 구조물(29)의 양측벽 및 상면에 형성될 수 있다. 제2 영역(46)은 가변 저항 패턴 구조물(29)의 양측벽 및 상면에 형성된 제1 영역(44) 상에 형성될 수 있다. 가변 저항 패턴 구조물(29)의 상면의 상부에 형성된 제2 영역(46-L)은 상대적으로 가변 저항 패턴 구조물(29)의 양측벽의 상부에 형성된 제2 영역(46-H)보다 불순물 농도가 낮을 수 있다.
계속하여, 도 7에 도시한 바와 같이 자외선 조사된 캡핑층(40) 상에 제2 전극층(미도시)을 형성한다(S300). 제2 전극층도 제1 전극층(32)과 동일한 물질로 형성할 수 있다. 제2 전극층은 메모리 셀(MC)의 제2 신호 라인(도 2 내지 도 4의 SL2)일 수 있다. 예컨대, 제2 전극은 비트 라인(BL)일 수 있다. 제2 전극층은 도 6a 내지 도 6c에서는 편의상 생략한다.
도 8a 내지 도 8c는 본 발명의 기술적 사상의 일 실시예에 의한 가변 저항 메모리 소자의 캡핑층을 큐어링하기 위한 큐어링 장치를 도시한 단면도이다. 도 8a 내지 도 8c는 편의상 큐어링 장치를 설명하기 위하여 분리하여 단면도로 도시한 것이며, 하나의 장치로 구성될 수 있다.
구체적으로, 큐어링 장치는 챔버(60)를 포함한다. 챔버(60)는 밸브(70)를 통하여 펌프(68)가 연결되어 있다. 이에 따라, 챔버(60)는 10-4 Torr 내지 10- 10Torr의 고진공을 유지할 수 있다. 또한, 챔버(60)는 1 Torr 내지 10-3Torr의 저진공을 유지할 수 있다.
챔버(60) 내에는 기판(30, W)을 지지하는 스테이지(62)가 위치할 수 있다. 스테이지(62) 내에는 스테이지(62) 상에 위치하는 기판(30, W)을 가열하기 위한 히터(66)가 설치될 수 있다. 히터(66)는 앞서 캡핑층(도 6b의 40)에 열을 가할 때 이용될 수 있다.
또한, 스테이지(62) 내에는 스테이지(62) 상에 위치하는 기판(30, W)의 적정 온도, 예컨대 400℃ 이하의 온도를 유지하기 위하여 냉각 라인(64)가 설치될 수 있다. 냉각 라인(64)에는 냉각수, 헬륨, 아르곤, 질소 등의 가스가 유입될 수 있다.
챔버(60) 내의 스테이지(62)에 탑재된 기판(30, W) 상부에는 도 8a에 도시한 바와 같이 자외선 발생기(72)가 설치될 수 있다. 자외선 발생기(72)를 통하여 기판(30, W)에 자외선을 조사할 수 있다. 자외선 발생기(72)는 160nm 내지 400nm 영역의 자외선을 발생시킬 수 있다. 자외선 발생기(72)는 램프형 광원 발생기 또는 펄스형 광원 발생기로 구성할 수 있다. 자외선 발생기(72)는 램프형 광원 발생기일 경우 1W/Cm2 내지 10KW/Cm2 의 출력을 가질 수 있다. 자외선 발생기(72)는 펄스형 광원 발생기일 경우 1kJ/펄스의 출력을 가질 수 있다.
자외선 발생기(72)는 앞서 캡핑층(도 6b의 40)에 자외선을 가할 때 이용될 수 있다. 자외선 발생기(72)는 앞서 캡핑층(도 6b의 40)에 지속적으로 또는 펄스적으로 자외선을 조사할 수 있다. 자외선 발생기를 이용한 자외선 조사 시간은 1ps 등의 극초단 시간영역부터 3시간 이하의 장시간 수행할 수 있다.
챔버(60) 내의 스테이지(62)에 탑재된 기판(30, W) 상부에는 도 8c에 도시한 바와 같이 적외선 발생기(77)가 설치될 수 있다. 적외선 발생기(77)를 통하여 기판(30, W)에 적외선을 조사할 수 있다. 적외선 발생기(77)는 앞서 캡핑층(도 6b의 40)에 적외선을 가할 때 이용될 수 있다.
챔버(60) 내의 스테이지(62)에 탑재된 기판(30, W) 상부 및 챔버(60) 내의 스테이지(62)의 내부에는 도 8b에 도시한 바와 같이 자석 구조체(76, 78)가 설치될 수 있다. 자석 구조체(76, 78)를 통하여 기판(30, W)에 자기장을 인가할 수 있다. 자석 구조체(76, 78)는 앞서 캡핑층(도 6b의 40)에 자기장을 인가할 때 이용될 수 있다.
또한, 챔버의 상부 일측에는 가스 주입구(56)가 설치될 수 있다. 가스 주입구(56)를 통하여 불활성 가스, 예컨대 헬륨, 아르곤, 질소 등의 가스를 주입할 수 있다. 가스 주입구(56)는 앞서 캡핑층(도 6b의 40)에 자외선을 인가할 때 챔버(60)를 불활성 가스 분위기로 조절하기 위하여 불활성 가스를 주입하는데 이용될 수 있다.
도 9는 본 발명의 기술적 사상의 일 실시예에 의해 가변 저항 메모리 소자의 제조 방법의 흐름도이다.
구체적으로, 도 9의 가변 저항 메모리 소자(도 1의 VRM)의 제조 방법은 도 6a 내지 도 6c의 단면도 및 도 8a 내지 도 8c의 큐어링 장치를 이용하여 설명한다. 도 9의 가변 저항 메모리 소자(VRM)의 제조 방법은 도 7과 유사하며, 동일한 내용은 간단히 설명하거나 생략한다.
도 6a 및 도 9를 참조하면, 기판(30) 상부에 제1 전극층(32)을 형성한다(S100). 제1 전극층(32)의 형성 단계는 앞서 도 7에서 설명하였으므로 생략한다. 제1 전극층(32)의 상부에 가변 저항층(ME)을 포함하는 가변 저항 패턴 구조물(29)을 형성한다(S150). 가변 저항 패턴 구조물(29)의 형성 단계는 앞서 도 7에서 설명하였으므로 생략한다.
계속하여, 가변 저항 패턴 구조물(29)을 덮도록 캡핑층(40)을 형성한다(S200). 캡핑층(40)의 형성 단계는 앞서 도 7에서 설명하였으므로 생략한다. 가변 저항 패턴 구조물(29)을 덮는 캡핑층(40)을 포함하는 기판을 챔버(도 8a 내지 도 8c의 60)의 스테이지(도 8a 내지 도 8c의 62)에 탑재한다(S210).
이어서 챔버(60)를 진공으로 유지한다. 일 실시예에서, 챔버(60)는 10-4 Torr 내지 10- 10Torr의 고진공을 유지한다. 일 실시예에서, 챔버(60)는 1 Torr 내지 10-3Torr의 저진공을 유지한다.
도 6b, 도 6c 및 도 9를 참조하면, 가변 저항 패턴 구조물(29)을 덮는 캡핑층(40)을 자외선 발생기(도 8a의 72)로 자외선을 조사한다(S250a). 가변 저항 패턴 구조물(29)을 덮는 캡핑층(40)의 전면에 자외선 발생기(도8a의 72)로 자외선(42)을 조사한다. 다시 말해, 가변 저항 패턴 구조물(39)을 덮는 캡핑층(40)에 자외선(42)을 조사하여 캡핑층(40)을 큐어링한다.
일 실시예에서, 챔버(60)를 10-4 Torr 내지 10-10Torr의 고진공에서 자외선을 캡핑층(40)에 조사하여 캡핑층(40)을 큐어링할 수 있다. 일 실시예에서, 챔버(60)를 1 Torr 내지 10-3Torr의 저진공 및 불활성 가스 분위기에서 자외선을 캡핑층(40)에 조사하여 캡핑층(40)을 큐어링할 수 있다.
일 실시예에서, 캡핑층(40)에 자외선 조사와 더불어 히터를 이용하여 열을 동시에 가할 수 있다. 일 실시예에서, 캡핑층(40)에 자외선 조사와 더불어 자석 구조체를 이용하여 자기장을 동시에 가할 수 있다.
일 실시예에서, 캡핑층(40)에 자외선 조사와 더불어 적외선 발생기를 이용하여 적외선을 동시에 가할 수 있다. 일 실시예에서, 캡핑층(40)에 가스 주입구를 이용하여 불활성 가스 분위기에서 자외선 조사를 수행할 수 있다.
이와 같은 과정을 통하여 형성된 캡핑층(40)은 도 6c에 도시한 바와 같이 가변 저항 패턴 구조물(29)을 덮고 불순물 농도가 높게 형성된 제1 영역(44)과, 제1 영역(44) 상에 불순물 농도가 제1 영역(44)보다 낮게 형성된 제2 영역(46)으로 형성될 수 있다. 이와 같이 캡핑층(40)은 가변 저항 패턴 구조물(29)의 열화를 방지할 수 있다.
계속하여, 도 9에 도시한 바와 같이 자외선 조사된 캡핑층(40) 상에 제2 전극층(미도시)을 형성한다(S300). 제2 전극층의 형성 단계는 도 7에서 설명하였으므로 생략한다.
도 10a는 본 발명의 가변 저항 메모리 소자의 제조 방법에 의해 제조된 캡핑층의 결정 구조도이고, 도 10b는 도 10a와의 비교를 위한 캡핑층의 결정 구조도이다.
구체적으로, 도 10a는 가변 저항 패턴 구조물(도 6a 내지 도 6c의 29) 상에 실리콘 질화층으로 캡핑층(도 6a 내지 도 6c의 40)을 형성한 후, 캡핑층(40)에 자외선 조사한 후 얻어진 결정 구조도이다. 도 10b는 도 10a와의 비교를 위하여 가변 저항 패턴 구조물(29) 상에 실리콘 질화층으로 캡핑층(40)을 형성한 후의 결정 구조도이다.
도 10a의 캡핑층(40)은 자외선 조사를 통하여 막질 내의 공공(vacancy)에 수소 원자가 적게 남아 있음을 알 수 있다. 도 10a의 캡핑층(40)은 자외선 조사에 의해 막질 내의 N-H 결합, Si-H 결합이 해리되어 수소가 휘발될 수 있다.
이에 반하여, 도 10b의 캡핑층(40)은 막질 내의 공공(vacancy)에 수소 원자가 많이 남아 있음을 알 수 있다. 도 10b의 캡핑층(40)은 자외선 조사가 수행되지 않아 막질 내의 N-H 결합, Si-H 결합이 강해 수소가 휘발되지 않을 수 있다.
결과적으로, 도 10a의 캡핑층(40)은 자외선 조사를 통하여 큐어링하여 얻어지므로 불순물 농도, 예컨대 수소 농도가 도 10b의 캡핑층(40)보다 낮음을 알 수 있다.
이하, 도 11 내지 도 16은 본 발명의 기술적 사상에 따른 가변 저항 메모리 소자(VRM)로써 자기 저항 메모리 소자의 일 실시예를 구체적으로 설명한다. 도 11 내지 도 16은 가변 저항층, 즉 자기 터널 접합층(MTJ층)을 포함하는 가변 저항 패턴 구조물의 구체예를 설명하기 위하여 제공된다.
자기 터널 접합층(MTJ층)을 포함하는 가변 저항 패턴 구조물은 앞서 설명한 바와 같이 캡핑층을 구비하여 열화를 방지할 수 있다. 캡핑층에 대하여는 앞서 설명하였으므로 도 11 내지 도 16에서는 생략한다.
도 11은 본 발명의 기술적 사상의 일 실시예에 따른 가변 저항 메모리 소자의 셀 어레이를 도시한 회로도이다.
구체적으로, 도 11의 가변 저항 메모리 소자(VRM)는 자기 저항 메모리 소자일 수 있다. 도 11의 가변 저항 메모리 소자(VRM)는 자기 저항 메모리 셀 어레이(80)를 포함할 수 있다. 자기 저항 메모리 셀 어레이(80)는 기입 드라이버(82, write driver), 선택 회로(84), 소스 라인 전압 발생기(88, source line voltage generator) 및 센스 앰프(86, sense amplifier)와 연결될 수 있다.
자기 저항 메모리 셀 어레이(80)는 복수개의 자기 저항 메모리 셀(80u)을 포함할 수 있다. 자기 저항 메모리 셀 어레이(80)는 복수의 워드 라인(WL1~WLm)과 복수의 비트 라인(BL1~BLn)을 포함할 수 있다. 자기 저항 메모리 셀 어레이(80)는 워드 라인들 (WL1~WLm) 각각과 비트 라인들(BL1~BLn) 각각의 사이에 자기 저항 메모리 셀(80u)을 가질 수 있다.
자기 저항 메모리 셀 어레이(80)는 워드 라인(WL1~WLm)에 연결된 게이트를 갖는 셀 트랜지스터들(MN11~MNmn)과, 셀 트랜지스터들(MN11~MNmn) 각각과 비트 라인들(BL1~BLn) 각각의 사이에 연결되고 가변 저항층을 구성하는 자기 터널 접합층(MTJ11~MTJmn)을 포함할 수 있다.
셀 트랜지스터들(MN11~MN1n) 각각의 소스들은 소스 라인(SL)에 연결될 수 있다. 선택 회로(84)는 칼럼 선택신호(CSL_s1~CSL_sn)에 응답하여 비트 라인들(BL1~BLn)을 선택적으로 센스 앰프(86)에 연결할 수 있다. 센스 앰프(86)는 선택 회로(84)의 출력 전압 신호와 기준 전압(VREF)의 차이를 증폭하여 출력 데이터(DOUT)를 발생시킬 수 있다.
기입 드라이버(82)는 비트 라인들(BL1~BLn)에 연결되어 있으며, 기입 데이터에 기초하여 프로그램 전류를 발생하고 프로그램 전류를 비트 라인들(BL1~BLn)에 제공한다. 자기 저항 메모리 셀 어레이(80)에 있는 MTJ들 (MTJ11~MTJmn)을 자화시키기 위해 소스 라인(SL)에는 비트 라인들(BL1~BLn)에 인가된 전압보다 높은 전압이 인가될 수 있다. 소스 라인 전압 발생기(88)는 소스 라인 구동 전압(VSL)을 발생하여 자기 저항 메모리 셀 어레이(80)의 소스 라인들에 제공할 수 있다.
도 12는 도 11의 자기 저항 메모리 셀을 도시한 회로도이고, 도 13은 도 12의 자기 저항 메모리 셀의 사시도이다.
구체적으로, 도 12에 도시한 바와 같이 자기 저항 메모리 셀(80u)은 NMOS 트랜지스터로 구성된 셀 트랜지스터(MN11)와 MTJ층(MTJ11) 포함할 수 있다. 셀 트랜지스터(MN11)는 워드 라인(WL1)에 연결된 게이트 및 소스 라인(SL)에 연결된 소스를 갖는다. MTJ층(MTJ11)는 셀 트랜지스터(MN11)의 드레인과 비트 라인(BL1) 사이에 연결된다.
도 13에 도시한 바와 같이 MTJ층(MTJ11)는 고정된 일정한 자화 방향을 갖는 고정층(pinned layer: PL), 외부로부터 인가되는 자계의 방향으로 자화되는 자유층(free layer: FL), 및 고정층(PL)과 자유층(FL) 사이에 절연체층(insulating layer)으로 형성된 터널 배리어층(TBL, tunnel barrier layer)을 포함할 수 있다.
도 13의 MTJ층(MTJ11)는 STT-MRAM를 구성하는 셀에 포함될 수 있다. STT-MRAM의 라이트(write, 기입) 동작을 하기 위해서는, 워드 라인(WL1)에 로직 하이의 전압을 인가하여 셀 트랜지스터(MN11)를 턴온 시키고, 비트 라인(BL1)과 소스 라인(SL) 사이에 라이트(기입) 전류를 인가할 수 있다. STT-MRAM의 리드 동작을 하기 위해서는, 워드 라인(WL1)에 로직 하이의 전압을 인가하여 셀 트랜지스터(MN11)를 턴온 시키고, 비트 라인(BL1)으로부터 소스 라인(SL) 방향으로 리드 전류를 인가하여, 리드전류에 대한 MTJ층(MTJ11)의 저항 값에 따라 자기 저항 메모리 셀(80u)에 저장된 데이터를 판별할 수 있다.
MTJ층(MTJ11)의 저항값은 자유층(FL)의 자화 방향에 따라 달라진다. 예컨대, MTJ층(MTJ11)에서 자유층(FL)의 자화 방향과 고정층(PL)의 자화 방향이 평행(parallel)하게 배치될 수 있다. 이때, MTJ층(MTJ11)는 낮은 저항 값을 가지며 데이터 '0'을 독출할 수 있다. 또한, MTJ층(MTJ11)는 자유층(FL)의 자화 방향이 고정층(PL)의 저화 방향과 반 평행(antiparallel)으로 배치될 수 있다. 이때, MTJ층(MTJ11)는 높은 저항 값을 가지며, 데이터 '1'을 독출할 수 있다.
도 12 및 도 13에서 MTJ층(MTJ11)의 자유층(FL)과 고정층(PL)의 자화 방향이 수평인 수평 자기 소자로 도시하였으나, 후술하는 바와 같이 다른 실시예에서 자유층(FL)과 고정층(PL)의 자화 방향이 수직인 수직 자기 소자를 이용할 수도 있다.
도 14 및 도 15는 도 11의 자기 저항 메모리 셀을 구성하는 MTJ층의 라이트(기입) 동작을 설명하기 위한 도면들이다.
구체적으로, 도 14는 MTJ층의 자유층(FL)과 고정층(PL)의 자화 방향이 수평인 수평 자기 소자이다. 자화 방향이 수평인 MTJ층은 전류의 이동 방향과 자화 용이 축(easy axis)이 실질적으로 수직한 경우일 수 있다. 도 15는 자유층(FL)과 고정층(PL)의 자화 방향이 수직인 수직 자기 소자인 경우이다. 자화 방향이 수직인 MTJ층은 전류의 이동 방향과 자화 용이 축(easy axis)이 실질적으로 수평한 경우일 수 있다.
MTJ층을 흐르는 라이트 전류(WC1, WC2)의 방향에 따라 자유층(FL)의 자화 방향이 결정될 수 있다. 예컨대, 제1 라이트 전류(WC1)를 인가하면, 고정층(PL)과 동일한 스핀 방향을 갖는 자유 전자들이 자유층(FL)에 토크(torque)를 인가한다. 이로 인해, 자유층(FL)은 고정층(PL)과 평행(Parallel, P)하게 자화될 수 있다.
제2 라이트 전류(WC2)를 인가하면, 고정층(PL)과 반대의 스핀을 갖는 전자들이 자유층(FL)으로 되돌아와 토크를 인가한다. 이로 인해, 자유층(FL)은 고정층(PL)과 반 평행(Anti Parallel, AP)하게 자화될 수 있다. 즉, MTJ층에서 자유층(FL)의 자화 방향은 스핀 전달 토크(STT, Spin transfer torque)에 의해 변할 수 있다.
도 16a 내지 도 16e는 도 11의 자기 저항 메모리 셀을 구성하는 MTJ의 다양한 실시예를 나타낸 도면들이다.
도 16a를 참조하면, MTJ층(MTJ-1)는 자유층(FL), 터널 배리어층(TBL), 고정층(PL) 및 반강자성층(AFL)을 포함할 수 있다. MTJ층(MTJ-1)는 단일 MTJ층일 수 있다. 반강자성층(AFL)은 포함하지 않을 수 있다. 자유층(FL)은 변화 가능한 자화 방향을 갖는 물질을 포함할 수 있다. 자유층(FL)의 자화 방향은 자기 저항 메모리 셀의 외부 및/또는 내부에서 제공되는 전기적/자기적 요인에 의해 변경될 수 있다. 자유층(FL)은 코발트(Co), 철(Fe) 및 니켈(Ni) 중 적어도 하나를 포함하는 강자성 물질을 포함할 수 있다. 예를 들어, 자유층(FL)은 FeB, Fe, Co, Ni, Gd, Dy, CoFe, NiFe, MnAs, MnBi, MnSb, CrO2, MnOFe2O3, FeOFe2O3, NiOFe2O3, CuOFe2O3, MgOFe2O3, EuO 및 Y3Fe5O12중 선택된 적어도 하나를 포함할 수 있다.
터널 배리어층(TBL)은 스핀 확산 길이(Spin Diffusion Distance) 보다 얇은 두께를 가질 수 있다. 터널 배리어층(TBL)은 비자성 물질을 포함할 수 있다. 일 예로 터널 배리어층(TBL)은 마그네슘(Mg), 티타늄(Ti), 알루미늄(Al), 마그네슘-아연(MgZn) 및 마그네슘-붕소(MgB)의 산화물, 그리고 티타늄(Ti) 및 바나듐(V)의 질화물 중 선택된 적어도 하나를 포함할 수 있다.
고정층(PL)은 반강자성층(AFL)에 의해 고정된 자화 방향을 가질 수 있다. 또한, 고정층(PL)은 강자성 물질(ferromagnetic material)을 포함할 수 있다. 예를 들어, 고정층(PL)은 CoFeB, Fe, Co, Ni, Gd, Dy, CoFe, NiFe, MnAs, MnBi, MnSb, CrO2, MnOFe2O3, FeOFe2O3, NiOFe2O3, CuOFe2O3, MgOFe2O3, EuO 및 Y3Fe5O12중 선택된 적어도 하나를 포함할 수 있다.
반강자성층(anti-Ferromagnetic layer, AFL)은 반강자성 물질(anti-Ferromagnetic material)을 포함할 수 있다. 예를 들어, 반강자성층(AFL)은 PtMn, IrMn, MnO, MnS, MnTe, MnF2, FeCl2, FeO, CoCl2, CoO, NiCl2, NiO 및 Cr에서 선택된 적어도 하나를 포함할 수 있다.
도 16b를 참조하면, MTJ층(MTJ-2)의 고정층(PL)은 합성 반 강자성체(Synthetic Anti Ferromagnetic, SAF)로 제공된다. 고정층(PL)은 제1 강자성층(11), 결합층(12), 제2 강자성층(13)을 포함할 수 있다. 제1 및 제2 강자성층(11, 13)은 각각 CoFeB, Fe, Co, Ni, Gd, Dy, CoFe, NiFe, MnAs, MnBi, MnSb, CrO2, MnOFe2O3, FeOFe2O3, NiOFe2O3, CuOFe2O3, MgOFe2O3, EuO 및 Y3Fe5O12중 선택된 적어도 하나를 포함할 수 있다. 이때, 제1 강자성층(11)의 자화 방향과 제2 강자성층(13)의 자화 방향은 서로 다른 방향을 가지며, 각각의 자화 방향은 고정될 수 있다. 결합층(12)은 루테늄(Ru)을 포함할 수 있다.
도 16c를 참조하면, MTJ층(MTJ-3)는 단일 MTJ층일 수 있다. 자화 방향이 수직인 MTJ층(MTJ-3)를 구현하기 위해서 자유층(FL)과 고정층(PL)은 자기 이방성 에너지가 큰 물질로 구성될 수 있다. 자기 이방성 에너지가 큰 물질로는, 비정질계 희토류 원소 합금, (Co/Pt)n 이나 (Fe/Pt)n과 같은 다층박막일 수 있다.
예를 들어, 자유층(FL)은 규칙 합금(ordered alloy)일 수 있으며, 철(Fe), 코발트(Co), 니켈(Ni), 팔라듐(Pa), 및 백금(Pt) 중 적어도 어느 하나를 포함할 수 있다. 예를 들어 자유층(FL)은 Fe-Pt 합금, Fe-Pd 합금, Co-Pd 합금, Co-Pt 합금, Fe-Ni-Pt 합금, Co-Fe-Pt 합금, 및 Co-Ni-Pt 합금 중 적어도 어느 하나를 포함할 수 있다. 상기 합금들은, 예를 들어 화학정량적인 표현으로, Fe50Pt50, Fe50Pd50, Co50Pd50, Co50Pt50, Fe30Ni20Pt50, Co30Fe20Pt50, 또는 Co30Ni20Pt50 일 수 있다.
고정층(PL)은 규칙합금(ordered alloy)일 수 있으며, 철(Fe), 코발트(Co), 니켈(Ni), 팔라듐(Pa), 및 백금(Pt)중 적어도 어느 하나를 포함할 수 있다. 예를 들어 고정층(PL)은 Fe-Pt 합금, Fe-Pd 합금, Co-Pd 합금, Co-Pt 합금, Fe-Ni-Pt 합금, Co-Fe-Pt 합금, 및 Co-Ni-Pt 합금 중 적어도 어느 하나를 포함할 수 있다. 상기 합금들은, 예를 들어 화학 정량적인 표현으로, Fe50Pt50, Fe50Pd50, Co50Pd50, Co50Pt50, Fe30Ni20Pt50, Co30Fe20Pt50, 또는 Co30Ni20Pt50 일 수 있다.
도 16d 및 도 16e는 참조하면, 도 16d 및 도 16e는 이중(듀얼) MTJ층(MTJ-4, MTJ-5)를 나타내는 도면이다. 이중(듀얼) MTJ층(MTJ-4, MTJ-5)는 자유층(FL)을 기준으로 양 끝 단에 터널 배리어층(TBL1, TBL2)과 고정층(PL1, PL2)이 각각 배치되는 구조를 가진다.
도 16d를 참조하면, 수평 자기를 형성하는 이중 MTJ층(MTJ-4)은 제1 고정층(PL2), 제1 터널 배리어층(TBL2), 자유층(FL), 제2 터널 배리어층(TBL1) 및 제2 고정층(PL1)을 포함할 수 있다. 각각을 구성하는 물질은 상술된 도 16a의 자유층(FL), 터널 배리어층(TBL) 및 고정층(PL)과 같거나 유사할 수 있다. 제1 고정층(PL2)의 자화 방향과 제2 고정층(PL1)의 자화 방향이 반대 방향으로 고정되면, 실질적으로 제1 및 제2 고정층(PL1, PL2)에 의한 자기력이 상쇄되는 효과를 가진다. 따라서, 이중 MTJ층(MTJ-4)는 단일 MTJ층(MTJ-1)보다 더 적은 전류를 이용하여 라이트 동작을 할 수 있다. 또한, 제2 터널 배리어층(TBL1)으로 인해 이중 MTJ층(MTJ-4)는 리드 동작 시에 더 높은 저항을 제공하므로, 명확한 데이터 값을 얻을 수 있다.
도 16e를 참조하면, 수직 자기를 형성하는 이중 MTJ층(MTJ-5)는 제1 고정층(PL2), 제 1 터널 배리어층(TBL2), 자유층(FL), 제2 터널 배리어층(TBL1) 및 제2 고정층(PL1)을 포함한다. 각각을 구성하는 물질은 상술된 도 16c의 자유층(FL), 터널 배리어층(TBL) 및 고정층(PL)과 각각 같거나 유사하다. 제1 고정층(PL2)의 자화 방향과 제2 고정층(PL1)의 자화 방향은 반대 방향으로 고정되면, 실질적으로 제1 및 제2 고정층(PL1, PL2)에 의한 자기력이 상쇄되는 효과를 가진다. 따라서, 이중 MTJ 층(MTJ-5)은 단일 MTJ층(MTJ-3)보다 더 적은 전류를 이용하여 라이트 동작을 할 수 있다.
이하 도 17 내지 도 24는 본 발명의 기술적 사상에 따른 가변 저항 메모리 소자로써 자기 저항 메모리 소자의 구현 예를 구체적으로 설명한다. 도 17 내지 도 24는 가변 저항층, 즉 자기 터널 접합층을 포함하는 가변 저항 패턴 구조물을 설명하기 위하여 제공된다.
도 17 내지 도 19는 본 발명의 기술적 사상의 일 실시예에 따른 가변 저항 메모리 소자를 설명하기 위한 평면도 및 단면도들이다. 도 18은 도 17의 A-A'의 단면도이고, 도 19는 도 17의 B-B'의 단면도이다.
도 17 내지 도 19를 참조하면, 제1 영역 및 제2 영역이 구분되는 기판(100)이 마련된다. 제1 영역은 자기 저항 메모리 셀들이 형성되기 위한 셀 영역일 수 있다. 제2 영역은 제1 영역의 주변에 위치하며, 페리 회로들이 형성되기 위한 페리 영역일 수 있다. 제1 및 제2 영역의 기판(100)은 액티브 영역(100a) 및 필드 영역으로 구분될 수 있다.
제1 영역에서 액티브 영역들(100a)은 고립된 섬 형상을 가지면서 규칙적으로 배열될 수 있다. 각각의 고립된 액티브 영역(100a)에는 제1 트랜지스터들이 구비될 수 있다. 예를 들어, 각각의 고립된 액티브 영역에는 2개의 제1 게이트를 포함하여 2개의 제1 트랜지스터들(116)이 형성될 수 있으며, 액티브 영역(100a)의 중심 부위는 공통의 제1 소스 영역(112)으로 제공될 수 있고, 액티브 영역(100a)의 양 가장자리 부위는 제1 드레인 영역들(114)로 제공될 수 있다.
제1 트랜지스터(116)는 매립 게이트형 트랜지스터일 수 있다. 제1 게이트는 기판(100)에 형성된 트렌치 내부에 위치하는 제1 게이트 절연층 패턴(106), 제1 게이트 전극(108) 및 제1 하드 마스크 패턴(110)을 포함할 수 있다. 다른 예로, 제1 트랜지스터(116)는 제1 게이트가 기판 상에 형성된 플레너형 트랜지스터일 수도 있다.
제1 게이트는 제1 방향(X 방향)을 따라 연장되는 라인 형상을 가질 수 있다. 액티브 영역(100a)의 제1 소스 영역들(112)과 접촉하면서 연장되는 소스 라인(132)이 구비될 수 있다. 소스 라인(132)은 제1 방향을 따라 연장될 수 있다. 소스 라인(132)은 예를 들어 텅스텐, 티타늄, 탄탈륨 등과 같은 금속 또는 텅스텐 질화물, 티타늄 질화물, 탄탈륨 질화물 등과 같은 금속 질화물 중의 적어도 하나를 포함할 수 있다.
제2 영역의 기판(100) 상에도 페리 회로들을 구성하는 제2 트랜지스터(118)가 구비될 수 있다. 제2 트랜지스터(118)는 플레너형 트랜지스터일 수 있다. 예를 들어, 제2 트랜지스터(118)는 제2 영역의 기판(100) 상에 형성되는 제2 게이트 절연층 패턴(120), 제2 게이트 전극(122), 제2 소스/드레인 영역(126)을 포함 할 수 있다.
제1 및 제2 영역의 기판 상에 제1 층간 절연층(130)이 구비된다. 제1 층간 절연층(130)은 소스 라인(132) 및 제1 및 제2 트랜지스터들(116, 118)을 충분하게 덮을 수 있다. 일 예로, 제1 층간 절연층(130)은 제1 하부 층간 절연층(130a) 및 제2 하부 층간 절연층(130b)을 포함할 수 있다. 제1 하부 층간 절연층(130a)을 관통하여 소스 라인(132)이 구비될 수 있다.
제1 영역의 상기 제1 층간 절연층(130)을 관통하여 제1 드레인 영역들(114)과 각각 접촉하는 콘택 플러그(134)가 구비된다. 즉, 콘택 플러그들(134)은 제1 및 제2 하부 층간 절연층(130a, 130b)을 관통하여 형성될 수 있다. 콘택 플러그들(134)의 상부면은 소스 라인(132)의 상부면보다 높을 수 있다.
각각의 콘택 플러그들(134) 상에는 패드 전극(136)이 구비될 수 있다. 또한, 패드 전극들(136) 사이에는 절연층 패턴(138a)이 구비될 수 있다. 패드 전극들(136)은 콘택 플러그(134)와 가변 저항 패턴 구조물(151) 간의 직접적인 접촉이 어려울 때 배치될 수 있다. 그러므로, 콘택 플러그(134)와 가변 저항 패턴 구조물(151)이 직접 접촉될 수 있도록 배치되는 경우에는 패드 전극(136)이 구비되지 않을 수 있다.
각각의 패드 전극들(136) 상에는 가변 저항 패턴 구조물(151)이 구비될 수 있다. 가변 저항 패턴 구조물(151)은 고립된 섬 형상을 가지면서 규칙적으로 배열될 수 있다. 가변 저항 패턴 구조물(151)은 하부 전극(140), 자기 터널 접합 패턴(MTJ 패턴, 148) 및 상부 전극(150)이 적층된 구조를 가질 수 있다. MTJ 패턴(148)은 가변 저항층을 구성하며, 고정층 패턴(142), 터널 배리어층 패턴(144) 및 자유층 패턴(146)을 포함할 수 있다. 가변 저항 패턴 구조물(151)은 앞서 도 6a 내지 도 6c의 참조번호 29에 해당될 수 있다.
하부 및 상부 전극(140, 150)은 금속 또는 금속 질화물을 포함할 수 있다. 일 실시예에 있어서, 고정층 패턴(142)은 예를 들어, 망간철(FeMn), 망간이리듐(IrMn), 망간백금(PtMn), 산화망간(MnO), 황화망간(MnS), 텔루르망간(MnTe), 불화망간(MnF2), 불화철(FeF2), 염화철(FeCl2), 산화철(FeO), 염화코발트(CoCl2), 산화코발트(CoO), 염화니켈(NiCl2), 산화니켈(NiO), 크롬(Cr) 등을 포함할 수 있다. 고정층 패턴(142) 상에는 하부 강자성층(도시안됨), 반강자성 커플링 스페이서층(도시안됨), 상부 강자성층(도시안됨)이 더 포함될 수도 있다.
상부 및 하부 강자성층들은 예를 들어, 철(Fe), 니켈(Ni) 및 코발트(Co) 중 적어도 하나를 포함하는 강자성체 일 수 있다. 반강자성 커플링 스페이서층은 예를 들어, 루테늄(Ru), 이리듐(Ir) 또는 로듐(Rh) 중 적어도 하나를 포함할 수 있다. 터널 배리어층 패턴(144)은 예를 들어, 알루미늄 산화물 또는 마그네슘 산화물을 포함할 수 있다. 자유층 패턴(146)은 예를 들어, 철(Fe), 니켈(Ni) 및 코발트(Co) 중 적어도 하나를 포함하는 강자성체일 수 있다.
가변 저항 패턴 구조물(151)은 예시적으로 설명한 상기 구성에 한정되지 않으며, 다양한 변형 실시예들이 가능하다. 예를 들어, 가변 저항 패턴 구조물(151)에 하부 전극이 구비되지 않을 수도 있다. 가변 저항 패턴 구조물(151)의 측벽을 덮으면서 패드 패턴(136) 및 절연층 패턴(138a)의 표면을 따라 캡핑층 패턴(152a)이 구비된다. 캡핑층 패턴(152a)은 앞서의 도 6a 내지 도 6c의 캡핑층(40)에 해당하는 것이다. 캡핑층 패턴(152a)은 가변 저항 패턴 구조물(151)을 보호하기 위하여 제공될 수 있다.
캡핑층 패턴(152a)은 기판(100)의 제1 부분에만 구비되며, 제2 부분에는 구비되지 않을 수 있다. 캡핑층 패턴(152a)은 절연 물질을 포함할 수 있다. 캡핑층 패턴(152a)은 매립층 패턴(154a)으로 제공되는 실리콘 산화물과 식각 선택비를 갖는 물질을 포함할 수 있다. 캡핑층 패턴(152a)은 예를 들어 실리콘 질화층을 포함할 수 있다.
캡핑층 패턴(152a) 상에 가변 저항 패턴 구조물들(151) 사이의 갭을 채우는 매립층 패턴(154a)이 구비된다. 매립층 패턴(154a)은 기판(100)의 제1 부분에만 구비되며 제2 부분에는 구비되지 않을 수 있다. 매립층 패턴(154a) 및 가변 저항 패턴 구조물들(151)은 평탄한 제2 상부면을 가질 수 있다. 매립층 패턴(154a)은 스텝 커버러지가 특성이 양호하고, 가변 저항 패턴 구조물들(151) 사이의 갭을 용이하게 매립하는 절연 물질을 포함할 수 있다.
매립층 패턴(154a)은 실리콘 산화물을 포함할 수 있다. 실리콘 산화물은 원자층 적층법에 의해 증착된 것일 수 있다. 이와 같이, 상기 제1 부분의 제1 층간 절연층(130) 상에는 매립층 패턴(154a) 및 상기 가변 저항 패턴 구조물(151)이 구비되고, 제2 부분의 제1 층간 절연층(130) 상에는 매립층 패턴(154a) 및 가변 저항 패턴 구조물들(151)이 구비되지 않는다. 제1 부분의 제2 상부면과 제2 부분의 제1 상부면은 단차를 가질 수 있다.
매립층 패턴(154a) 및 가변 저항 패턴 구조물(151) 상에 가변 저항 패턴 구조물들(151)의 상부면과 접촉하면서 연장되는 비트 라인(162)이 구비된다. 비트 라인(162)은 가변 저항 패턴 구조물(151)의 상부 전극(150)과 접촉할 수 있다. 비트 라인(162)은 제1 방향과 수직한 제2 방향으로 연장될 수 있다. 비트 라인(162)은 서로 평행하게 복수개가 구비될 수 있다.
비트 라인(162)은 배리어 금속층(162a) 및 금속층(162b)이 적층되는 구조를 가질 수 있다. 배리어 금속층(162a)은 티타늄, 티타늄 질화물, 탄탈륨, 탄탈륨 질화물 등을 포함할 수 있다. 금속층(162b)은 구리, 텅스텐, 알루미늄 등을 포함할 수 있다.
제1 부분에서 비트 라인들(162) 사이에 위치하는 매립층 패턴(154a) 상부면과 제2 영역의 제1 층간 절연층(130) 상부면에는 식각 저지층(156a)이 구비된다. 매립층 패턴(154a)과 상기 제2 영역의 제1 층간 절연층(130) 상부면은 단차를 가지므로, 식각 저지층(156a)은 제1 및 제2 부분에서 단차를 가지면서 형성될 수 있다. 제1 및 제2 부분에서, 식각 저지층(156a)은 각각 평탄한 상부면을 가지면서 균일한 두께로 형성될 수 있다.
식각 저지층(156a)은 제2 영역의 제1 층간 절연층(130) 전면 상에 대해 형성되고, 제1 및 제2 부분의 경계 부위의 매립층 패턴(154a) 측벽 및 상기 매립층 패턴(154a)의 일부 상부면에 연속적으로 형성될 수 있다. 식각 저지층(156a)은 제1 및 제2 부분의 경계 부위에서 끊어지지 않고, 제1 부분의 매립층 패턴(154a) 상부면까지 연장될 수 있다.
식각 저지층(156a)은 제2 층간 절연층(158)으로 제공되는 실리콘 산화물과의 식각 선택비를 갖는 절연 물질을 포함할 수 있다. 실리콘 산화물의 식각 공정 시에 식각 저지층(156a)은 거의 식각되지 않을 수 있다. 예를 들어, 식각 저지층(156a)은 실리콘 질화물, 실리콘 산 질화물 또는 알루미늄 산화물을 포함할 수 있다.
일 실시예로, 식각 저지층(156a)은 캡핑층 패턴(152a)과 동일한 물질로 형성될 수 있다. 다른 실시예로, 식각 저지층(156a)은 캡핑층 패턴(152a)과 다른 물질로 형성될 수도 있다. 제1 및 제2 부분에 형성된 식각 저지층(156a) 상에는 제2 층간 절연층(158)이 구비된다. 제2 부분에서는 상기 제1 및 제2 층간 절연층(130, 158) 사이에 식각 저지층(156a)이 구비될 수 있다. 제2 층간 절연층(158)의 상부면은 비트 라인(162)의 상부면과 동일한 평면에 위치할 수 있다.
도시하지는 않았지만, 제2 층간 절연층(158) 및 비트 라인(162) 상에 상부 절연층이 구비될 수 있다. 이와 같이, 자기 메모리 장치는 가변 저항 패턴 구조물들(151) 사이에 형성된 매립층 패턴(154a) 상에 식각 저지층(156a)이 구비된다. 식각 저지층(156a)을 이용하여 식각 공정을 수행함으로써, 가변 저항 패턴 구조물들(151)의 상부면이 손상되는 것을 감소시킬 수 있다. 또한, 상기 가변 저항 패턴 구조물(151)들과 비트 라인(162)의 접촉 불량을 감소시킬 수 있다.
도 20 내지 도 24는 도 17 내지 도 19에 도시된 가변 저항 메모리 소자의 의 제조 방법을 설명하기 위한 단면도들이다.
도 20을 참조하면, 기판(100)에 소자 분리층(102)을 형성하여 기판(100)을 액티브 영역과 필드 영역으로 구분한다. 기판(100)은 가변 저항 메모리 셀들이 형성되는 제1 부분과 주변 회로들이 형성되는 제2 부분으로 구분될 수 있다. 소자 분리층(102)은 셸로운 트렌치 분리(Shallow Trench Isolation: STI) 공정을 통해 형성될 수 있다. 액티브 영역은 고립된 섬 형상을 가지면서 규칙적으로 배열될 수 있다.
제1 영역의 기판(100)에 제1 트랜지스터들(116)을 형성한다. 고립된 액티브 영역에는 2개의 제1 트랜지스터들(116)이 형성될 수 있다. 예를 들어, 제1 트랜지스터들(116)은 매립 게이트형 트랜지스터들일 수 있다. 제1 트랜지스터들(116)을 형성하기 위하여, 기판(100) 상에 마스크 패턴을 형성하고, 마스크 패턴을 이용하여 기판(100)을 식각함으로써 제1 방향으로 연장되는 라인 형상의 트렌치(104)를 형성한다. 각 액티브 영역 내에 2개의 트렌치들(104)이 형성될 수 있다. 트렌치들(104) 내부에 제1 게이트 절연층 패턴(106), 제1 게이트 전극(108) 및 제1 하드 마스크 패턴(110)을 포함하는 제1 게이트를 형성한다.
또한, 제1 게이트 양 측의 액티브 영역 내에 불순물을 주입하여 제1 소스 영역(112) 및 제1 드레인 영역(114)을 각각 형성한다. 제1 소스 영역은 2개의 제1 트랜지스터에 공통의 소스 영역으로 제공될 수 있다. 본 실시예에서, 제1 트랜지스터들(116)은 매립 게이트용 트랜지스터로 설명하지만 이에 한정되지는 않는다. 예를 들어, 제1 트랜지스터들(116)은 플레너 게이트형 트랜지스터일 수도 있다.
또한, 제2 부분의 기판에 주변 회로에 포함되는 제2 트랜지스터(118)를 형성한다. 예를 들어, 제2 트랜지스터(118)는 플레너 게이트형의 트랜지스터들 일 수 있다. 제2 트랜지스터(118)를 형성하기 위하여, 기판(100) 상에 제2 게이트 절연층 및 제2 게이트 전극층을 형성한다.
제2 하드 마스크 패턴(124)을 이용하여 제2 게이트 절연층 및 제2 게이트 전극층을 식각함으로써 제2 게이트 절연층 패턴(120) 및 제2 게이트 전극(122)을 형성한다. 또한, 제2 게이트 전극(122) 양 측의 액티브 영역에 불순물을 주입하여 제2 소스/드레인 영역(126)을 각각 형성한다.
계속하여, 제1 및 제2 부분의 기판(100) 상에 상기 제1 및 제2 트랜지스터들(116, 118)을 덮는 제1 하부 층간 절연층(130a)을 형성한다. 이후, 제1 하부 층간 절연층(130a)의 상부면이 평탄하게 되도록 평탄화 공정을 수행할 수 있다.
평탄화 공정은 화학 기계적 연마 또는 에치백 공정을 포함할 수 있다. 제1 부분의 제1 하부 층간 절연층(130a)의 일부를 식각하여, 상기 제1 소스 영역들(112) 표면을 노출하는 제1 개구부들(131)을 형성한다. 제1 개구부들(131)은 상기 제1 방향으로 연장되는 형상을 가질 수 있다.
제1 개구부들(131) 내부에 제1 도전층을 형성하고 평탄화하여, 제1 소스 영역들(112)과 접촉하는 소스 라인들(132)을 형성한다. 소스 라인들(132)은 예를 들어, 텅스텐, 티타늄, 탄탈륨 등의 금속 또는 텅스텐 질화물, 티타늄 질화물, 탄탈륨 질화물 등의 금속 질화물 중의 적어도 하나를 포함하도록 형성될 수 있다.
제1 하부 층간 절연층(130a) 및 소스 라인들(132) 상에 제2 하부 층간 절연층(130b)을 형성한다. 제1 하부 층간 절연층(130a)의 상부면이 평탄하므로, 상기 제2 하부 층간 절연층(130b)은 평탄한 상부면을 가질 수 있다. 제1 및 제2 하부 층간 절연층(130a, 130b)은 실리콘 산화물로 형성될 수 있다.
제1 부분의 제2 및 제1 하부 층간 절연층(130a, 130b)을 관통하여 제1 드레인 영역들(114)을 각각 노출하는 제2 개구부들(133)을 형성한다. 제2 개구부들(133) 내부에 제2 도전층을 형성하고 평탄화하여, 제1 드레인 영역들(114)과 각각 접촉하는 콘택 플러그(134)를 형성한다. 콘택 플러그들(134)은 예를 들어, 텅스텐, 티타늄, 탄탈륨 등의 금속 또는 텅스텐 질화물, 티타늄 질화물, 탄탈륨 질화물 등의 금속 질화물중의 적어도 하나를 포함하도록 형성될 수 있다.
제1 및 제2 부분의 기판(100)에는 제1 및 제2 하부 층간 절연층(130a, 130b)을 포함하는 제1 층간 절연층(130)이 형성된다. 제1 영역의 제1 층간 절연층(130)에는 콘택 플러그들(134) 및 소스 라인들(132)이 각각 형성된다. 콘택 플러그들(134)의 상부면은 소스 라인들(132)의 상부면보다 높게 위치할 수 있다.
계속하여, 제1 층간 절연층(130) 상에 패드층을 형성한다. 패드층은 텅스텐, 티타늄, 탄탈륨 등의 금속 혹은 텅스텐 질화물, 티타늄 질화물, 탄탈륨 질화물 등의 금속 질화물 중의 적어도 하나를 포함하도록 형성될 수 있다. 패드층을 식각하여 콘택 플러그들(134)과 각각 접촉하는 패드 패턴(136)을 형성한다.
패드 패턴들(136) 사이를 채우는 예비 절연층 패턴(138)을 형성한다. 예비 절연층 패턴(138)은 실리콘 질화물 또는 실리콘 산화물을 사용하여 형성할 수 있다.
도 21을 참조하면, 패드 패턴들(136)과 각각 접촉하는 고립된 섬 형상의 가변 저항 패턴 구조물(151)을 형성한다. 가변 저항 패턴 구조물들(151)은 하부 전극(140), MTJ 패턴(148) 및 상부 전극(150)을 포함하고, 이들이 적층된 구조를 가질 수 있다. 또한, MTJ 패턴(148)은 순차적으로 적층된 고정층 패턴(142), 터널 배리어층 패턴(144) 및 자유층 패턴(146)을 포함할 수 있다.
구체적으로, 패드 패턴들(136) 및 예비 절연층 패턴(138) 상에 하부 전극층, 고정층, 터널 배리어층, 자유층 및 상부 전극층을 순차적으로 형성하고, 사진 식각 공정을 통해 상부 전극층을 패터닝하여 상부 전극(150)을 형성한다. 이후, 상부 전극(150)을 식각 마스크로 사용하는 건식 식각 공정을 통해 상기 자유층, 터널 배리어층, 고정층 및 하부 전극층을 패터닝 함으로써, 각 패드 패턴들(136)과 접촉하는 가변 저항 패턴 구조물들(151)을 형성할 수 있다. 하부 및 상부 전극층들은 금속 또는 금속 질화물을 사용하여 형성할 수 있다. 일 실시예에 있어서, 고정층 상에는 하부 강자성층, 반강자성 커플링 스페이서층, 상부 강자성층을 더 포함할 수 있다.
이때, 고정층은 예를 들어, 망간철(FeMn), 망간이리듐(IrMn), 망간백금(PtMn), 산화망간(MnO), 황화망간(MnS), 텔루르망간(MnTe), 불화망간(MnF2), 불화철(FeF2), 염화철(FeCl2), 산화철(FeO), 염화코발트(CoCl2), 산화코발트(CoO), 염화니켈(NiCl2), 산화니켈(NiO), 크롬(Cr) 등을 사용하여 형성할 수 있다. 상부 및 하부 강자성층들은 예를 들어, 철(Fe), 니켈(Ni) 및 코발트(Co) 중 적어도 하나를 포함하는 강자성체를 사용하여 형성할 수 있다. 반강자성 커플링 스페이서층은 예를 들어, 루테늄(Ru), 이리듐(Ir) 또는 로듐(Rh) 중 적어도 하나를 사용하여 형성할 수 있다.
또한, 터널 배리어층은 예를 들어, 알루미늄 산화물 또는 마그네슘 산화물을 사용하여 형성할 수 있다. 자유층은 예를 들어, 철(Fe), 니켈(Ni) 및 코발트(Co) 중 적어도 하나를 포함하는 강자성체를 사용하여 형성할 수 있다. 가변 저항 패턴 구조물들(151)의 구성은 예시적으로 설명한 상기 구성에 한정되지 않으며, 다양한 변형 실시예들이 가능하다.
가변 저항 패턴 구조물들(151)은 기판(100)의 제1 부분에만 형성된다. 따라서, 기판(100)의 제2 부분에 형성되는 하부 전극층, 고정층, 터널 배리어층, 자유층 및 상부 전극층들은 상기 식각 공정에서 모두 제거된다. 이때, 제1 부분에서는 가변 저항 패턴 구조물들(151) 사이의 적층층들보다 제2 부분에 형성된 적층층들이 더 빠르게 식각될 수 있다. 그러므로, 식각 공정에서 상기 제2 부분에 형성된 예비 절연층 패턴(138)이 대부분 제거되어 상기 제1 부분에 절연층 패턴(138a)이 형성될 수 있다. 이로 인해, 제2 부분에는 상기 제1 층간 절연층(130)의 상부면이 노출될 수 있다. 그러나, 이와는 달리 상기 제2 부분에 상기 예비 절연 패턴이 일부 남아 있을 수도 있다.
도 22를 참조하면, 제1 층간 절연층(130), 가변 저항 패턴 구조물들(151) 및 절연층 패턴(138a) 상에 예비 캡핑층(152)을 형성한다. 예비 캡핑층(152)도 앞서 설명한 바와 같이 도 6a 내지 도 6c의 캡핑층(40)에 해당할 수 있다.
제1 부분에서 예비 캡핑층(152)은 가변 저항 패턴 구조물들(151) 표면을 따라 형성되며, 가변 저항 패턴 구조물들(151) 사이를 매립하지 않도록 형성될 수 있다. 따라서, 제1 부분에서 예비 캡핑층(152)은 각 위치별로 상부면의 높이가 다를 수 있다. 제1 부분에서 가변 저항 패턴 구조물들(151)의 상면에 형성되는 예비 캡핑층(152)의 표면이 가장 높게 위치하게 된다.
그러나, 제2 부분에서는 평탄한 제1 층간 절연층(130) 상에 예비 캡핑층(152)이 형성되므로, 제2 영역에서 예비 캡핑층(152)은 각 위치별로 상부면의 높이가 동일하고, 평탄한 상부면을 가질 수 있다. 예비 캡핑층(152)은 실리콘 산화물의 식각 공정에서 식각 정지점을 검출할 수 있는 절연 물질층으로 형성될 수 있다. 예비 캡핑층(152)은 실리콘 질화물 등을 포함할 수 있다.
예비 캡핑층(152)은 가변 저항 패턴 구조물들(151)의 표면에 형성됨으로써, 후속 공정에서 가변 저항 패턴 구조물들(151)을 보호하기 위한 보호층으로써 제공될 수 있다. 예비 캡핑층(152)은 50 내지 300Å의 두께로 형성할 수 있다.
도 23을 참조하면, 예비 캡핑층(도 22의 152) 상에 가변 저항 패턴 구조물들(151) 사이의 갭을 채우도록 절연 물질로 매립층을 형성한 후 에치백한다. 이에 따라, 가변 저항 패턴 구조물들(151) 사이에 매립층 패턴(154a)을 형성한다. 매립층 패턴(154a)은 실리콘 산화물로 형성될 수 있다.
매립층 패턴(154a) 형성시에 제2 부분의 예비 캡핑층(152)의 상부면을 식각 정지점 검출층으로 사용하여 매립층을 에치백한다. 이에 따라, 가변 저항 패턴 구조물들(151) 사이에는 매립층 패턴(154a)이 형성될 수 있다.
제1 및 제2 부분에 각각 노출된 예비 캡핑층(도 22의 152)을 에치백한다. 제2 부분의 예비 캡핑층(도 22의 152)은 모두 제거되고, 제1 부분의 예비 캡핑층(152)은 일부 제거되어 캡핑층 패턴(152a)이 형성된다. 캡핑층 패턴(152a)은 가변 저항 패턴 구조물들(151)의 측벽 및 가변 저항 패턴 구조물들(151) 사이의 패드 패턴(136) 및 절연층 패턴(138a) 상에 형성될 수 있다.
이와 같은 공정을 통하여 제1 영역에는 가변 저항 패턴 구조물들(151)의 상부면이 각각 노출될 수 있다. 제2 영역에는 상기 제1 층간 절연층(130)의 상부면이 노출될 수 있다.
도 24를 참조하면, 제1 층간 절연층(130), 가변 저항 패턴 구조물들(151), 매립층 패턴(154a) 및 캡핑층 패턴(152a) 표면 상에 예비 식각 저지층 및 예비 제2 층간 절연층을 형성한 후 패터닝한다.
다시 말해, 예비 식각 저지층 및 예비 제2 층간 절연층을 사진 식각공정으로 패터닝하여 식각 저지층(156a) 및 제2 층간 절연층(158)을 형성한다. 식각 저지층(156a)은 실리콘 산화물과 식각 선택비를 갖는 절연 물질을 사용하여 형성할 수 있다. 식각 저지층(156a)은 예를 들어 실리콘 질화물을 사용하여 형성할 수 있다. 제2 층간 절연층(158)은 실리콘 산화물을 포함할 수 있다.
이에 따라, 제2 영역에 식각 저지층(156a) 및 제2 층간 절연층(158)을 형성한다. 제1 영역에는 가변 저항 패턴 구조물들(151), 캡핑층 패턴(152a) 및 매립층 패턴(154a) 등이 노출되도록 트렌치(160a)가 형성될 수 있다.
계속하여, 도 18에 도시한 바와 같이 트렌치(160a) 내부에 비트 라인(162)을 형성한다. 비트 라인(162)은 트렌치(160a)의 측벽 및 저면에 배리어 금속층(162a)을 형성하고, 배리어 금속층(162a) 상에 트렌치(160a)를 채우는 금속층(162b)을 형성하고, 이들을 평탄화하여 형성할 수 있다. 배리어 금속층(162a)은 티타늄, 티타늄 질화물, 탄탈륨, 탄탈륨 질화물 등을 포함할 수 있다. 금속층(162b)은 구리, 텅스텐, 알루미늄 등을 포함할 수 있다. 비트 라인(162)은 가변 저항 패턴 구조물들(151)의 상부 전극들(150)과 접촉할 수 있다.
이하 도 25 내지 도 29는 본 발명의 기술적 사상의 일 실시예에 따른 가변 저항 메모리 소자, 특히 상변화 메모리 소자의 구현 예를 구체적으로 설명한다. 도 25 내지 도 29는 가변 저항층, 특히 상변화층을 포함하는 가변 저항 패턴 구조물을 설명하기 위하여 제공된다.
도 25는 본 발명의 기술적 사상의 일 실시예에 따른 가변 저항 메모리 소자에 대한 사시도이고, 도 26은 도 25의 X-X' 및 Y-Y' 부분을 절단하여 보여주는 단면도이다.
구체적으로, 가변 저항 메모리 소자(VRM)는 기판(201) 상에 제1 신호 라인층(210L), 제2 신호 라인층(220L) 및 메모리 셀층(MCL)을 포함할 수 있다. 도 25에서는 메모리 셀층(MCL)들은 X 및 Y 방향으로 단층의 메모리 셀 어레이를 도시한다. 이에 더하여, 메모리 셀층(MCL)들은 Z 방향으로 적층할 경우, 3차원 수직 구조의 메모리 셀 어레이가 될 수 있다.
도시된 바와 같이, 기판(201) 상에는 층간 절연층(205)이 배치될 수 있다. 층간 절연층(205)은 실리콘옥사이드와 같은 산화물 또는 실리콘나이트라이드와 같은 질화물로 형성될 수 있고, 제1 신호 라인층(210L)을 기판(201)으로부터 전기적으로 분리하는 역할을 할 수 있다.
본 실시예의 가변 저항 메모리 소자(VRM)에서, 기판(201) 상에 층간 절연층(205)이 배치되고 있지만, 이는 하나의 예시에 불과하다. 예컨대, 본 실시예의 가변 저항 메모리 소자(VRM)에서, 기판(201) 상에 집적 회로층이 배치될 수도 있고, 그러한 집적 회로층 상에 메모리 셀들이 배치될 수 있다. 집적 회로층은 예컨대, 메모리 셀들의 동작을 위한 주변 회로 및/또는 연산 등을 위한 코어 회로를 포함할 수 있다. 참고로, 기판 상에 주변 회로 및/또는 코어 회로 등을 포함하는 집적 회로층이 배치되고, 집적 회로층 상부에 메모리 셀들이 배치되는 구조를 COP(Cell On Peri) 구조라고 한다.
제1 신호 라인층(210L)은 제1 방향(X 방향)으로 상호 평행하게 연장하는 복수의 제1 신호 라인들(210)을 포함할 수 있다. 제2 신호 라인층(220L)은 제1 방향과 교차하는 제2 방향(Y 방향)으로 상호 평행하게 연장하는 복수의 제2 신호 라인들(220)을 포함할 수 있다. 제1 방향과 제2 방향은 서로 수직으로 교차할 수 있다.
가변 저항 메모리 소자(VRM)의 구동 측면에서, 제1 신호 라인들(210)은 워드 라인(도 1d의 WL)에 해당할 수 있고, 제2 신호 라인들(220)은 비트 라인(도 1의 BL)에 해당할 수 있다. 또한, 반대로 제1 신호 라인들(210)이 비트 라인에 해당하고, 제2 신호 라인들(220)이 워드 라인에 해당할 수도 있다.
제1 신호 라인들(210) 및 제2 신호 라인들(220)은 각각 금속, 도전성 금속 질화물, 도전성 금속 산화물, 또는 이들의 조합으로 이루어질 수 있다. 예컨대, 제1 신호 라인들(210) 및 제2 신호 라인들(220)은 각각 W, WN, Au, Ag, Cu, Al, TiAlN, Ir, Pt, Pd, Ru, Zr, Rh, Ni, Co, Cr, Sn, Zn, ITO, 이들의 합금, 또는 이들의 조합으로 이루어질 수 있다. 또한, 제1 신호 라인들(210) 및 제2 신호 라인들(220)은 각각 금속층과, 금속층의 적어도 일부를 덮는 도전성 장벽층을 포함할 수 있다. 도전성 장벽층은 예컨대, Ti, TiN, Ta, TaN, 또는 이들의 조합으로 이루어질 수 있다.
메모리 셀층(MCL)은 제1 방향 및 제2 방향으로 서로 이격된 복수의 메모리 셀들(240, 도 1의 MC)을 포함할 수 있다. 도시된 바와 같이 제1 신호 라인들(210)과 제2 신호 라인들(220)은 서로 교차할 수 있다. 메모리 셀들(240, 도 1의 MC)은 제1 신호 라인층(210L)과 제2 신호 라인층(220L) 사이의 제1 신호 라인들(210)과 제2 신호 라인들(220)이 교차하는 부분들에 배치될 수 있다.
메모리 셀들(240)은 사각기둥 형태의 필라(pillar) 구조물로 형성될 수 있다. 물론, 메모리 셀들(240)의 구조가 사각기둥 형태에 한하는 것은 아니다. 예컨대, 메모리 셀들(240)은 원기둥, 타원기둥, 다각기둥 등의 다양한 기둥 형태를 가질 수 있다.
또한, 형성 방법에 따라 메모리 셀들(240)은 하부가 상부보다 넓은 구조, 또는 상부가 하부보다 넓은 구조를 가질 수 있다. 예컨대, 메모리 셀들(240)이 양각 식각 공정을 통해 형성되는 경우, 하부가 상부보다 넓은 구조를 가질 수 있다. 또한, 메모리 셀들(240)이 다마신(damascene) 공정으로 형성되는 경우에는 상부가 하부보다 넓은 구조를 가질 수 있다. 물론, 양각 식각 공정 또는 다마신 공정에서, 식각을 정밀하게 제어하여 측면이 거의 수직이 되도록 물질층들을 식각함으로써, 상부와 하부의 넓이 차이가 거의 없도록 할 수도 있다.
도면들에서 메모리 셀들(240)이 측면이 수직인 형태로 도시되고 있지만, 이는 도시의 편의를 위한 것으로서, 메모리 셀들(240)은 하부가 상부보다 넓거나, 또는 상부가 하부보다 넓은 구조를 가질 수 있다.
메모리 셀들(240)은 각각 하부 전극층(241), 선택 소자층(243), 중간 전극층(245), 가열(heating) 전극층(247), 가변 저항층(249) 및 상부 전극층(248)을 포함할 수 있다. 메모리 셀들(240)은 앞서 설명한 바와 같이 가변 저항 패턴 구조물(도 6a 내지 도 6c의 29)일 수 있다. 위치 관계를 고려하지 않는 경우, 하부 전극층(241)은 제1 전극층, 중간 전극층(245) 및 가열 전극층(247)은 추가 전극층, 상부 전극층(248)은 제3 전극층으로 지칭될 수 있다.
메모리 셀들(240, 가변 저항 패턴 구조물)의 양측벽에는 캡핑층(250, 캡핑층 패턴)이 형성될 수 있다. 캡핑층(250)은 도 6a 내지 도 6c의 참조번호 40에 해당될 수 있다. 캡핑층(250)은 메모리 셀들(240)을 보호하기 위하여 형성될 수 있다.
일부 실시예들에서, 가변 저항층(249, 도 1에서 ME)은 가열 시간에 따라 비정질(amorphous) 상태와 결정질(crystalline) 상태 사이에서 가역적으로 변화하는 상변화 물질을 포함할 수 있다. 예컨대, 가변 저항층(249)은 가변 저항층(249)의 양단에 인가되는 전압에 의해 발생하는 줄 열(Joule heat)에 의해 상(phase)이 가역적으로 변화될 수 있고, 이러한 상변화에 의해 저항이 변화될 수 있는 물질을 포함할 수 있다.
구체적으로, 상변화 물질은 비정질 상에서 고저항 상태가 되고, 결정질 상에서 저저항 상태가 될 수 있다. 고저항 상태를 '0'으로, 저저항 상태 '1'로 정의함으로써, 가변 저항층(249)에 데이터가 저장될 수 있다.
일부 실시예들에서, 가변 저항층(249)은 상변화 물질로서 칼코게나이드 물질을 포함할 수 있다. 예를 들어, 가변 저항층(249)은 Ge-Sb-Te(GST)를 포함할 수 있다. 여기서 사용되는 하이픈(-) 표시된 화학적 조성 표기는 특정 혼합물 또는 화합물에 포함된 원소를 표시하고, 표시된 원소를 포함하는 모든 화학식 구조를 나타낼 수 있다. 예를 들어, Ge-Sb-Te는 Ge2Sb2Te5, Ge2Sb2Te7, Ge1Sb2Te4, 또는 Ge1Sb4Te7 등의 물질일 수 있다.
가변 저항층(249)은 전술한 Ge-Sb-Te(GST) 외에도 다양한 칼코게나이드 물질을 포함할 수 있다. 전술한 Ge-Sb-Te(GST) 외에도 다양한 상변화 물질을 포함할 수 있다. 예를 들어, 가변 저항층(249)은 Ge-Te, Sb-Te, In-Se, Ga-Sb, In-Sb, As-Te, Al-Te, Bi-Sb-Te(BST), In-Sb-Te(IST), Ge-Sb-Te, Te-Ge-As, Te-Sn-Se, Ge-Se-Ga, Bi-Se-Sb, Ga-Se-Te, Sn-Sb-Te, In-Sb-Ge, In-Ge-Te, Ge-Sn-Te, Ge-Bi-Te, Ge-Te-Se, As-Sb-Te, Sn-Sb-Bi, Ge-Te-O, Te-Ge-Sb-S, Te-Ge-Sn-O, Te-Ge-Sn-Au, Pd-Te-Ge-Sn, In-Se-Ti-Co, Ge-Sb-Te-Pd, Ge-Sb-Te-Co, Sb-Te-Bi-Se, Ag-In-Sb-Te, Ge-Sb-Se-Te, Ge-Sn-Sb-Te, Ge-Te-Sn-Ni, Ge-Te-Sn-Pd, and Ge-Te-Sn-Pt, In-Sn-Sb-Te, As-Ge-Sb-Te 중 적어도 하나 또는 그 조합을 포함할 수 있다.
가변 저항층(249)을 이루는 각 원소는 다양한 화학적 조성비 (stoichiometry)를 가질 수 있다. 각 원소의 화학적 조성비에 따라 가변 저항층(249)의 결정화 온도, 용융점, 결정화 에너지에 따른 상변화 속도, 및 정보 보유력(retention)이 조절될 수 있다.
또한, 질소(N), 산소(O), 실리콘(Si), 탄소(C), 붕소(B), 디스프로슘(Dy) 또는 이들의 조합을 포함하는 불순물이 도핑될 수 있다. 또한, 가변 저항층(249)은 금속을 더 포함할 수 있다. 예를 들어, 가변 저항층(249)은 알루미늄(Al), 갈륨(Ga), 아연(Zn), 티타늄(Ti), 크롬(Cr), 망간(Mn), 철(Fe), 코발트(Co), 니켈(Ni), 몰리브덴(Mo), 루테늄(Ru), 팔라듐(Pd), 하프늄(Hf), 탄탈륨(Ta), 이리듐(Ir), 백금(Pt), 지르코늄(Zr), 탈륨(Tl), 팔라듐(Pd) 및 폴로늄(Po) 중에서 선택된 적어도 하나를 포함할 수 있다. 이러한 금속 물질들은 가변 저항층(249)의 전기 전도성 및 열전도성을 증가시킬 수 있고, 이에 따라 결정화 속도를 증가시켜 셋 속도를 증가시킬 수 있다. 또한, 상기 금속 물질들은 가변 저항층(249)의 정보 보유력 특성을 향상시킬 수 있다.
가변 저항층(249)은 서로 다른 물성을 가지는 두 개 이상의 층들이 적층된 다층 구조를 가질 수 있다. 복수의 층들의 수 또는 두께는 자유롭게 선택될 수 있다. 복수의 층들 사이에는 배리어층이 더 형성될 수 있다. 상기 배리어층은 복수의 층들간에 물질 확산을 방지하는 역할을 할 수 있다. 즉, 배리어층은 복수의 층들 중 후속층을 형성할 때 선행층의 확산을 감소시킬 수 있다.
또한, 가변 저항층(249)은 서로 다른 물질을 포함하는 복수의 층들이 교대로 적층되는 초격자(Super-Lattice) 구조를 가질 수 있다. 예를 들어, 가변 저항층(249)은 Ge-Te으로 이루어지는 제1 층과 Sb-Te으로 이루어지는 제2 층이 교대로 적층되는 구조를 포함할 수 있다. 다만, 상기 제1 층 및 제2 층의 물질이 상기 Ge-Te 및 Sb-Te에 한정되는 것은 아니며, 전술한 다양한 물질들을 각각 포함할 수 있다.
앞서 가변 저항층(249)으로서 상변화 물질을 예시하였으나, 본 발명의 기술적 사상이 이에 한정되는 것은 아니다. 가변 저항 메모리 소자(VRM)의 가변 저항층(249)은 저항 변화 특성을 가지는 다양한 물질을 포함할 수 있다.
일부 실시예들에서, 가변 저항층(249)이 전이 금속 산화물(transition metal oxide)을 포함하는 경우, 가변 저항 메모리 소자(VRM)는 ReRAM(Resistive RAM)이 될 수 있다. 전이 금속 산화물을 포함하는 가변 저항층(249)은 프로그램 동작에 의하여 적어도 하나의 전기적 통로가 가변 저항층(249) 내에 생성되거나 소멸될 수 있다. 상기 전기적 통로가 생성된 경우에 가변 저항층(249)은 낮은 저항값을 가질 수 있으며, 상기 전기적 통로가 소멸된 경우에 가변 저항층(249)은 높은 저항값을 가질 수 있다. 이러한 가변 저항층(249)의 저항값 차이를 이용하여 가변 저항 메모리 소자(VRM)는 데이터를 저장할 수 있다.
가변 저항층(249)이 전이 금속 산화물로 이루어지는 경우, 상기 전이 금속 산화물은 Ta, Zr, Ti, Hf, Mn, Y, Ni, Co, Zn, Nb, Cu, Fe, 또는 Cr 중에서 선택되는 적어도 하나의 금속을 포함할 수 있다. 예를 들면, 상기 전이 금속 산화물은 Ta2O5-x, ZrO2-x, TiO2-x, HfO2-x, MnO2-x, Y2O3-x, NiO1-y, Nb2O5-x, CuO1-y, 또는 Fe2O3-x 중에서 선택되는 적어도 하나의 물질로 이루어지는 단일층 또는 다중층으로 이루어질 수 있다. 상기 예시된 물질들에서, x 및 y는 각각 0≤x≤1.5 및 0≤y≤0.5의 범위 내에서 선택될 수 있으나, 이에 한정되는 것은 아니다.
예시적인 실시예들에서, 가변 저항층(249)이 자성체로 이루어지는 2개의 전극과, 이들 2개의 자성체 전극 사이에 개재되는 유전체를 포함하는 MTJ층을 가지는 경우, 가변 저항 메모리 소자(VRM)는 MRAM(Magnetic RAM)이 될 수 있다.
상기 2개의 전극은 각각 자화 고정층 및 자화 자유층일 수 있으며, 이들 사이에 개재된 상기 유전체는 터널 배리어층일 수 있다. 상기 자화 고정층은 일 방향으로 고정된 자화 방향을 갖고, 상기 자화 자유층은 상기 자화 고정층의 자화 방향에 평행 또는 반 평행하도록 변경 가능한 자화 방향을 가질 수 있다. 상기 자화 고정층 및 상기 자화 자유층의 자화 방향들은 상기 터널 배리어층의 일면에 평행할 수 있으나, 이에 한정되는 것은 아니다. 상기 자화 고정층 및 상기 자화 자유층의 자화 방향들은 상기 터널 배리어층의 일면에 수직할 수 있다.
상기 자화 자유층의 자화 방향이 상기 자화 고정층의 자화 방향과 평행한 경우, 가변 저항층(249)이 제1 저항값을 가질 수 있다. 한편, 상기 자화 자유층의 자화 방향이 상기 자화 고정층의 자화 방향에 반 평행한 경우, 가변 저항층(249)은 제2 저항값을 가질 수 있다. 이러한 저항값의 차이를 이용하여 가변 저항 메모리 소자(VRM)는 데이터를 저장할 수 있다. 상기 자화 자유층의 자화 방향은 프로그램 전류 내 전자들의 스핀 토크(spin torque)에 의하여 변경될 수 있다.
상기 자화 고정층 및 상기 자화 자유층은 자성 물질을 포함할 수 있다. 이때, 상기 자화 고정층은 상기 자화 고정층 내 강자성 물질의 자화 방향을 고정시키는 반강자성 물질을 더 포함할 수 있다. 상기 터널 배리어층은 Mg, Ti, Al, MgZn, 및 MgB 중에서 선택되는 어느 하나의 산화물로 이루어질 수 있으나, 상기 예시된 바에 한정되는 것은 아니다.
선택 소자층(243, 도 1에서 SW)은 전류의 흐름을 제어할 수 있는 전류 조정 층일 수 있다. 선택 소자층(243)은 선택 소자층(243) 양단에 걸린 전압의 크기에 따라 저항이 변화할 수 있는 물질층을 포함할 수 있다. 예컨대, 선택 소자층(243)은 오보닉 문턱 스위칭(Ovonic Threshold Switching, OTS) 물질을 포함할 수 있다. OTS 물질을 기반으로 하는 선택 소자층(243)의 기능을 간단히 설명하면, 선택 소자층(243)에 문턱 전압(Vt)보다 작은 전압이 인가될 때 선택 소자층(243)은 전류가 거의 흐르지 않은 고저항 상태를 유지하고, 선택 소자층(243)에 문턱 전압(Vt)보다 큰 전압이 인가될 때, 저저항 상태가 되어 전류가 흐르기 시작한다. 또한, 선택 소자층(243)을 통해 흐르는 전류가 유지 전류(holding current)보다 작아질 때, 선택 소자층(243)은 고저항 상태로 변화될 수 있다.
선택 소자층(243)은 OTS 물질로서 칼코게나이드 스위칭 물질을 포함할 수 있다. 일반적으로, 칼코겐 원소들은 2가 결합(divalent bonding) 및 고립 전자쌍(lone pair electron)의 존재를 특징으로 한다. 2가 결합은 칼코게나이드 물질을 형성하기 위하여 칼코겐 원소들을 결합시켜 사슬 및 고리 구조의 형성을 이끌고, 고립 전자쌍은 전도성 필라멘트를 형성하기 위한 전자 소스를 제공한다. 예컨대, 알루미늄(Al), 갈륨(Ga), 인듐(In), 저머늄(Ge), 주석(Sn), 실리콘(Si), 인(P), 비소(As) 및 안티몬(Sb)과 같은 3가 및 4가 개질제들은 칼코겐 원소의 사슬 및 고리 구조에 들어가 칼코게나이드 물질의 구조적 강성을 결정하고, 결정화 또는 다른 구조적 재배열을 할 수 있는 능력에 따라 칼코게나이드 물질을 스위칭 물질과 상변화 물질로 분류한다.
가열 전극층(247)은 중간 전극층(245)과 가변 저항층(249) 사이에, 가변 저항층(249)과 콘택하도록 배치될 수 있다. 가열 전극층(247)은 셋 또는 리셋 동작에서 가변 저항층(249)을 가열하는 기능을 할 수 있다. 이러한 가열 전극층(247)은 가변 저항층(249)과 반응하지 않으면서, 가변 저항층(249)을 상변화시키기에 충분한 열을 발생시킬 수 있는 도전 물질을 포함할 수 있다. 가열 전극층(247)은 탄소 계열의 도전 물질을 포함할 수 있다. 일부 실시예들에서, 가열 전극층(247)은 TiN, TiSiN, TiAlN, TaSiN, TaAlN, TaN, WSi, WN, TiW, MoN, NbN, TiBN, ZrSiN, WSiN, WBN, ZrAlN, MoAlN, TiAl, TiON, TiAlON, WON, TaON, 탄소(C), 실리콘카바이드(SiC), 실리콘카본나이트라이드(SiCN), 카본나이트라이드(CN), 티타늄카본나이트라이드(TiCN), 탄탈륨카본나이트라이드(TaCN) 혹은 이들의 조합인 고융점 금속 또는 이들의 질화물로 이루어질 수 있다. 가열 전극층(247)의 재질이 상기 물질들에 한정되는 것은 아니다.
하부 전극층(241), 중간 전극층(245) 및 상부 전극층(248)은 전류 통로의 기능을 하는 층으로서 도전성 물질로 형성될 수 있다. 예컨대, 하부 전극층(241), 중간 전극층(245) 및 상부 전극층(248)은 각각 금속, 도전성 금속 질화물, 도전성 금속 산화물, 또는 이들의 조합으로 이루어질 수 있다.
하부 전극층(241)과 상부 전극층(248)은 선택적으로 형성될 수 있다. 다시 말해서, 하부 전극층(241)과 상부 전극층(248)은 생략될 수도 있다. 다만, 선택 소자층(243) 및 가변 저항층(249)이 제1 및 제2 신호 라인들(210, 220)과 직접 콘택함에 따라 발생할 수 있는 오염이나 접촉 불량 등을 방지하기 위하여, 하부 전극층(241) 및 상부 전극층(248)은 제1 및 제2 신호 라인들(210, 220)과 선택 소자층(243) 및 가변 저항층(249) 사이에 배치될 수 있다.
한편, 중간 전극층(245)은 가열 전극층(247)으로부터 열이 선택 소자층(243)으로 전달되는 것을 방지하기 위하여 구비되어야 한다. 일반적으로, 선택 소자층(243)은 비정질 상태의 칼코게나이드 스위칭 물질을 포함할 수 있다. 그러나 가변 저항 메모리 소자(VRM)의 다운 스케일링 경향에 따라 가변 저항층(249), 선택 소자층(243), 가열 전극층(247), 중간 전극층(245)의 두께, 폭 및 이들 사이의 거리가 감소할 수 있다.
따라서, 가변 저항 메모리 소자(VRM)의 구동 과정에서, 가열 전극층(247)이 발열하여 가변 저항층(249)을 상변화 시킬 때 이에 인접하게 배치되는 선택 소자층(243)에도 상기 발열에 의한 영향이 가해질 수 있다. 예컨대, 인접한 가열 전극층(247)으로부터의 열에 의해 선택 소자층(243)이 부분적으로 결정화되는 등의 선택 소자층(243)의 열화 및 손상이 발생할 수 있다.
본 실시예의 가변 저항 메모리 소자(VRM)에서, 가열 전극층(247)의 열이 선택 소자층(243)에 전달되지 않도록 중간 전극층(245)이 두껍게 형성될 수 있다. 도 2 및 도 3에서 중간 전극층(245)이 하부 전극층(241)이나 상부 전극층(248)과 유사한 두께로 형성되고 있지만, 상기 열 차단 기능을 위해 중간 전극층(245)은 하부 전극층(241)이나 상부 전극층(248)보다 두껍게 형성될 수 있다. 예컨대, 중간 전극층(245)은 약 10㎚ 내지 약 100㎚ 정도의 두께를 가질 수 있으나, 이에 한정되는 것은 아니다. 또한, 중간 전극층(245)은 열 차단 기능을 위해 적어도 하나의 열적 장벽(thermal barrier)층을 포함할 수 있다. 중간 전극층(245)이 2개 이상의 열적 장벽층을 포함하는 경우에, 중간 전극층(245)은 열적 장벽층과 전극 물질층이 번갈아 적층되는 구조를 가질 수 있다.
제1 신호 라인들(210) 사이에는 제1 절연층(260a)이 배치되고, 메모리 셀층(MCL)의 메모리 셀들(240) 사이에는 제2 절연층(260b)이 배치될 수 있다. 또한, 제2 신호 라인들(220) 사이에는 제3 절연층(260c)이 배치될 수 있다. 제1 내지 제3 절연층(260a 내지 260c)은 동일 물질의 절연층으로 형성되거나 적어도 하나는 다른 물질의 절연층으로 형성될 수 있다. 이러한 제1 내지 제3 절연층(260a 내지 260c)은 예컨대, 산화물 또는 질화물의 유전체 물질로 형성되며, 각층의 소자들을 서로 전기적으로 분리하는 기능을 할 수 있다. 한편, 제2 절연층(260b)을 대신하여 에어갭(미도시)이 형성될 수도 있다. 에어갭이 형성되는 경우, 상기 에어갭과 메모리 셀들(240) 사이에 소정의 두께를 갖는 절연 라이너(미도시)가 형성될 수도 있다.
도 27은 본 발명의 일 실시예에 따른 가변 저항 메모리 소자의 가변 저항층에 대해 셋 및 리셋 프로그래밍을 보여주는 그래프이다.
구체적으로, 가변 저항층(도 25 및 도 26의 249)을 구성하는 상변화 물질을 결정화 온도(crystallization temperature, Tx)와 용융점(melting point, Tm) 사이의 온도로 일정 시간 가열한 후에 서서히 냉각하면, 상기 상변화 물질은 결정 상태가 된다. 이러한 결정 상태를 '셋 상태'라고 지칭하며, 데이터 '0'이 저장된 상태이다. 반면, 상기 상변화 물질을 상기 용융점(Tm) 이상의 온도로 가열한 후에 급냉하면, 상기 상변화 물질은 비정질 상태가 된다. 이러한 비정질 상태를 '리셋 상태'라고 지칭하며, 데이터 '1'이 저장된 상태이다. 이는 앞서 설명한 바와 같다.
따라서, 가변 저항층(249)에 전류를 공급하여 데이터를 저장하고, 가변 저항층(249)의 저항값을 측정하여 데이터를 독취할 수 있다. 한편, 상변화 물질의 가열 온도는 전류의 양에 비례하는데, 전류의 양이 증가할수록 높은 집적도의 달성은 어려워진다. 그리고 비정질 상태로의 변환은 결정질 상태로의 변환보다 많은 전류량이 요구되므로, 가변 저항 메모리 소자의 소비 전력이 증가한다. 따라서, 소비 전력을 줄이기 위해, 작은 전류량으로 상변화 물질을 가열시켜 결정질 또는 비정질 상태로 변환시키는 것이 요구된다. 특히, 높은 집적도 달성을 위해서는 비정질 상태로의 변환을 위한 전류, 즉, 리셋 전류를 줄이는 것이 요구된다.
도 28은 본 발명의 기술적 사상에 따라 메모리 셀에 인가된 전압에 따른 가변 저항층의 이온 확산 경로를 개략적으로 나타낸 도면이다.
구체적으로, 제1 메모리 셀(350A)은 순차적으로 적층된 제1 전극(320A), 가변 저항층(330A) 및 제2 전극(340A)을 포함할 수 있다. 제1 전극(320A)은 가변 저항층(330A)을 상변화시키기에 충분한 열을 발생시킬 수 있는 도전 물질을 포함할 수 있으며, 도 25 및 도 26에서 가열 전극층(247)에 대응될 수 있다. 제1 메모리 셀(350A)에는 제1 전극(320A)에 양의 전압이 인가되고, 제2 전극(340A)에 음의 전압이 인가되어, 제1 화살표(C_A)로 표시된 것과 같이, 제1 전극(320A)으로부터 가변 저항층(330A)을 통해 제2 전극(340A)으로 전류가 흐를 수 있다.
제1 전극(320A)에 흐르는 전류에 의해 제1 전극(320A)에 열이 발생하고, 이에 따라 제1 전극(320A)과 가변 저항층(330A) 사이의 계면에 인접한 가변 저항층(330A)의 일부분(30A_P)으로부터 상변화가 발생할 수 있다. 예컨대, 가변 저항층(330A)의 일부분(330A_P)이 결정 상태(즉, 저저항 상태)로부터 비정질 상태(즉, 고저항 상태)로 변화되는 '리셋 동작'에서, 일부분(330A_P) 내의 양이온과 음이온은 인가된 전압에 의해 각각 다른 속도로 확산할 수 있다. 구체적으로, 가변 저항층(330A)의 일부분(30A_P) 내에서 양이온, 예컨대, 안티몬 이온(Sb+)의 확산 속도가 음이온, 예컨대, 텔루륨 이온(Te-)의 확산 속도보다 상대적으로 빠를 수 있다. 따라서, 안티몬 이온(Sb+)이 음의 전압이 인가된 제2 전극(340A) 방향으로 더 많이 확산할 수 있다. 텔루륨 이온(Te-)이 제1 전극(320A) 방향으로 확산하는 속도보다 안티몬 이온(Sb+)이 제2 전극(340A) 방향으로 확산하는 속도가 더 클 수 있다.
반면, 제2 메모리 셀(350B)은 제1 전극(320B), 가변 저항층(330B) 및 제2 전극(340B)을 포함하고, 제1 전극(320B)에 음의 전압이, 제2 전극(340B)에 양의 전압이 인가되어, 제2 화살표(C_B)로 표시된 것과 같이, 제2 전극(340B)으로부터 가변 저항층(330B)을 통해 제1 전극(320B)으로 전류가 흐를 수 있다.
제1 전극(320B)에 흐르는 전류에 의해 제1 전극(320B)에 열이 발생하고, 이에 따라 제1 전극(320B)과 가변 저항층(330B) 사이의 계면에 인접한 가변 저항층(330B)의 일부분(330B_P)으로부터 상변화가 발생할 수 있다. 이때, 가변 저항층(330B)의 일부분(330B_P) 내에서 안티몬 이온(Sb+)의 확산 속도가 텔루륨 이온(Te-)의 확산 속도보다 상대적으로 빠를 수 있고, 안티몬 이온(Sb+)이 음의 전압이 인가된 제1 전극(320B) 방향으로 더 많이 확산할 수 있다.
따라서, 제2 메모리 셀(350B)의 경우, 제1 전극(320B)과 가변 저항층(330B) 사이의 계면 근처에서 안티몬 이온(Sb+)의 농도가 더 높아, 가변 저항층(330B)의 국부적 농도 변화가 유발될 수 있다. 그에 반해, 제1 메모리 셀(350A)의 경우에는, 제1 전극(320A)과 가변 저항층(330A) 사이의 계면 근처에서 텔루륨 이온(Te-)의 농도가 더 높아, 가변 저항층(330A)의 국부적 농도 변화가 유발될 수 있다.
결론적으로, 가변 저항층(330A, 330B)에 인가되는 전압의 크기, 가변 저항층(330A, 330B)에 흐르는 전류의 방향, 가변 저항층(330A, 330B) 및 제1 전극(320A, 320B)의 기하학(geometry) 등에 따라 가변 저항층(330A, 330B) 내의 이온들 또는 공공들(vacancies)의 분포 등이 달라질 수 있다. 가변 저항층(330A, 330B) 내의 이러한 국부적 농도 변화에 의해, 동일한 전압이 인가된 상태일지라도 가변 저항층(330A, 330B)의 저항이 변동될 수 있고, 따라서 제1 및 제2 메모리 셀(350A, 50B)은 서로 다른 동작 특성, 예컨대 서로 다른 저항값을 나타낼 수 있다.
한편, 도 28에서 안티몬 이온(Sb+)과 텔루륨 이온(Te-)을 예로 들어 이온 확산 경로를 개략적으로 설명하였으나, 본 발명의 기술적 사상이 이에 한정되는 것은 아니다. 특히, 도 25 및 도 26의 설명 부분에서, 메모리 셀들(240)의 가변 저항층(249)에 대하여 설명한 것과 같이, 가변 저항층(330A, 330B)은 칼코게나이드 물질을 포함할 수 있고, 또한, 불순물이 도핑될 수 있다. 따라서 가변 저항층(330A, 330B)에 포함된 물질의 종류 및 조성, 불순물의 종류 및 농도 등에 따라 가변 저항층(330A, 330B) 내의 이온 확산 정도는 더욱 달라질 수 있고, 따라서 제1 및 제2 메모리 셀(350A, 350B)의 동작 특성 변동(variation)은 더욱 증가할 수 있다.
본 실시예의 가변 저항 메모리 소자(VRM)는 칼코게나이드 스위칭 물질을 포함하는 선택 소자층(243)을 포함하기 때문에, 트랜지스터 또는 다이오드를 형성하기 위한 공정이 불필요할 수 있다. 예컨대, 다이오드를 형성한 이후에 다이오드 내의 불순물 활성화를 위한 고온의 열처리가 필요하나, 상변화 물질을 포함하는 가변 저항층(249)은 이러한 고온 열처리 환경에서 손상 또는 오염될 수 있다. 그러나 본 실시예의 가변 저항 메모리 소자(VRM)는 트랜지스터 또는 다이오드를 형성하기 위한 복잡한 공정들이 불필요하고, 또한, 이러한 공정에 의해 발생할 수 있는 가변 저항층(249)의 원치 않는 손상 또는 오염이 방지될 수 있다. 따라서, 본 실시예의 가변 저항 메모리 소자(VRM)는 신뢰성이 향상된 반도체 소자를 구현하는데 크게 기여할 수 있다.
또한, 일반적으로 트랜지스터 또는 다이오드를 형성하는 경우, 트랜지스터 또는 다이오드를 기판 내부에 형성할 필요가 있어, 수직 방향으로 복수 층이 적층된 가변 저항 메모리 소자를 구현하기 어려울 수 있다. 특히, 다이오드의 활성화를 위한 고온의 열처리에 기인하여 가변 저항층(249)이 손상 또는 오염될 수 있으므로, 가변 저항층(249)의 상부에 다이오드를 배치할 필요가 있는 크로스 포인트 적층 구조의 경우는 그 구현이 매우 어려울 수 있다. 그러나 다이오드 대신 칼코게나이드 스위칭 물질을 포함하는 선택 소자층(243)을 이용함으로써, 본 실시예의 가변 저항 메모리 소자(VRM)는 수직 방향으로 복수 층이 적층된 3차원 크로스 포인트 적층 구조를 용이하게 구현할 수 있다. 따라서, 가변 저항 메모리 소자(VRM)의 집적도가 크게 향상될 수 있다.
도 29는 본 발명의 기술적 사상의 가변 저항 메모리 소자의 선택 소자층의 전압-전류 곡선을 개략적으로 나타낸 그래프이다.
구체적으로, 제1 곡선(361)은 선택 소자층(도 25 및 도 26의 243)에 전류가 흐르지 않는 상태의 전압-전류 관계를 나타낸다. 여기서, 선택 소자층(243)은 제1 전압 레벨(363)의 문턱 전압(Vt)을 갖는 스위칭 소자로 작용할 수 있다. 전압과 전류가 0인 상태에서 전압이 서서히 증가할 때, 전압이 문턱 전압(Vt)(즉, 제1 전압 레벨(363))에 도달할 때까지 선택 소자층(243)에는 거의 전류가 흐르지 않을 수 있다. 그러나 전압이 문턱 전압(Vt)을 초과하자마자, 선택 소자층(243)에 흐르는 전류가 급격히 증가할 수 있고, 선택 소자층(243)에 인가되는 전압은 포화 전압(Vs)(즉, 제2 전압 레벨(364))까지 감소하게 된다.
제2 곡선(362)은 선택 소자층(243)에 전류가 흐르는 상태에서의 전압-전류 관계를 나타낸다. 선택 소자층(243)에 흐르는 전류가 제1 전류 레벨(366)보다 커짐에 따라 선택 소자층(243)에 인가되는 전압은 제2 전압 레벨(364)보다 약간 증가할 수 있다.
예를 들어, 선택 소자층(243)에 흐르는 전류가 제1 전류 레벨(366)로부터 제2 전류 레벨(367)까지 상당히 증가하는 동안 선택 소자층(243)에 인가되는 전압은 제2 전압 레벨(364)로부터 미미하게 증가할 수 있다. 즉, 선택 소자층(243)을 통해 전류가 일단 흐르게 되면, 선택 소자층(243)에 인가되는 전압은 포화 전압(Vs)으로 거의 유지될 수 있다. 만약, 전류가 유지 전류 레벨(즉, 제1 전류 레벨(366)) 이하로 감소하게 되면, 선택 소자층(243)은 다시 저항 상태로 전환되어, 전압이 문턱 전압(Vt)으로 증가할 때까지 전류를 효과적으로 블로킹할 수 있다.
도 30 내지 도 32는 본 발명의 일 실시예에 따른 가변 저항 메모리 소자의 제조 과정을 보여주는 단면도들이다.
도 30을 참조하면, 먼저, 기판(201) 상에 층간 절연층(205)을 형성한다. 층간 절연층(205)은 예컨대, 실리콘옥사이드 또는 실리콘나이트라이드로 형성할 수 있다. 물론, 층간 절연층(205)의 재질이 상기 물질들에 한정되는 것은 아니다. 층간 절연층(205) 상에 제1 방향(X 방향)으로 연장하고 서로 이격된 복수의 제1 신호 라인들(210)을 구비한 제1 신호 라인층(210L)을 형성한다. 제1 신호 라인들(210)은 양각 식각 공정 또는 다마신 공정으로 형성할 수 있다. 제1 신호 라인들(210)의 재질에 대해서는 도 25 및 도 26의 설명 부분에서 설명한 바와 같다. 제1 신호 라인들(210) 사이에는 제1 방향으로 연장하는 제1 절연층(260a)이 배치될 수 있다.
제1 신호 라인층(210L) 및 제1 절연층(260a) 상에 하부 전극용 물질층(241k), 선택 소자용 물질층(243k), 중간 전극용 물질층(245k), 가열 전극용 물질층(247k), 가변 저항용 물질층(249k) 및 상부 전극용 물질층(148k)을 순차적으로 적층하여 적층 구조체(240k)를 형성한다. 적층 구조체(240k)를 구성하는 각 물질층의 재질이나 기능 등은 도 2 및 3의 설명 부분에서 설명한 바와 같다.
도 31을 참조하면, 적층 구조체(도 30의 240k) 형성 후, 적층 구조체(240k) 상에 제1 방향(X 방향) 및 제2 방향(Y 방향)으로 서로 이격된 마스크 패턴(미도시)을 형성한다. 이후, 상기 마스크 패턴을 이용하여 제1 절연층(260a)과 제1 신호 라인들(210)의 상면 일부가 노출되도록 적층 구조체(240k)를 식각하여, 복수의 메모리 셀들(240)을 형성한다.
메모리 셀들(240)은 마스크 패턴의 구조에 따라, 제1 방향 및 제2 방향으로 서로 이격되고, 하부의 제1 신호 라인들(210)에 전기적으로 연결될 수 있다. 또한, 메모리 셀들(240)은 각각 하부 전극층(241), 선택 소자층(243), 중간 전극층(245), 가열 전극층(247), 가변 저항층(249) 및 상부 전극층(248)을 포함할 수 있다. 메모리 셀들(240)은 앞서 도 6a 내지 도 6c에서 설명한 바와 같이 가변 저항 패턴 구조물(29)이 될 수 있다. 메모리 셀들(240) 형성 후, 남은 마스크 패턴은 애싱(ashing) 및 스트립(strip) 공정을 통해 제거한다.
계속하여, 메모리 셀들(240, 가변 저항 패턴 구조물)의 양측벽 및 메모리 셀들(240) 사이에 예비 캡핑층(250k)이 형성될 수 있다. 예비 캡핑층(250k)도 도 6a 내지 도 6c의 참조번호 40에 해당될 수 있다.
도 32 및 도 26을 참조하면, 도 26 및 도 32에 도시한 바와 같이 예비 캡핑층(250k)을 식각하여 메모리 셀들(240)의 양측벽에 캡핑층 패턴(250)을 형성하고, 캡핑층 패턴(250)이 형성된 메모리 셀들(240) 사이를 채우는 제2 절연층(260b)을 형성한다. 제2 절연층(260b)은 제1 절연층(260a)과 동일 또는 다른 산화물 또는 질화물로 형성될 수 있다. 메모리 셀들(240) 사이를 완전히 채우도록 절연 물질층을 충분한 두께로 형성하고, CMP 공정 등을 통해 평탄화하여 상부 전극층(248)의 상면이 노출되도록 함으로써, 제2 절연층(260b)을 형성할 수 있다.
이후, 제2 신호 라인층을 위한 도전층을 형성하고 식각을 통해 패터닝함으로써, 제2 신호 라인들(220)을 형성할 수 있다. 제2 신호 라인들(220)은 제2 방향(Y방향)으로 연장하고 서로 이격될 수 있다. 계속하여, 제2 신호 라인들(220) 사이에는 제2 방향으로 연장하는 제3 절연층(260c)을 형성한다.
도 33은 본 발명의 기술적 사상의 일 실시예에 의한 가변 저항 메모리 소자의 구성도이다.
구체적으로, 본 발명의 기술적 사상의 일 실시예에 의한 가변 저항 메모리 소자(VRM)는 메모리 셀 어레이(410), 디코더(420), 리드/라이트 회로(430), 입출력 버퍼(440) 및 컨트롤러(450)를 포함한다. 메모리 셀 어레이(410)는 앞서 설명하였으므로 생략한다.
메모리 셀 어레이(410) 내의 복수의 메모리 셀은 워드 라인(WL)을 통해 디코더(420)와 접속되고, 비트 라인(BL)을 통해 리드/라이트 회로(430)에 접속된다. 디코더(420)는 외부 어드레스(ADD)를 인가받으며, 제어 신호(CTRL)에 따라 동작하는 컨트롤러(450)의 제어에 의해 메모리 셀 어레이(410) 내의 접근하고자 하는 로우 어드레스 및 컬럼 어드레스를 디코딩한다.
리드/라이트 회로(430)는 입출력 버퍼(440) 및 데이터 라인(DL)로부터 데이터(DATA)를 제공받아, 컨트롤러(450)의 제어에 의해 메모리 셀 어레이(410)의 선택된 메모리 셀에 데이터를 기록하거나, 또는 컨트롤러(450)의 제어에 따라 메모리 셀 어레이(410)의 선택된 메모리 셀로부터 리드한 데이터를 입출력 버퍼(440)로 제공한다.
도 34는 본 발명의 일 실시예에 의한 가변 저항 메모리 소자를 포함하는 데이터 처리 시스템의 구성도이다.
구체적으로, 데이터 처리 시스템(500)은 호스트 및 가변 저항 메모리 소자(VRM) 사이에 연결되는 메모리 컨트롤러(520)를 포함할 수 있다. 메모리 컨트롤러(520)는 호스트의 요구에 응답하여 가변 저항 메모리 소자(VRM)를 액세스 하도록 구성될 수 있다. 메모리 컨트롤러(520)는 프로세서(5201), 동작 메모리(5203), 호스트 인터페이스(5205) 및 메모리 인터페이스(5207)를 구비할 수 있다.
프로세서(5201)는 메모리 컨트롤러(520)의 전반적인 동작을 제어하고, 동작 메모리(5203)는 메모리 컨트롤러(520)가 동작하는 데 필요한 어플리케이션, 데이터, 제어 신호 등이 저장될 수 있다. 호스트 인터페이스(5205)는 호스트와 메모리 컨트롤러(520) 사이의 데이터/제어신호 교환을 위한 프로토콜 변환을 수행한다. 메모리 인터페이스(5207)는 메모리 컨트롤러(520)와 가변 저항 메모리 소자(VRM)간의 데이터/제어신호 교환을 위한 프로토콜 변환을 수행한다. 가변 저항 메모리 소자(VRM)는 앞서 도 33에서 설명한 바와 같으므로 생략한다. 본 발명의 일 실시예의 데이터 처리 시스템(500)은 메모리 카드일 수 있으나 이에 한정되는 것은 아니다.
도 35는 본 발명의 일 실시예에 의한 가변 저항 메모리 소자를 포함하는 데이터 처리 시스템의 구성도이다.
구체적으로, 데이터 처리 시스템(600)은 가변 저항 메모리 소자(VRM), 프로세서(620), 동작 메모리(630), 사용자 인터페이스(640)를 포함하고, 필요에 따라 통신 모듈(650)을 더 포함할 수도 있다. 프로세서(620)는 중앙처리장치일 수 있다.
동작 메모리(630)는 데이터 처리 시스템(600)이 동작하는 데 필요한 응용 프로그램, 데이터, 제어 신호 등이 저장된다. 사용자 인터페이스(640)는 사용자가 데이터 처리 시스템(600)에 접근할 수 있는 환경을 제공하고, 데이터 처리 시스템(600)의 데이터 처리 과정, 결과 등을 사용자에게 제공한다.
가변 저항 메모리 소자(VRM)는 앞서 도 33에서 설명한 바와 같으므로 설명을 생략한다. 데이터 처리 시스템은 디스크 장치로 활용되거나, 또는 휴대용 전자 기기의 내/외장 메모리 카드로 이용되거나, 이미지 프로세서 및 그 외의 응용 칩셋으로 이용될 수 있다.
이상 본 발명을 도면에 도시된 실시예를 참고로 설명하였으나 이는 예시적인 것에 불과하며, 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형, 치환 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해하여야 한다. 본 발명의 진정한 기술적 보호 범위는 첨부된 특허청구범위의 기술적 사상에 의해 정해져야 할 것이다.
29: 가변 저항 패턴 구조물, 30: 기판, 44: 제1 영역, 46: 제2 영역, 40: 캡핑층, ME: 가변 저항층, MTJ층: 자기 터널 접합층, VRM: 가변 저항 메모리 소자, MC: 메모리 셀, WL: 워드 라인, SW: 선택 소자, SL1, SL2: 신호 라인
Claims (20)
- 제1 전극층;
상기 제1 전극층 상부에 위치하면서 가변 저항층을 포함하는 가변 저항 패턴 구조물;
상기 가변 저항 패턴 구조물의 양측벽에 형성되고 불순물 농도가 서로 다른 영역들로 구성된 캡핑층; 및
상기 캡핑층 상에 형성된 제2 전극층을 포함하는 것을 특징으로 하는 가변 저항 메모리 소자. - 제1항에 있어서, 상기 제1 전극층 및 제2 전극층은 워드 라인 또는 비트 라인 것을 특징으로 하는 가변 저항 메모리 소자.
- 제1항에 있어서, 상기 가변 저항층은 자기 터널 접합층, 상변화층 또는 저항 변화층인 것을 특징으로 하는 가변 저항 메모리 소자.
- 제1항에 있어서, 상기 캡핑층은 상기 가변 저항 패턴 구조물의 양측벽에 접하여 수소 불순물 농도가 높게 형성된 제1 영역과, 상기 제1 영역 상에 불순물 농도가 제1 영역보다 낮게 형성된 제2 영역으로 구성되는 것을 특징으로 하는 가변 저항 메모리 소자.
- 제1항에 있어서, 상기 캡핑층은 상기 가변 저항 패턴 구조물의 상면에도 형성되어 상기 가변 저항 패턴 구조물을 밀봉하는 밀봉층인 것을 특징으로 하는 가변 저항 메모리 소자.
- 제5항에 있어서, 상기 가변 저항 패턴 구조물의 상면의 상부에 형성된 상기 캡핑층은 상대적으로 상기 가변 저항 패턴 구조물의 양측벽의 상부에 형성된 상기 캡핑층보다 불순물 농도가 낮은 것을 특징으로 하는 가변 저항 메모리 소자.
- 제1항에 있어서, 상기 가변 저항 패턴 구조물은 선택 소자를 더 포함하는 것을 특징으로 하는 가변 저항 메모리 소자.
- 제1 방향을 따라 나란히 떨어져 배치된 복수개의 제1 신호 라인들;
상기 제1 신호 라인들의 상부에서 상기 제1 방향과 수직인 제2 방향을 따라 나란히 떨어져 배치된 복수개의 제2 신호 라인들;
상기 제1 신호 라인들과 상기 제2 신호 라인들 사이의 교차점에서 배치되고 서로 떨어져 배치된 복수개의 메모리 셀들을 포함하며,
상기 메모리 셀은,
상기 제1 신호 라인 또는 제2 신호 라인과 전기적으로 연결된 제1 전극층;
상기 제1 전극층 상부에 위치하면서 가변 저항층을 포함하는 가변 저항 패턴 구조물;
상기 가변 저항 패턴 구조물의 양측벽에 형성 형성되고 불순물 농도가 서로 다른 영역들로 구성된 캡핑층; 및
상기 캡핑층 상에 형성되고 상기 제1 신호 라인 또는 제2 신호 라인과 전기적으로 연결된 제2 전극층을 포함하는 것을 특징으로 하는 가변 저항 메모리 소자. - 제8항에 있어서, 상기 메모리 셀에는 상기 제1 전극층 또는 제2 전극층중 어느 하나와 전기적으로 연결된 선택 소자가 더 포함되어 있는 것을 특징으로 하는 가변 저항 메모리 소자.
- 제8항에 있어서, 상기 가변 저항 패턴 구조물은 자기 터널 접합층을 포함하는 가변 저항층을 포함하고, 상기 자기 터널 접합층은 단일 자기 터널 접합층 또는 이중 자기 터널 접합층인 것을 특징으로 하는 가변 저항 메모리 소자.
- 제8항에 있어서, 상기 가변 저항 패턴 구조물은 상변화층으로 구성된 가변 저항층을 포함하고, 상기 상변화층의 하부에는 가열 전극층이 더 형성되어 있는 것을 특징으로 하는 가변 저항 메모리 소자.
- 제8항에 있어서, 상기 캡핑층은 상기 가변 저항 패턴 구조물의 양측벽에 접하여 수소 불순물 농도가 높게 형성된 제1 영역과, 상기 제1 영역 상에 수소 불순물 농도가 제1 영역보다 낮게 형성된 제2 영역으로 구성되는 것을 특징으로 하는 가변 저항 메모리 소자.
- 제8항에 있어서, 상기 복수개의 메모리 셀들은 메모리 셀 어레이를 구성하며, 상기 메모리 셀 어레이는 3차원 수직 구조로 복수개 적층되어 있는 것을 특징으로 하는 가변 저항 메모리 소자.
- 기판 상부에 제1 전극층을 형성하는 단계;
상기 제1 전극층의 상부에 가변 저항층을 포함하는 가변 저항 패턴 구조물을 형성하는 단계;
상기 가변 저항 패턴 구조물을 덮도록 캡핑층을 형성하는 단계;
상기 캡핑층에 자외선을 조사하는 단계; 및
상기 자외선 조사된 캡핑층 상에 제2 전극층을 형성하는 단계를 포함하는 것을 특징으로 하는 가변 저항 메모리 소자의 제조 방법. - 제14항에 있어서, 상기 캡핑층에 상기 자외선 조사와 더불어 열, 자기장 또는 적외선을 동시에 가하는 것을 특징으로 하는 가변 저항 메모리 소자의 제조 방법.
- 제14항에 있어서, 상기 자외선 조사된 캡핑층은 상기 가변 저항 패턴 구조물을 덮고 불순물 농도가 높게 형성된 제1 영역과, 상기 제1 영역 상에 불순물 농도가 제1 영역보다 낮게 형성된 제2 영역으로 형성되는 것을 특징으로 하는 가변 저항 메모리 소자의 제조 방법.
- 기판 상부에 제1 전극층을 형성하는 단계;
상기 제1 전극층의 상부에 가변 저항층을 포함하는 가변 저항 패턴 구조물을 형성하는 단계;
상기 가변 저항 패턴 구조물을 덮도록 캡핑층을 형성하는 단계;
상기 가변 저항 패턴 구조물을 덮는 캡핑층을 포함하는 기판을 챔버의 스테이지에 탑재하는 단계;
상기 챔버를 진공으로 유지하는 단계;
상기 기판의 상부에 설치된 자외선 발생기를 이용하여 상기 캡핑층에 자외선을 조사하는 단계; 및
상기 자외선 조사된 캡핑층 상에 제2 전극층을 형성하는 단계를 포함하는 것을 특징으로 하는 가변 저항 메모리 소자의 제조 방법. - 제17항에 있어서, 상기 챔버를 10-4 Torr 내지 10-10Torr의 고진공에서 상기 자외선을 조사하거나, 상기 챔버를 1 Torr 내지 10-3Torr의 저진공 및 불활성 가스 분위기에서 상기 자외선을 조사하는 것을 특징으로 하는 가변 저항 메모리 소자의 제조 방법.
- 제17항에 있어서, 상기 자외선 발생기를 램프형 광원 발생기 또는 펄스형 광원 발생기로 구성하고, 상기 캡핑층에 지속적으로 또는 펄스적으로 자외선을 조사하는 것을 특징으로 하는 가변 저항 메모리 소자의 제조 방법.
- 제17항에 있어서, 상기 캡핑층에 상기 자외선을 조사할 때 상기 스테이지를 가열하여 상기 기판에 열을 동시에 가하거나, 상기 챔버의 상하부에 위치하는 자석 구조체를 통하여 상기 캡핑층에 자기장을 동시에 가하거나, 적외선을 동시에 조사하는 것을 특징으로 하는 가변 저항 메모리 소자의 제조 방법.
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