CN107017243B - 半导体器件结构及其制备方法、半导体器件版图结构 - Google Patents

半导体器件结构及其制备方法、半导体器件版图结构 Download PDF

Info

Publication number
CN107017243B
CN107017243B CN201610057020.1A CN201610057020A CN107017243B CN 107017243 B CN107017243 B CN 107017243B CN 201610057020 A CN201610057020 A CN 201610057020A CN 107017243 B CN107017243 B CN 107017243B
Authority
CN
China
Prior art keywords
layout
semiconductor device
semiconductor
symmetric
device structure
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN201610057020.1A
Other languages
English (en)
Other versions
CN107017243A (zh
Inventor
林赞诚
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
EverDisplay Optronics Shanghai Co Ltd
Original Assignee
EverDisplay Optronics Shanghai Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by EverDisplay Optronics Shanghai Co Ltd filed Critical EverDisplay Optronics Shanghai Co Ltd
Priority to CN201610057020.1A priority Critical patent/CN107017243B/zh
Publication of CN107017243A publication Critical patent/CN107017243A/zh
Application granted granted Critical
Publication of CN107017243B publication Critical patent/CN107017243B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Manufacturing & Machinery (AREA)
  • Semiconductor Integrated Circuits (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)

Abstract

本发明公开了一种半导体器件结构及其制备方法、半导体器件版图结构，涉及半导体器件的制备技术领域，可应用于诸如功率放大器、比较器等对于对称性要求较高的半导体器件的制备工艺中，通过利用多晶硅虚拟结构来替换传统的虚拟MOS，使得制备的器件在设计要求的同时，能够有效的确保器件不会因增设的多晶硅虚拟结构而过大的增大其尺寸，以使得制备的器件能够正常进行后续的封装工艺，使得最终封装后的器件具有较小的尺寸，在降低生产成本的同时，也符合当前半导体器件向小发展的趋势，有效提高器件的竞争力。

Description

半导体器件结构及其制备方法、半导体器件版图结构
技术领域
本发明涉及半导体器件制备技术领域，尤其涉及一种半导体器件结构及其制备方法、半导体器件版图结构。
背景技术
在版图(analog layout)设计时，对于因匹配(matching)方式而造成的非对称(mismatch)等诸多问题的要求非常高，尤其是在应用于诸如运算(OP)放大器、比较器(Comparator)等器件的差动对及镜像电流源(current mirror)的版图(analog layout)设计时，由于上述器件所包括的金属-氧化物-半导体场效应晶体管(Metal OxideSemiconductor，简称MOS)的周边图案是非对称的，所以在其周边会增设一些虚拟(dummy)MOS，以增加其图案的对称性，进而确保在器件制备中的多晶硅栅极(poly gate)刻蚀(etching)时，使得MOS周边的版图不会因刻蚀流速不同而致使器件出现非对称(mismatch)等缺陷的产生。
但是，在器件中的MOS周边增设虚拟MOS会使得器件的版图的尺寸(size)增大，甚至会因器件尺寸过大而致使器件无法进行后续的封装工艺，且较大尺寸的器件还会提升器件的制备及后续封装的成本，同时也与当前半导体器件向小发展的趋势相违背，进而大大降低了器件的竞争力。
发明内容
针对上述存在的问题，本发明公开了一种半导体器件结构及其制备方法、半导体器件版图结构，以克服现有技术中存在的因设置虚拟MOS而造成的器件尺寸增大，面板的利用率较低等缺陷，通过利用多晶硅虚拟结构来替换传统的虚拟MOS，使得制备的器件在保持原始尺寸不变的情况下，确保制备器件的对称性，进而降低工艺成本，有效提高面板的利用率。
为了实现上述目的，本发明采取的技术方案为：
一种半导体器件结构，包括：
半导体衬底；
对称器件结构，设置于所述半导体衬底上；
呈非对称图案的器件结构，分布于所述半导体衬底上且临近所述对称器件结构；
多晶硅虚拟结构，对应所述呈非对称图案的器件结构且临近所述对称器件结构设置于所述半导体衬底上，以提升制备所述对称器件结构的对称性。
作为一个优选的实施例，上述的半导体器件结构中：
所述半导体器件为功率放大器或运算放大器。
作为一个优选的实施例，上述的半导体器件结构中：
所述半导体器件为功率放大器时，所述对称器件结构为镜像电流源。
作为一个优选的实施例，上述的半导体器件结构中：
所述半导体器件为运算放大器时，所述对称器件结构为差动对器件。
本申请还提供了一种半导体器件版图结构，包括：
对称器件结构版图区；
非对称图案版图区，设置于临近所述对称器件结构版图区的位置处；
多晶硅虚拟结构版图区，对应所述非对称图案版图区设置于临近所述对称器件结构版图区的位置处，以提升采用对称器件结构版图区制备的对称器件结构的对称性。
作为一个优选的实施例，上述的半导体器件版图结构中：
所述半导体器件版图结构为功率放大器版图结构或运算放大器版图结构。
作为一个优选的实施例，上述的半导体器件版图结构中：
所述半导体器件版图结构为功率放大器版图结构时，所述对称器件结构版图区为镜像电流源版图区。
作为一个优选的实施例，上述的半导体器件版图结构中：
所述半导体器件版图结构为运算放大器版图结构时，所述对称器件结构版图区为差动对器件版图区。
本申请还提供了一种半导体器件的制备方法，所述方法包括：
提供一半导体衬底；
于所述半导体衬底上制备具有非对称图案的器件结构；
对应所述非对称图案于所述半导体衬底上制备多晶硅虚拟结构；
在所述半导体衬底上于临近所述多晶硅虚拟结构的位置处制备对称器件结构，以利用所述多晶硅虚拟结构提升制备的所述对称器件结构的对称性。
作为一个优选的实施例，上述的半导体器件的制备方法中：
所述半导体器件为功率放大器或运算放大器。
作为一个优选的实施例，上述的半导体器件的制备方法中：
所述半导体器件为功率放大器时，所述对称器件结构为镜像电流源。
作为一个优选的实施例，上述的半导体器件的制备方法中：
所述半导体器件为运算放大器时，所述对称器件结构为差动对器件。
上述发明具有如下优点或者有益效果：
半导体器件结构及其制备方法、半导体器件版图结构，可应用于诸如功率放大器、比较器等对于对称性要求较高的半导体器件的制备工艺中，通过利用多晶硅虚拟结构来替换传统的虚拟MOS(use POLY to take the place of dummy-MOS for matching)，能够在诸如栅极刻蚀等工艺时确保制备器件的对称性的同时，使得制备的器件在设计要求，且还能够有效的确保器件不会因增设的多晶硅虚拟结构而过大的增大其尺寸(甚至能够使得增设多晶硅虚拟结构后的器件尺寸与未增设多晶硅虚拟结构的器件尺寸相同，即增设的多晶硅虚拟结构不会增大器件的整体尺寸)，以使得制备的器件能够正常进行后续的封装工艺，使得最终封装后的器件具有较小的尺寸，在降低生产成本的同时，也符合当前半导体器件向小发展的趋势，有效提高器件的竞争力。
附图说明
通过阅读参照以下附图对非限制性实施例所作的详细描述，本发明及其特征、外形和优点将会变得更加明显。在全部附图中相同的标记指示相同的部分。并未可以按照比例绘制附图，重点在于示出本发明的主旨。
图1为本申请实施例一中半导体器件的结构示意图；
图2为本申请实施例二中半导体器件版图的结构示意图；
图3为图2中椭圆形区域的放大示意图；
图4为本申请实施例三中制备半导体器件结构的方法流程图。
具体实施方式
下面结合附图和具体的实施例，对本发明作进一步的说明，但是不作为本发明的限定。
实施例一：
本实施例提供了一种半导体器件结构，可应用于诸如功率放大器、比较器等对于对称性要求较高的半导体器件的制备工艺中；例如，当应用于诸如功率放大器的制备时，本实施例中阐述的半导体器件结构可为镜像电流源等具有对称性分布的结构，而当应用于诸如运算放大器的制备时，本实施例中阐述的半导体器件结构则可为差动对器件等对对称性要求较高的器件结构。
图1为本申请实施例一中半导体器件的结构示意图(需要注意的是，图1仅是半导体器件结构的大致分布俯视图)；如图1所示，在半导体衬底11上设置有具有非对称图案的器件结构12、多晶硅虚拟结构(POLY dummy)13和对称器件结构14(例如相对于图1中的虚线呈现对称分布)；多晶硅虚拟结构(POLY dummy)13能够在对称器件结构14制备时，提升其工艺的均匀性，以提升制备的对称器件结构14的对称性。
具体的，上述的非对称图案的器件结构12、多晶硅虚拟结构(POLY dummy)13和对称器件结构14均可包括一个或多个器件结构，而作为一个整体的图形，非对称图案的器件结构12呈现非对称的分布于半导体衬底11上，而对称器件结构14则相应的呈现对称的分布于半导体衬底11上。由于在实际的应用中，上述的对称器件结构14一般可为诸如差动器件或镜像电流源等对于对应性要求较高的器件结构，而由于在制备该对称器件结构14时，分布在其周围的器件一般呈现非对称图案(即具有非对称图案的器件结构12)，会使得在制备该对称器件结构14时各个部分的工艺参数分布不均，尤其是在进行诸如刻蚀(如制备MOS时进行的多晶硅栅极(POLY gate)刻蚀工艺)等工艺时，图形密度不同的结构会造成刻蚀流速不同，进而使得制备的对称器件结构14的各部分刻蚀速率会不同，造成最终制备的对称器件结构14呈现非对称(mismatch)；而为了解决该技术缺陷，本申请中通过预先在临近制备对称器件结构14的位置处，对应上述的非对称图案预置一些符合设计规则(design rule)的多晶硅虚拟结构(poly dummy)13，以使得分布在对称器件结构14周围的图形密度较为均匀，进而在进行诸如上述的刻蚀等工艺时，促使各部分进行的工艺参数及环境均较为平均，以最终提升制备的对称器件结构14的对称性；另外，由于增设的多晶硅虚拟结构13的尺寸较小，故其不会增加半导体器件的整体尺寸(即芯片尺寸(die size))，且又能提升制备的对称器件的对称性(matching)。
例如，在显示面板的运算(OP)放大器的制备过程中，制备尺寸相同(如宽度W＝20um，长度L＝4um，膜层数M＝4)的MOS(如PMOS)差动对时，可对应该MOS差动对设置区域周围的器件分布图形，临近上述的MOS差动对设置区域设置多晶硅虚拟结构(POLY dummy)以替换传统的虚拟MOS(dummy MOS)，来提升在上述设置区域中制备MOS差动对的对称性。
实施例二：
本实施例的半导体器件版图可应用于制备上述的实施例一中的半导体器件结构(本实施例中的半导体器件版图也是可应用于制备诸如功率放大器、比较器等对于对称性要求较高的半导体器件的制备工艺中)。
具体的，上述的半导体器件版图可包括对称器件结构版图区、对称器件结构版图区的位置处设置的非对称图案版图区和多晶硅虚拟结构版图区，且该多晶硅虚拟结构版图区对应非对称图案版图区设置于临近对称器件结构版图区的位置处，以提升采用对称器件结构版图区制备的对称器件结构的对称性。另外，上述的述半导体器件版图结构可为功率放大器版图结构或运算放大器版图结构，且当半导体器件版图结构为功率放大器版图结构时，对称器件结构版图区为镜像电流源版图区，即可用于制备镜像电流源结构，而当半导体器件版图结构为运算放大器版图结构时，该对称器件结构版图区则为差动对器件版图区，即可用于制备差动对器件。
需要注意的是，由于本实施例中的版图结构与实施例一中的半导体器件结构是相互对应的，故其具体的设置位置及区域均可对应上述实施例一及附图进行理解，如对称器件结构版图区可对应图1中的对称器件结构14来设置，非对称图案版图区则可对应图1中的非对称器件结构12来设置，而多晶硅虚拟结构版图区则可对应图1中的多晶硅虚拟结构13来设置。
下面就以运算放大器中的差动对为例进行具体说明，图2为本申请实施例二中半导体器件版图的结构示意图，图3为图2中椭圆形区域的放大示意图；其中，图2中示出了同一个半导体器件的三种版图，版图21为原始未加虚拟结构(dummy)的器件版图，版图22则为基于版图21增设MOS虚拟结构221的器件版图，而版图23则为基于版图21增设多晶硅虚拟结构231的器件版图，且上述版图21、22、23中均设置有对称器件1及非对称器件2；如图2～3所示，在实际工艺中，相较于原始未加虚拟结构(dummy)的器件版图21，增设MOS虚拟结构221的器件版图22和增设多晶硅虚拟结构231的器件版图中的在差动对两侧的刻蚀均匀性会好很多；而相较于增设MOS虚拟结构221的器件版图22，原始未加虚拟结构(dummy)的器件版图21和增设多晶硅虚拟结构231的器件版图的尺寸会小很多，且增设多晶硅虚拟结构231的器件版图的尺寸和原始未加虚拟结构(dummy)的器件版图21的尺寸几乎完全相同；所以，结合图2～3能够非常明显的获悉，本实施例中的半导体器件版图结构能够在保持尺寸不变的前提下，提高诸如面板等器件的利用率的同时，还能有效的降低刻蚀不均等制备工艺而引起的器件的非对称性。
实施例三：
本实施例提供了一种制备半导体器件的方法，可基于上述实施例一和/或实施例二的基础上，如可利用上述实施例二的半导体器件版图结果通过本实施例制备半导体器件的方法来制备实施例一中的半导体器件结构；所以，本实施例中的半导体器件的制备方法也可适用于制备诸如功率放大器、比较器等对于对称性要求较高的半导体器件的制备工艺中。
图4为本申请实施例三中制备半导体器件结构的方法流程图，如图1～4所示，本实施例中半导体器件的制备方法包括：
首先，提供一半导体衬底(可为制备有其他器件结构的半导体基底)11。
其次，于半导体衬底11上制备具有非对称图案的器件结构12。
之后，对应器件结构12的非对称图案于半导体衬底11上制备多晶硅虚拟结构13。
最后，在半导体衬底11上于临近多晶硅虚拟结构13的位置处制备对称器件结构14，以利用多晶硅虚拟结构13来提升制备的对称器件结构(如镜像电流源或差动对)14的对称性。
综上所述，本申请中的半导体器件结构及其制备方法、半导体器件版图结构，通过增设多晶硅虚拟结构，能够在诸如栅极刻蚀等工艺时确保制备器件的对称性的同时，使得制备的器件在设计要求，且还能够有效的确保器件不会因增设的多晶硅虚拟结构而增大尺寸，进而在有效提高诸如面板等器件的利用率的同时，还能使得制备的器件能够正常进行后续的封装工艺，进而降低生产成本的同时，也符合当前半导体器件向小发展的趋势，有效提高器件的竞争力。
需要注意的是，由于实施例一至三为相互对应的半导体器件结构的版图、结构及制备方法，故在实施例一中提及的相同或相应的技术特征均可适应性的应用于实施例二和/或实施例三中，在实施例二中提及的相同或相应的技术特征均可适应性的应用于实施例一和/或实施例三中，而在实施例三中提及的相同或相应的技术特征均可适应性的应用于实施例一和/或实施例二中；另外，在上述实施例的阐述过程中，为了阐述简洁，在不同的实施例中均对其他实施例中已经记载的内容会有不同程度的省略，但本领域技术人员应当理解的是，任一实施例中记载的技术特征均可适应性的应用于其他实施例中，相应的均应理解为在其他实施例中有所记载。
本领域技术人员应该理解，本领域技术人员结合现有技术以及上述实施例可以实现所述变化例，在此不予赘述。这样的变化例并不影响本发明的实质内容，在此不予赘述。
以上对本发明的较佳实施例进行了描述。需要理解的是，本发明并不局限于上述特定实施方式，其中未尽详细描述的设备和结构应该理解为用本领域中的普通方式予以实施；任何熟悉本领域的技术人员，在不脱离本发明技术方案范围情况下，都可利用上述揭示的方法和技术内容对本发明技术方案做出许多可能的变动和修饰，或修改为等同变化的等效实施例，这并不影响本发明的实质内容。因此，凡是未脱离本发明技术方案的内容，依据本发明的技术实质对以上实施例所做的任何简单修改、等同变化及修饰，均仍属于本发明技术方案保护的范围内。

Claims (10)

1.一种半导体器件结构，其特征在于，包括：
半导体衬底；
对称器件结构，设置于所述半导体衬底上；
呈非对称图案的器件结构，分布于所述半导体衬底上且临近所述对称器件结构；
多晶硅虚拟结构，对应所述呈非对称图案的器件结构且临近所述对称器件结构设置于所述半导体衬底上，以提升制备所述对称器件结构的对称性。
2.如权利要求1所述的半导体器件结构，其特征在于，所述半导体器件为功率放大器或运算放大器。
3.如权利要求2所述的半导体器件结构，其特征在于，所述半导体器件为功率放大器时，所述对称器件结构为镜像电流源。
4.如权利要求2所述的半导体器件结构，其特征在于，所述半导体器件为运算放大器时，所述对称器件结构为差动对器件。
5.一种半导体器件版图结构，其特征在于，包括：
对称器件结构版图区；
非对称图案版图区，设置于临近所述对称器件结构版图区的位置处；
多晶硅虚拟结构版图区，对应所述非对称图案版图区设置于临近所述对称器件结构版图区的位置处，以提升采用对称器件结构版图区制备的对称器件结构的对称性。
6.如权利要求5所述的半导体器件版图结构，其特征在于，所述半导体器件版图结构为功率放大器版图结构或运算放大器版图结构。
7.如权利要求6所述的半导体器件版图结构，其特征在于，所述半导体器件版图结构为功率放大器版图结构时，所述对称器件结构版图区为镜像电流源版图区。
8.如权利要求6所述的半导体器件版图结构，其特征在于，所述半导体器件版图结构为运算放大器版图结构时，所述对称器件结构版图区为差动对器件版图区。
9.一种半导体器件的制备方法，其特征在于，所述方法包括：
提供一半导体衬底；
于所述半导体衬底上制备具有非对称图案的器件结构；
对应所述非对称图案于所述半导体衬底上制备多晶硅虚拟结构；
在所述半导体衬底上于临近所述多晶硅虚拟结构的位置处制备对称器件结构，以利用所述多晶硅虚拟结构提升制备的所述对称器件结构的对称性。
10.如权利要求9所述的半导体器件的制备方法，其特征在于，所述半导体器件为功率放大器或运算放大器。
CN201610057020.1A 2016-01-27 2016-01-27 半导体器件结构及其制备方法、半导体器件版图结构 Active CN107017243B (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN201610057020.1A CN107017243B (zh) 2016-01-27 2016-01-27 半导体器件结构及其制备方法、半导体器件版图结构

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN201610057020.1A CN107017243B (zh) 2016-01-27 2016-01-27 半导体器件结构及其制备方法、半导体器件版图结构

Publications (2)

Publication Number Publication Date
CN107017243A CN107017243A (zh) 2017-08-04
CN107017243B true CN107017243B (zh) 2020-04-28

Family

ID=59438933

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201610057020.1A Active CN107017243B (zh) 2016-01-27 2016-01-27 半导体器件结构及其制备方法、半导体器件版图结构

Country Status (1)

Country Link
CN (1) CN107017243B (zh)

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101752368A (zh) * 2008-12-18 2010-06-23 台湾积体电路制造股份有限公司 具有可变设计规则的标准单元架构和方法
CN102664142A (zh) * 2012-04-19 2012-09-12 浙江大学 对现有版图填充冗余多晶硅条阵列的插入方法

Family Cites Families (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20100079294A (ko) * 2008-12-31 2010-07-08 주식회사 동부하이텍 반도체 소자용 마스크 패턴 형성 방법

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101752368A (zh) * 2008-12-18 2010-06-23 台湾积体电路制造股份有限公司 具有可变设计规则的标准单元架构和方法
CN102664142A (zh) * 2012-04-19 2012-09-12 浙江大学 对现有版图填充冗余多晶硅条阵列的插入方法

Also Published As

Publication number Publication date
CN107017243A (zh) 2017-08-04

Similar Documents

Publication Publication Date Title
US10199378B2 (en) Special construct for continuous non-uniform active region FinFET standard cells
JP5235936B2 (ja) 半導体装置及びそのレイアウト作成方法
US8987128B2 (en) Cross-coupling based design using diffusion contact structures
US9754064B2 (en) Integrated circuit design method
JP6570640B2 (ja) 配列基板と、表示パネルと、配列基板の調製方法
US20060113533A1 (en) Semiconductor device and layout design method for the same
JP2015514321A (ja) Ｔｆｔ、該ｔｆｔを製造するマスク、アレイ基板及び表示装置
US9006100B2 (en) Middle-of-the-line constructs using diffusion contact structures
WO2019179246A1 (zh) 阵列基板的制作方法、阵列基板及液晶显示面板
US8921179B2 (en) Edge and strap cell design for SRAM array
US9105643B2 (en) Bit cell with double patterned metal layer structures
CN109669319A (zh) 改善多晶硅层线端尺寸均一性的opc修正方法
CN103681514B (zh) 阵列基板及其制作方法、显示装置
CN102738121B (zh) 一种套刻偏差检查标记及其制作方法
CN104934446A (zh) 薄膜晶体管阵列基板及其制作方法
CN107017243B (zh) 半导体器件结构及其制备方法、半导体器件版图结构
US9530731B2 (en) Method of optical proximity correction for modifying line patterns and integrated circuits with line patterns modified by the same
US20180149934A1 (en) Array substrate and liquid crystal display panel
US8791577B2 (en) Bit cell with triple patterned metal layer structures
JP4998347B2 (ja) マスクパターン作成方法
US9070602B2 (en) Method for fabricating liquid crystal display
TWI453835B (zh) 畫素結構及其製作方法
KR20110104767A (ko) 반도체 장치의 제조 방법
US20080105872A1 (en) Pixel structure
CN102411644B (zh) 电路布局的调整方法

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant
CP01 Change in the name or title of a patent holder

Address after: 201506, building two, building 100, 1, Jinshan Industrial Road, 208, Shanghai, Jinshan District

Patentee after: Shanghai Hehui optoelectronic Co., Ltd

Address before: 201506, building two, building 100, 1, Jinshan Industrial Road, 208, Shanghai, Jinshan District

Patentee before: EverDisplay Optronics (Shanghai) Ltd.

CP01 Change in the name or title of a patent holder