CN107004439B - 静态随机存取存储器sram位单元 - Google Patents

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Abstract

公开了具有跨静态随机存取存储器(SRAM)位单元的边界边缘拆分的字线着陆焊盘(312(1),312(2),312(3))的SRAM位单元。在一个方面，公开了一种SRAM位单元，其采用第二金属层(M2)中的写字线(302)、第三金属层(M4)中的第一读字线(304)、以及第四金属层(M4)中的第二读字线(306)。采用在分开的金属层中的字线允许字线具有更宽的宽度，这会减小字线电阻，减少访问时间，并且增强SRAM位单元的性能。为了采用在分开的金属层中的字线，第一金属层中的多条迹线被采用。为了将读字线耦合至迹线以与SRAM位单元晶体管通信，着陆焊盘被布置在SRAM位单元的边界边缘之内和之外的相应迹线上。与写字线相对应的着陆焊盘被置于SRAM位单元的边界边缘内的相应迹线上。

Description

静态随机存取存储器SRAM位单元
优先权要求
本申请要求于2014年12月3日提交且题为“STATIC RANDOM ACCESS MEMORY(SRAM)BIT CELLS WITH WORDLINE LANDING PADS SPLIT ACROSS BOUNDARY EDGES OF THE SRAMBIT CELLS(具有跨静态随机存取存储器(SRAM)位单元的边界边缘拆分的字线着陆焊盘的SRAM位单元)”的美国专利申请S/N.14/559,258的优先权，其通过引用整体纳入于此。
背景
I.公开领域
本公开的技术一般涉及静态随机存取存储器(SRAM)位单元，尤其涉及SRAM位单元的物理设计。
II.背景技术
基于处理器的计算机系统包括用于数据存储的存储器。存在不同类型的存储器，每种存储器处理某些独特的特征。例如，静态随机存取存储器(SRAM)是可在基于处理器的计算机系统中采用的一种存储器类型。不同于例如动态随机存取存储器(DRAM)，SRAM可以存储数据而无需周期性地刷新存储器。SRAM包含在SRAM数据阵列中按行和列组织的多个SRAM位单元(也被称为“位单元”)。对于SRAM数据阵列中的任何给定行，SRAM数据阵列的每一列包括其中存储了单个数据值或比特的SRAM位单元。对期望SRAM位单元行的访问由对应于读和写操作的字线来控制。读字线提供用于经由相应的读端口来读取存储在SRAM位单元中的比特的访问。此外，写字线提供用于经由相应的写端口来向SRAM位单元写入比特的访问。
就此而言，SRAM位单元可被设计成具有用于读取和写入与该SRAM位单元相关联的比特的多个端口。作为非限定性示例，图1解说了常用的三端口SRAM位单元100的电路图，其包括第一读字线102、第二读字线104、以及写字线106。以此方式，三端口SRAM位单元100被配置成经由第一读端口108和第二读端口110来读取，并且经由写端口112来写入。此外，三端口SRAM位单元100被配置成在两(2)个反相器114、116内存储单个比特，其中反相器114、116交叉耦合以保持表示该比特的数据值的电荷。
继续参照图1，为了经由第一读端口108来读取三端口SRAM位单元100，第一读位线118被预充电至逻辑‘1’值，并且第一读字线102被配置成激活第一读存取晶体管120。以此方式，如果所存储的比特具有逻辑‘1’值，则反相器114、116被配置成向第一读存取晶体管122提供逻辑‘0’值。逻辑‘0’值不会激活第一读存取晶体管122，由此保留第一读位线118上的逻辑‘1’值。相反，如果所存储的比特具有逻辑‘0’值，则反相器114、116被配置成向第一读存取晶体管122提供逻辑‘1’值。逻辑‘1’值激活第一读存取晶体管122，由此经由接地电压源124来向第一读位线118提供逻辑‘0’值。第二读字线104、第二读位线126、第二读存取晶体管128、130、以及接地电压源124按类似方式被配置成经由第二读端口110执行读取。
继续参照图1，为了经由写端口112来向三端口SRAM位单元100写入比特，写字线106被配置成激活两(2)个写存取晶体管132、134。要写入三端口SRAM位单元100的值由写位线136提供，而补值由补写位线138提供。由此，为了写入逻辑‘1’值，写字线106激活写存取晶体管132、134，并且写位线136提供逻辑‘1’值而同时补写位线138提供逻辑‘0’值。此类逻辑值的配置使得反相器114、116存储逻辑‘1’值。相反，为了写入逻辑‘0’值，写字线106激活写存取晶体管132、134，并且写位线136和补写位线138分别提供逻辑‘0’值和逻辑‘1’值。以此方式，三端口SRAM位单元100对于独立的读操作可以使用第一读字线102和第二读字线104来访问，并且对于写操作可以使用写字线106来访问。
虽然图1中的三端口SRAM位单元100的电路设计提供了以上描述的功能性，但该物理设计可能是性能局限的来源。值得注意的是，随着第一读存取晶体管120、122、第二读存取晶体管128、130、写存取晶体管132、134、以及与反相器114、116相关联的晶体管的栅极长度持续减小至十四(14)纳米(nm)及以下，与某些制造技术(诸如自对准双图案化(SADP))相关联的设计规则要求特定金属层具有单向取向。然而，将三端口SRAM位单元100设计成遵循此类设计规则可能会增加相应物理设计的复杂度。物理设计的复杂度增加通常会导致第一和第二读字线102、104的宽度和写字线106的宽度减小。随着第一和第二读字线102、104以及写字线106的宽度减小，每个字线102、104、106的电阻增大。第一和第二读字线102、104以及写字线106的电阻增大会增加每条字线102、104、106的存取时间，由此会降低三端口SRAM位单元100的性能。因此，设计具有遵循设计规则的物理设计而同时具有电阻减小的字线的三端口SRAM位单元将是有利的，由此提高三端口SRAM位单元的性能。
公开概述
详细描述中公开的各方面包括具有跨静态随机存取存储器(SRAM)位单元的边界边缘拆分的字线着陆焊盘的SRAM位单元。还公开了相关方法。在一个方面，公开了一种SRAM位单元，其采用第二金属层中的写字线，与第二金属层不同的第三金属层中的第一读字线、以及与第二和第三金属层不同的第四金属层中的第二读字线。通过采用在分开的金属层中的写字线以及第一和第二读字线，该写字线以及第一和第二读字线各自可被设计成遵循设计规则而同时具有增大的宽度。此类增大的宽度对应于每个对应字线减小的电阻，这减少每个对应的访问时间，由此提高SRAM位单元的性能。
为了采用在分开的金属层中的写字线以及第一和第二读字线，SRAM位单元还采用第一金属层中的多条迹线。为了将第一读字线耦合至这些迹线以便耦合至SRAM位单元中的晶体管，与第一读字线相对应的着陆焊盘被布置在对应的迹线上。此类着陆焊盘布置在对应的迹线上从而被置于SRAM位单元的边界边缘的第一侧上。然而，为了将第二读字线耦合至这些迹线，与第二读字线相对应的着陆焊盘被布置在SRAM位单元的边界边缘的第二侧上的对应迹线上。此外，与写字线相对应的着陆焊盘也被置于对应的迹线上，其中此类着陆焊盘被置于SRAM位单元的多个边界边缘中的每个边界边缘内。
就此而言，在一个方面，公开了一种SRAM位单元。该SRAM位单元包括第一金属层中采用的多条迹线。该SRAM位单元进一步包括第二金属层中采用的写字线。该SRAM位单元进一步包括第三金属层中采用的第一读字线。该SRAM位单元进一步包括第四金属层中采用的第二读字线。该SRAM位单元进一步包括布置在该多条迹线中对应的迹线上的多个第一读字线着陆焊盘中的每个第一读字线着陆焊盘，其中每个第一读字线着陆焊盘和对应的迹线被布置在该SRAM位单元的边界边缘的第一侧上。该SRAM位单元进一步包括布置在该多条迹线中对应的迹线上的多个第二读字线着陆焊盘中的每个第二读字线着陆焊盘，其中每个第二读字线着陆焊盘和对应的迹线被布置在该SRAM位单元的边界边缘的第二侧上。该SRAM位单元进一步包括布置在该多条迹线中对应的迹线上的多个写字线着陆焊盘中的每个写字线着陆焊盘，其中每个写字线着陆焊盘和对应的迹线被布置在该SRAM位单元的多个边界边缘中的每个边界边缘内。
在另一方面，公开了一种SRAM位单元。该SRAM位单元包括用于布置第一金属层中采用的多条迹线的装置。该SRAM位单元进一步包括用于布置第二金属层中采用的写字线的装置。该SRAM位单元进一步包括用于布置第三金属层中采用的第一读字线的装置。该SRAM位单元进一步包括用于布置第四金属层中采用的第二读字线的装置。该SRAM位单元进一步包括用于在该多条迹线中对应的迹线上布置多个第一读字线着陆焊盘中的每个第一读字线着陆焊盘的装置，其中每个第一读字线着陆焊盘和对应的迹线被布置在该SRAM位单元的边界边缘的第一侧上。该SRAM位单元进一步包括用于在该多条迹线中对应的迹线上布置多个第二读字线着陆焊盘中的每个第二读字线着陆焊盘的装置，其中每个第二读字线着陆焊盘和对应的迹线被布置在该SRAM位单元的边界边缘的第二侧上。该SRAM位单元进一步包括用于在该多条迹线中对应的迹线上布置多个写字线着陆焊盘中的每个写字线着陆焊盘的装置，其中每个写字线着陆焊盘和对应的迹线被布置在该SRAM位单元的多个边界边缘中的每个边界边缘内。
在另一方面，公开了一种制造SRAM位单元的方法。该方法包括布置第一金属层中采用的多条迹线。该方法进一步包括布置第二金属层中采用的写字线。该方法进一步包括布置第三金属层中采用的第一读字线。该方法进一步包括布置第四金属层中采用的第二读字线。该方法进一步包括在该多条迹线中对应的迹线上布置多个第一读字线着陆焊盘中的每个第一读字线着陆焊盘，其中每个第一读字线着陆焊盘和对应的迹线被布置在该SRAM位单元的边界边缘的第一侧上。该方法进一步包括在该多条迹线中对应的迹线上布置多个第二读字线着陆焊盘中的每个第二读字线着陆焊盘，其中每个第二读字线着陆焊盘和对应的迹线被布置在该SRAM位单元的边界边缘的第二侧上。该方法进一步包括在该多条迹线中对应的迹线上布置多个写字线着陆焊盘中的每个写字线着陆焊盘，其中每个写字线着陆焊盘和对应的迹线被布置在该SRAM位单元的多个边界边缘中的每个边界边缘内。
在另一方面，公开了一种SRAM。该SRAM包括：SRAM阵列，其包括多个SRAM位单元。该多个SRAM位单元中的每个SRAM位单元包括第一金属层中采用的多条迹线。该多个SRAM位单元中的每个SRAM位单元进一步包括第二金属层中采用的写字线。该多个SRAM位单元中的每个SRAM位单元进一步包括第三金属层中采用的第一读字线。该多个SRAM位单元中的每个SRAM位单元进一步包括第四金属层中采用的第二读字线。该多个SRAM位单元中的每个SRAM位单元进一步包括布置在该多条迹线中对应的迹线上的多个第一读字线着陆焊盘中的每个第一读字线着陆焊盘，其中每个第一读字线着陆焊盘和对应的迹线被布置在该SRAM位单元的边界边缘的第一侧上。该多个SRAM位单元中的每个SRAM位单元进一步包括布置在该多条迹线中对应的迹线上的多个第二读字线着陆焊盘中的每个第二读字线着陆焊盘，其中每个第二读字线着陆焊盘和对应的迹线被布置在该SRAM位单元的边界边缘的第二侧上。该多个SRAM位单元中的每个SRAM位单元进一步包括布置在该多条迹线中对应的迹线上的多个写字线着陆焊盘中的每个写字线着陆焊盘，其中每个写字线着陆焊盘和对应的迹线被布置在该SRAM位单元的多个边界边缘中的每个边界边缘内。
附图简述
图1是采用写字线和两(2)个读字线的示例性三端口静态随机存取存储器(SRAM)位单元的电路图；
图2是解说采用写字线和两(2)个读字线的示例性三端口SRAM位单元的第一金属层和第二金属层的物理布局图，其中写字线是多向的；
图3是采用写字线和两(2)个读字线的示例性SRAM位单元的横截面图，其中迹线被设计成允许分开的金属层上的单向字线以增大此类字线的宽度，由此减小电阻并增强性能；
图4是解说图3中的SRAM位单元的金属一(1)(M1)层和金属二(2)(M2)层的物理布局图；
图5是解说图3中的SRAM位单元的M2金属层和金属三(3)(M3)层的物理布局图；
图6是解说图3中的SRAM位单元的M3金属层和金属四(4)(M4)层的物理布局图；
图7是解说图3中的SRAM位单元的M4金属层和金属五(5)(M5)层的物理布局图；
图8是解说图3中的SRAM位单元的M5金属层和金属六(6)(M6)层的物理布局图；
图9是解说用于制造图3中的SRAM位单元的示例性过程的流程图，其中迹线被设计成允许在分开的金属层上的单向读字线和写字线以增大此类字线的宽度，由此减小电阻并增强性能；以及
图10是可包括图3中的SRAM位单元的示例性的基于处理器的系统的框图。
详细描述
现在参照附图，描述了本公开的若干示例性方面。措辞“示例性”在本文中用于表示“用作示例、实例或解说”。本文中描述为“示例性”的任何方面不必被解释为优于或胜过其他方面。
详细描述中公开的各方面包括具有跨静态随机存取存储器(SRAM)位单元的边界边缘拆分的字线着陆焊盘的SRAM位单元。还公开了相关方法。在一个方面，公开了一种SRAM位单元，其采用第二金属层中的写字线，与第二金属层不同的第三金属层中的第一读字线、以及与第二和第三金属层不同的第四金属层中的第二读字线。通过采用在分开的金属层中的写字线以及第一和第二读字线，该写字线以及第一和第二读字线各自可被设计成遵循设计规则同时具有增大的宽度。此类增大的宽度对应于每个对应字线减小的电阻，这减少每个对应的访问时间，由此提高SRAM位单元的性能。
为了采用在分开的金属层中的写字线以及第一和第二读字线，SRAM位单元还采用第一金属层中的多条迹线。为了将第一读字线耦合至这些迹线以便耦合至SRAM位单元中的晶体管，与第一读字线相对应的着陆焊盘被布置在对应的迹线上。此类着陆焊盘布置在对应的迹线上从而被置于SRAM位单元的边界边缘的第一侧上。然而，为了将第二读字线耦合至这些迹线，与第二读字线相对应的着陆焊盘被布置在SRAM位单元的边界边缘的第二侧上对应的迹线上。此外，与写字线相对应的着陆焊盘也被置于对应的迹线上，其中此类着陆焊盘被置于SRAM位单元的每个边界边缘内。
在讨论始于图3的采用在分开的金属层上的字线的SRAM位单元的具体细节之前，首先描述设计规则和设计复杂性。就此而言，图2解说了包括三端口SRAM位单元202(1)-202(4)的SRAM阵列200。本文现在描述三端口SRAM位单元202(1)，而三端口SRAM位单元202(2)-202(4)被理解为包括与三端口SRAM位单元202(1)相似的特征。三端口SRAM位单元202(1)包括写字线204、第一读字线206、以及第二读字线208。写字线204在金属二(2)(M2)层中被采用，而第一读字线206和第二读字线208在金属三(3)(M3)层中被采用。值得注意的是，在该示例中，M3金属层垂直毗邻M2金属层。如本文所使用的，垂直毗邻指的是一金属层(MA)布置在另一金属层(MB)顶侧之上，其中在MA直接布置在MB顶侧上、或MA布置在MB顶侧上方(其中MA与MB之间布置有附加金属层)的情况下，MA垂直毗邻MB。
继续参照图2，写字线204被设计成具有多向取向。此类多向取向允许按水平和垂直方向两者布置写字线204，其中写字线204在三端口SRAM位单元202(1)中的相应线圈210(也被称为“凹凸(jog)”)处改变方向。然而，与某些制造技术相关联的设计规则要求特定金属层具有单向取向。作为非限定性示例，当采用自对准双图案化(SADP)制造技术(其中晶体管具有小于或等于十四(14)纳米(nm)的栅极长度)时，需要此类设计规则。将三端口SRAM位单元202(1)设计成遵循此类设计规则可能会增加物理设计的复杂度。作为非限定性示例，通过消除与线圈210类似的线圈的使用，遵循此类设计规则可能会增加设计复杂度。消除此类线圈可能要求字线被设计成具有较高密度，由此会减小写字线204以及第一和第二读字线206、208的宽度。宽度的此类减小对应于电阻的增大，并由此增加写字线204以及第一和第二读字线206、208的访问时间。因此，设计具有遵循设计规则的物理设计同时与三端口SRAM位单元202(1)的字线204、206、208相比具有电阻减小的字线的SRAM位单元将是有利的。电阻的此类减小将导致每个字线的访问时间减少，由此会增强SRAM位单元的性能。
就此而言，图3解说了采用写字线302、第一读字线304和第二读字线306的示例性SRAM位单元300(1)的横截面图。由于SRAM位单元300(1)采用写字线302以及第一和第二读字线304、306，因此其可被称为三端口SRAM位单元300(1)。SRAM位单元300(1)包括迹线308(1)-308(16)，这些迹线被设计成允许按单向取向在分开的金属层上独立采用写字线302以及第一和第二读字线304、306。与采用在非分开的金属层中的写字线302以及第一和第二读字线304、306(类似于图2中的三端口SRAM位单元202(1))相比，以此方式设计写字线302以及第一和第二读字线304、306可以增大字线302、304和306的宽度。作为非限定性示例，在分开的金属层上布置写字线302以及第一和第二读字线304、306可以允许字线302、304、306被设计成具有较低密度，由此增大了写字线302以及第一和第二读字线304、306的宽度。此类增大的宽度对应于与写字线302以及第一和第二读字线304、306相关联的减小的电阻。写字线302以及第一和第二读字线304、306的电阻减小对应于每条字线的访问时间减少，由此增强了SRAM位单元300(1)的性能。
继续参照图3，在该方面，SRAM位单元300(1)采用第二金属层中的写字线302，其中第二金属层是金属二(2)(M2)层。此外，第一读字线304在不同于第二金属层的第三金属层中被采用，其中第三金属层是金属四(4)(M4)层。另外，第二读字线306在第四金属层中被采用，其中第四金属层是金属六(6)(M6)层。值得注意的是，在该方面，M6金属层垂直毗邻M4金属层，M4金属层垂直毗邻M2金属层。通过分别在M2、M4和M6金属层中采用写字线302以及第一和第二读字线304、306，写字线302以及第一和第二读字线304、306各自可被设计成遵循要求单向取向的设计规则。如先前所描述的，采用写字线302以及第一和第二读字线304、306可以允许将每条字线302、304、306设计成具有较低密度，由此增大了每条字线302、304、306的宽度。相较于图2中的三端口SRAM位单元202(1)中的对应电阻，此类增大的宽度对应于写字线302以及第一和第二读字线304、306的减小的电阻。电阻减小会减少写字线302以及第一和第二读字线304、306的访问时间，并由此增强SRAM位单元300(1)的性能。
继续参照图3，为了分别在M2、M4和M6金属层中独立地采用写字线302以及第一和第二读字线304、306，SRAM位单元300(1)还采用迹线308(1)-308(16)。在该方面，迹线308(1)-308(16)在第一金属层中被采用，其中第一金属层是布置在基层310上的金属一(1)(M1)层。在该方面，迹线308(1)-308(16)被配置成藉由相应触点(未示出)来耦合至基层310中的晶体管(未示出)。作为非限定性示例，迹线308(1)-308(16)可被配置成使用中部制程触点来耦合至基层310中的前端制程晶体管。以此方式，基层310采用形成SRAM位单元300(1)的晶体管(诸如前端制程晶体管)所需要的多晶硅。值得注意的是，在该方面，M6、M4和M2金属层垂直毗邻M1金属层。另外，SRAM位单元300(1)采用配置成将每个相应金属层耦合至毗邻金属层的通孔。以此方式，通孔五(通孔5)被配置成将M6金属层耦合至金属五(5)(M5)层，通孔四(通孔4)被配置成将M5金属层耦合至M4金属层，通孔三(通孔3)被配置成将M4金属层耦合至M3金属层，并且通孔二(通孔2)被配置成将M3金属层耦合至M2金属层。
继续参照图3，为了将第一读字线304耦合至对应的迹线308(1)-308(16)以便与SRAM位单元300(1)中的晶体管(未示出)通信，与第一读字线304相对应的第一读字线着陆焊盘312(在本文中也被称为“着陆焊盘312”)被布置在对应迹线308(1)-308(16)上。此类着陆焊盘312和对应的迹线308(1)-308(16)布置在SRAM位单元300(1)的边界边缘的第一侧上。然而，为了将第二读字线306耦合至对应的迹线308(1)-308(16)，与第二读字线306相对应的第二读字线着陆焊盘314(在本文中也被称为“着陆焊盘314”)被布置在SRAM位单元300(1)的边界边缘的第二侧上对应的迹线308(1)-308(16)上。此外，与写字线302相对应的写字线着陆焊盘316(在本文中也被称为“着陆焊盘316”)同样被置于对应的迹线308(1)-308(16)上，其中此类着陆焊盘316置于SRAM位单元300(1)的每个边界边缘内。
就此而言，图4解说了包括SRAM位单元300(1)-300(8)的SRAM阵列400的M1金属层和M2金属层，其中SRAM位单元300(2)-300(8)类似于图3中的SRAM位单元300(1)。值得注意的是，尽管出于清楚起见而用虚线对SRAM位单元300(1)-300(8)进行了划界，但是各自相应的边界边缘402表示SRAM位单元300(1)-300(8)的实际边缘。以此方式，边界边缘402(1)-402(4)表示SRAM位单元300(1)的实际边缘。本文现在描述SRAM位单元300(1)的细节，然而要理解，SRAM位单元300(2)-300(8)包括与SRAM位单元300(1)相似的特征。
继续参照图4，在该方面，SRAM位单元300(1)包括M1金属层中的十六(16)条迹线308(1)-308(16)。值得注意的是，SRAM位单元300(2)包括十六(16)条迹线308(17)-308(32)。迹线308(1)包括配置成将迹线308(1)耦合至M2金属层的着陆焊盘312(1)，其中迹线308(1)和着陆焊盘312(1)被布置在SRAM位单元300(1)的边界边缘402(1)的第一侧404(1)上。在该方面，第一侧404(1)在边界边缘402(1)之外。使用着陆焊盘312(1)将迹线308(1)耦合至M2金属层提供了将第一读字线304耦合至迹线308(1)以与SRAM位单元300(1)的晶体管通信的路径的一部分。另外，迹线308(2)包括配置成将迹线308(2)耦合至M2金属层的着陆焊盘314(1)。由于着陆焊盘314(1)布置在迹线308(2)上，因此着陆焊盘314(1)布置在SRAM位单元300(1)的边界边缘402(1)的第二侧404(2)上。在该方面，第二侧404(2)在边界边缘402(1)之内。使用着陆焊盘314(1)将迹线308(2)耦合至M2金属层提供了将第二读字线306耦合至迹线308(2)以与SRAM位单元300(1)的晶体管通信的路径的一部分。值得注意的是，着陆焊盘312(1)、314(1)的放置跨边界边缘402(1)被拆分，其中迹线308(1)的位置相较于迹线308(2)的位置是错开的。通过错开迹线308(1)、308(2)的位置，将相应迹线308内的每个金属切口分隔开的空间406与未跨边界边缘402(1)拆分着陆焊盘312(1)、314(1)的设计相比可以更大。以此方式，因迹线308(1)、308(2)的此类错开而导致的较大空间406与其中空间406较小的设计相比降低了迹线308内的多个金属切口接触并创建电短路的可能性。
继续参照图4，迹线308(18)包括配置成将迹线308(18)耦合至M2金属层的着陆焊盘312(2)，其中迹线308(18)和着陆焊盘312(2)被布置在SRAM位单元300(1)的边界边缘402(2)的第一侧404(3)上。在该方面，第一侧404(3)在边界边缘402(2)之外。使用着陆焊盘312(2)将迹线308(18)耦合至M2金属层提供了将第一读字线304耦合至迹线308(18)以与SRAM位单元300(2)的晶体管通信的路径的一部分。另外，迹线308(17)包括配置成将迹线308(17)耦合至M2金属层的着陆焊盘314(2)。由于着陆焊盘314(2)布置在迹线308(17)上，因此着陆焊盘314(2)布置在SRAM位单元300(1)的边界边缘402(2)的第二侧404(4)上。在该方面，第二侧404(4)在边界边缘402(2)之内。使用着陆焊盘314(2)将迹线308(17)耦合至M2金属层提供了将第二读字线306耦合至迹线308(17)以与SRAM位单元300(1)的晶体管通信的路径的一部分。值得注意的是，着陆焊盘312(2)、314(2)的放置跨边界边缘402(2)被拆分，其中迹线308(17)的位置相较于迹线308(18)的位置是错开的。通过错开迹线308(17)、308(18)的位置，将相应迹线308内的每个金属切口分隔开的空间406与未跨边界边缘402(2)拆分着陆焊盘312(2)、314(2)的设计相比可以更大。以此方式，较大空间406与其中空间406较小的设计相比降低了迹线308内的多个金属切口接触并创建电短路的可能性。
继续参照图4，迹线308(6)、308(13)分别包括着陆焊盘316(1)、316(2)。着陆焊盘316(1)、316(2)被配置成分别将迹线308(6)、308(13)耦合至M2金属层中的写字线302，其中迹线308(6)、308(13)和着陆焊盘316(1)、316(2)在SRAM位单元300(1)的每个边界边缘402(1)-402(4)内。使用着陆焊盘316(1)、316(2)将迹线308(6)、308(13)耦合至M2金属层中的写字线302提供了将写字线302耦合至M1金属层以与SRAM位单元300(1)的晶体管通信的路径。另外，迹线308(7)、308(14)被配置成支持SRAM位单元300(3)中的写字线，其类似于SRAM位单元300(1)中的写字线302。着陆焊盘316(3)、316(4)被配置成将迹线308(7)、308(14)、以及由此SRAM位单元300(3)中的写字线耦合至M1金属层。以此方式，迹线308(6)的位置相较于迹线308(7)的位置是错开的。类似地，迹线308(13)的位置相较于迹线308(14)的位置是错开的。类似于迹线308(1)、308(2)，通过错开迹线308(6)、308(7)和迹线308(13)、308(14)，将相应迹线308内的每个金属切口分隔开的空间406可以更大，这可以降低迹线308内的多个金属切口接触并创建电短路的可能性。
继续参照图4，除了写字线302以及第一和第二读字线304、306之外，迹线308(1)-308(16)还被配置成支持由SRAM位单元300(1)采用的其他元件。以此方式，迹线308(3)、308(15)支持与第一和第二读字线304、306相关联的第一和第二读位线(未示出)。迹线308(4)、308(14)被配置成支持与第一和第二读字线304、306相关联的全局读位线(未示出)。此外，迹线308(9)、308(10)被配置成支持SRAM位单元300(1)的高电压源线(例如，VDD)(未示出)，而迹线308(5)、308(13)被配置成支持低电压源线(例如，VSS)(未示出)。迹线308(8)、308(11)被配置成支持与写字线302相关联的写位线(未示出)。通过采用如本文所描述的迹线308(1)-308(16)以及着陆焊盘312(1)-312(2)、314(1)-314(2)和316(1)-316(2)，SRAM位单元300(1)的M1金属层和M2金属层可使用自对准双图案化(SADP)技术来制造。
为了完成将第一读字线304和第二读字线306分别耦合至着陆焊盘312、314的路径的其余部分，在SRAM位单元300(1)中提供附加金属层和互连。就此而言，图5解说了图4中的SRAM阵列400的M2金属层和金属三(3)(M3)层。值得注意的是，在该方面，M3金属层垂直毗邻M2金属层。此外，互连500(1)-500(3)被布置在M2金属层上，以便将M2金属层耦合至M3金属层。使用互连500(1)将M2金属层耦合至M3金属层提供了将第一读字线304耦合至迹线308(1)以与SRAM位单元300(1)的晶体管通信的路径的一部分。类似地，使用互连500(2)、500(3)将M2金属层耦合至M3金属层提供了将第二读字线306耦合至迹线308(1)以与SRAM位单元300(1)的晶体管通信的路径的一部分。
另外，图6解说了图4中的SRAM阵列400的M3金属层和M4金属层。在该方面，互连600(1)、600(2)被布置在M3金属层上以便将M3金属层耦合至M4金属层，其中M4金属层垂直毗邻M3金属层。值得注意的是，使用互连600(1)将M3金属层耦合至M4金属层完成了将第一读字线304耦合至迹线308(1)以与SRAM位单元300(1)的晶体管通信的路径。换言之，在该方面，由于第一读字线304在M4金属层中被采用，因此互连600(1)将M3金属层与第一读字线304相耦合。此外，在该方面，由于第二读字线306在M6金属层中被采用，因此使用互连600(2)将M3金属层耦合至M4金属层提供了将第二读字线306耦合至迹线308(1)以与SRAM位单元300(1)的晶体管通信的路径的一部分。
另外，图7解说了图4中的SRAM阵列400的M4金属层和金属五(5)(M5)层，其中M5金属层垂直毗邻M4金属层。在该方面，互连700(1)被布置在M4金属层上，以便将M4金属层耦合至M5金属层。值得注意的是，使用互连700(1)将M4金属层耦合至M5金属层提供了将第二读字线306耦合至迹线308(1)以与SRAM位单元300(1)的晶体管通信的路径的一部分。
另外，图8解说了图4中的SRAM阵列400的M5金属层和M6金属层，其中M6金属层垂直毗邻M5金属层。在该方面，互连800(1)被布置在M5金属层上，以便将M5金属层耦合至M6金属层。值得注意的是，使用互连800(1)将M5金属层耦合至M6金属层完成了将第二读字线306耦合至迹线308(1)以与SRAM位单元300(1)的晶体管通信的路径。换言之，在该方面，由于第二读字线306在M6金属层中被采用，互连800(1)将M5金属层与第二读字线306相耦合。
就此而言，图4-8解说了分别在M2、M4和M6金属层中采用SRAM位单元300(1)中的写字线320以及第一和第二读字线304、306。由此，写字线302以及第一和第二读字线304、306各自可被设计成遵循要求单向取向的设计规则同时与未被采用在分开的金属层中的写字线302以及第一和第二读字线304、306的对应宽度相比具有增大的宽度。增大的宽度对应于写字线302以及第一和第二读字线304、306的减小的电阻。此类减小的电阻会减少写字线302以及第一和第二读字线304、306的访问时间，并由此增强SRAM位单元300(1)的性能。
就此而言，图9解说了用于制造图3中的SRAM位单元300(1)的示例性过程900。过程900包括布置第一金属层中所采用的多条迹线308(1)-308(16)(框902)。在该方面，迹线308(1)-308(16)在M1金属层中被采用且布置在基层310上，从而迹线308(1)-308(16)耦合至SRAM位单元300(1)中的晶体管。为了采用写字线302，过程900包括布置第二金属层中所采用的写字线302(框904)。在该方面，写字线302在M2金属层中被采用，其中M2金属层垂直毗邻M1金属层。为了采用第一读字线304，过程900包括布置第三金属层中所采用的第一读字线304(框906)。在该方面，第一读字线304在M4金属层中被采用，其中M4金属层垂直毗邻M3金属层，M3金属层垂直毗邻M2金属层。此外，为了采用第二读字线306，过程900包括布置第四金属层中所采用的第二读字线306(框908)。在该方面，第二读字线306在M6金属层中被采用，其中M6金属层垂直毗邻M5金属层，M5金属层垂直毗邻M4金属层。
继续参照图9，为了采用如以上所描述的在分开的金属层中的写字线302以及第一和第二读字线304、306，过程900提供将写字线302以及第一和第二读字线304、306耦合至迹线308(1)-308(16)。以此方式，过程900包括在对应的迹线308(1)上布置每个第一读字线着陆焊盘312(1)，其中每个第一读字线着陆焊盘312(1)和对应的迹线308(1)被布置在SRAM位单元300(1)的边界边缘402(1)的第一侧404(1)上(框910)。此外，过程900包括在对应的迹线308(2)上布置每个第二读字线着陆焊盘314(1)，其中每个第二读字线着陆焊盘314(1)和对应的迹线308(2)被布置在SRAM位单元300(1)的边界边缘402(1)的第二侧404(2)上(框912)。过程900还包括在对应的迹线308(6)、308(13)上布置每个写字线着陆焊盘316(1)、316(2)，其中每个写字线着陆焊盘316(1)、316(2)和对应的迹线308(6)、308(13)被布置在SRAM位单元300(1)的边界边缘402(1)-402(4)内(框914)。换言之，迹线308(1)-308(16)以及着陆焊盘312(1)、314(1)和316(1)、316(2)以使得允许按单向取向在分开的金属层上布置写字线302以及第一和第二读字线304、306的方式来布置。由此，过程900使得写字线302以及第一和第二读字线304、306能被设计成遵循要求单向取向的设计规则同时与未被采用在分开的金属层中的写字线302以及第一和第二读字线304、306的对应宽度相比具有增大的宽度。增大的宽度对应于写字线302以及第一和第二读字线304、306的减小的电阻。电阻的此类减小会减少写字线302以及第一和第二读字线304、306的访问时间，并由此增强SRAM位单元300(1)的性能。
根据本文中所公开的诸方面的具有跨SRAM位单元的边界边缘拆分的字线着陆焊盘的SRAM位单元可设在或集成到任何基于处理器的设备中。不作为限定的示例包括机顶盒、娱乐单元、导航设备、通信设备、固定位置数据单元、移动位置数据单元、移动电话、蜂窝电话、计算机、便携式计算机、台式计算机、个人数字助理(PDA)、监视器、计算机监视器、电视机、调谐器、无线电、卫星无线电、音乐播放器、数字音乐播放器、便携式音乐播放器、数字视频播放器、视频播放器、数字视频碟(DVD)播放器、以及便携式数字视频播放器。
就此而言，图10解说了可在示例性SRAM中采用图3中所解说的SRAM位单元300(1)的基于处理器的系统1000的示例。在该示例中，基于处理器的系统1000包括一个或多个中央处理单元(CPU)1002，其各自包括一个或多个处理器1004。(诸)CPU 1002可以是主设备。(诸)CPU 1002可具有耦合至(诸)处理器1004以用于对临时存储的数据进行快速访问的高速缓存存储器1006。(诸)CPU 1002被耦合至系统总线1008，且可交互耦合被包括在基于处理器的系统1000中的主设备和从设备。如众所周知的，(诸)CPU 1002通过在系统总线1008上交换地址、控制、以及数据信息来与这些其他设备通信。例如，(诸)CPU 1002可向作为从设备的示例的存储器控制器1010传达总线事务请求。尽管未在图10中解说，但可提供多个系统总线1008，其中每个系统总线1008构成不同的织构。
其他主设备和从设备可被连接到系统总线1008。如图10中所解说的，作为示例，这些设备可包括存储器系统1012、一个或多个输入设备1014、一个或多个输出设备1016、一个或多个网络接口设备1018、或者一个或多个显示器控制器1020。(诸)输入设备1014可包括任何类型的输入设备，包括但不限于输入键、开关、语音处理器等。(诸)输出设备1016可包括任何类型的输出设备，包括但不限于音频、视频、其他视觉指示器等。(诸)网络接口设备1018可以是配置成允许往来于网络1022的数据交换的任何设备。网络1022可以是任何类型的网络，包括但不限于：有线或无线网络、私有或公共网络、局域网(LAN)、广域网(WLAN)、以及因特网。(诸)网络接口设备1018可被配置成支持所期望的任何类型的通信协议。存储器系统1012可包括一个或多个存储器单元1024(0)-1024(N)。
(诸)CPU 1002还可被配置成在系统总线1008上访问(诸)显示器控制器1020以控制发送给一个或多个显示器1026的信息。(诸)显示器控制器1020经由一个或多个视频处理器1028向(诸)显示器1026发送要显示的信息，视频处理器128将要显示的信息处理成适于(诸)显示器1026的格式。(诸)显示器1026可包括任何类型的显示器，包括但不限于：阴极射线管(CRT)、液晶显示器(LCD)、等离子显示器等。
本领域技术人员将进一步领会，结合本文所公开的诸方面描述的各种解说性逻辑块、模块、电路和算法可被实现为电子硬件、存储在存储器中或另一计算机可读介质中并由处理器或其它处理设备执行的指令、或这两者的组合。作为示例，本文描述的主设备和从设备可用在任何电路、硬件组件、集成电路(IC)、或IC芯片中。本文所公开的存储器可以是任何类型和大小的存储器，且可配置成存储所需的任何类型的信息。为清楚地解说这种可互换性，各种解说性组件、框、模块、电路和步骤在上文已经以其功能性的形式一般性地作了描述。此类功能性如何被实现取决于具体应用、设计选择、和/或加诸于整体系统上的设计约束。技术人员可针对每种特定应用以不同方式来实现所描述的功能性，但此类实现决策不应被解读为致使脱离本公开的范围。
结合本文中公开的诸方面描述的各种解说性逻辑块、模块、以及电路可用设计成执行本文中描述的功能的处理器、数字信号处理器(DSP)、专用集成电路(ASIC)、现场可编程门阵列(FPGA)或其他可编程逻辑器件、分立的门或晶体管逻辑、分立的硬件组件、或其任何组合来实现或执行。处理器可以是微处理器，但在替换方案中，处理器可以是任何常规处理器、控制器、微控制器或状态机。处理器还可以被实现为计算设备的组合，例如DSP与微处理器的组合、多个微处理器、与DSP核心协同的一个或多个微处理器、或任何其它此类配置。
本文所公开的各方面可被体现为硬件和存储在硬件中的指令，并且可驻留在例如随机存取存储器(RAM)、闪存、只读存储器(ROM)、电可编程ROM(EPROM)、电可擦可编程ROM(EEPROM)、寄存器、硬盘、可移动盘、CD-ROM、或本领域中所知的任何其它形式的计算机可读介质中。示例性存储介质被耦合到处理器，以使得处理器能从/向该存储介质读取/写入信息。在替换方案中，存储介质可以被整合到处理器。处理器和存储介质可驻留在ASIC中。ASIC可驻留在远程站中。在替换方案中，处理器和存储介质可作为分立组件驻留在远程站、基站或服务器中。
还注意到，本文任何示例性方面中描述的操作步骤是为了提供示例和讨论而被描述的。所描述的操作可按除了所解说的顺序之外的众多不同顺序来执行。此外，在单个操作步骤中描述的操作实际上可在多个不同步骤中执行。另外，示例性方面中讨论的一个或多个操作步骤可被组合。将理解，如对本领域技术人员显而易见地，在流程图中解说的操作步骤可进行众多不同的修改。本领域技术人员还将理解，可使用各种不同技术和技艺中的任何一种来表示信息和信号。例如，贯穿上面说明始终可能被述及的数据、指令、命令、信息、信号、比特、码元和码片可由电压、电流、电磁波、磁场或磁粒子、光场或光粒子、或其任何组合来表示。
提供对本公开的先前描述是为使得本领域任何技术人员皆能够制作或使用本公开。对本公开的各种修改对本领域技术人员而言将容易是显而易见的，并且本文中所定义的普适原理可被应用到其他变型而不会脱离本公开的精神或范围。由此，本公开并非旨在被限定于本文中所描述的示例和设计，而是应被授予与本文中所公开的原理和新颖特征一致的最广义的范围。

Claims (30)

1.一种静态随机存取存储器SRAM位单元，包括：
第一金属层中采用的多条迹线；
第二金属层中采用的写字线；
第三金属层中采用的第一读字线；
第四金属层中采用的第二读字线；
布置在所述多条迹线中对应的迹线上的多个第一读字线着陆焊盘中的每个第一读字线着陆焊盘，其中每个第一读字线着陆焊盘和对应的迹线被布置在所述SRAM位单元的边界边缘的第一侧上；
布置在所述多条迹线中对应的迹线上的多个第二读字线着陆焊盘中的每个第二读字线着陆焊盘，其中每个第二读字线着陆焊盘和对应的迹线被布置在所述SRAM位单元的边界边缘的第二侧上；以及
布置在所述多条迹线中对应的迹线上的多个写字线着陆焊盘中的每个写字线着陆焊盘，其中每个写字线着陆焊盘和对应的迹线被布置在所述SRAM位单元的多个边界边缘中的每个边界边缘内。
2.如权利要求1所述的SRAM位单元，其特征在于：
所述多条迹线包括十六条迹线；并且
所述第一金属层包括金属一(M1)层。
3.如权利要求1所述的SRAM位单元，其特征在于，所述第二金属层包括金属二(M2)层。
4.如权利要求1所述的SRAM位单元，其特征在于，所述第三金属层包括金属四(M4)层。
5.如权利要求1所述的SRAM位单元，其特征在于，所述第四金属层包括金属六(M6)层。
6.如权利要求1所述的SRAM位单元，其特征在于，所述多条迹线和所述写字线是使用自对准双图案化SADP来布置的。
7.如权利要求1所述的SRAM位单元，其特征在于，所述写字线包括单向写字线。
8.如权利要求1所述的SRAM位单元，其特征在于，所述第一读字线包括单向第一读字线。
9.如权利要求1所述的SRAM位单元，其特征在于，所述第二读字线包括单向第二读字线。
10.如权利要求1所述的SRAM位单元，其特征在于，所述多条迹线中的两条迹线包括高电压源线。
11.如权利要求1所述的SRAM位单元，其特征在于，所述SRAM位单元被集成到集成电路(IC)中。
12.如权利要求1所述的SRAM位单元，其特征在于，所述SRAM位单元被集成到选自包括以下各项的组的设备中：机顶盒；导航设备；固定位置数据单元；移动位置数据单元；蜂窝电话；便携式计算机；台式计算机；个人数字助理PDA；计算机监视器；电视机；调谐器；卫星无线电设备；数字音乐播放器；便携式音乐播放器；数字视频碟DVD播放器；以及便携式数字视频播放器。
13.如权利要求1所述的SRAM位单元，其特征在于，所述SRAM位单元被集成到选自包括以下各项的组的设备中：移动电话；计算机；监视器；无线电设备；音乐播放器；以及视频播放器。
14.如权利要求1所述的SRAM位单元，其特征在于，所述SRAM位单元被集成到选自包括以下各项的组的设备中：娱乐单元；数字视频播放器；以及通信设备。
15.一种静态随机存取存储器SRAM位单元，包括：
用于布置第一金属层中采用的多条迹线的装置；
用于布置第二金属层中采用的写字线的装置；
用于布置第三金属层中采用的第一读字线的装置；
用于布置第四金属层中采用的第二读字线的装置；
用于在所述多条迹线中对应的迹线上布置多个第一读字线着陆焊盘中的每个第一读字线着陆焊盘的装置，其中每个第一读字线着陆焊盘和对应的迹线被布置在所述SRAM位单元的边界边缘的第一侧上；
用于在所述多条迹线中对应的迹线上布置多个第二读字线着陆焊盘中的每个第二读字线着陆焊盘的装置，其中每个第二读字线着陆焊盘和对应的迹线被布置在所述SRAM位单元的边界边缘的第二侧上；以及
用于在所述多条迹线中对应的迹线上布置多个写字线着陆焊盘中的每个写字线着陆焊盘的装置，其中每个写字线着陆焊盘和对应的迹线被布置在所述SRAM位单元的多个边界边缘中的每个边界边缘内。
16.一种制造静态随机存取存储器SRAM位单元的方法，包括：
布置第一金属层中采用的多条迹线；
布置第二金属层中采用的写字线；
布置第三金属层中采用的第一读字线；
布置第四金属层中采用的第二读字线；
在所述多条迹线中对应的迹线上布置多个第一读字线着陆焊盘中的每个第一读字线着陆焊盘，其中每个第一读字线着陆焊盘和对应的迹线被布置在所述SRAM位单元的边界边缘的第一侧上；
在所述多条迹线中对应的迹线上布置多个第二读字线着陆焊盘中的每个第二读字线着陆焊盘，其中每个第二读字线着陆焊盘和对应的迹线被布置在所述SRAM位单元的边界边缘的第二侧上；以及
在所述多条迹线中对应的迹线上布置多个写字线着陆焊盘中的每个写字线着陆焊盘，其中每个写字线着陆焊盘和对应的迹线被布置在所述SRAM位单元的多个边界边缘中的每个边界边缘内。
17.如权利要求16所述的方法，其特征在于，布置所述多条迹线包括布置金属一(M1)层中采用的十六条迹线。
18.如权利要求16所述的方法，其特征在于，布置所述写字线包括布置金属二(M2)层中采用的所述写字线。
19.如权利要求16所述的方法，其特征在于，布置所述第一读字线包括布置金属四(M4)层中采用的所述第一读字线。
20.如权利要求16所述的方法，其特征在于，布置所述第二读字线包括布置金属六(M6)层中采用的所述第二读字线。
21.如权利要求16所述的方法，其特征在于：
布置所述写字线进一步包括使用自对准双图案化SADP来布置所述写字线；并且
布置所述多条迹线进一步包括使用自对准双图案化SADP来布置所述多条迹线。
22.如权利要求16所述的方法，其特征在于，布置所述写字线进一步包括按单向取向布置所述写字线。
23.如权利要求16所述的方法，其特征在于，布置所述第一读字线进一步包括按单向取向布置所述第一读字线。
24.如权利要求16所述的方法，其特征在于，布置所述第二读字线进一步包括按单向取向布置所述第二读字线。
25.如权利要求16所述的方法，其特征在于，布置所述多条迹线进一步包括布置所述多条迹线中与高电压源线相对应的两条迹线。
26.一种静态随机存取存储器SRAM，包括：
SRAM阵列，其包括多个SRAM位单元；
所述多个SRAM位单元中的每个SRAM位单元包括：
第一金属层中采用的多条迹线；
第二金属层中采用的写字线；
第三金属层中采用的第一读字线；
第四金属层中采用的第二读字线；
布置在所述多条迹线中对应的迹线上的多个第一读字线着陆焊盘中的每个第一读字线着陆焊盘，其中每个第一读字线着陆焊盘和对应的迹线被布置在所述SRAM位单元的边界边缘的第一侧上；
布置在所述多条迹线中对应的迹线上的多个第二读字线着陆焊盘中的每个第二读字线着陆焊盘，其中每个第二读字线着陆焊盘和对应的迹线被布置在所述SRAM位单元的边界边缘的第二侧上；以及
布置在所述多条迹线中对应的迹线上的多个写字线着陆焊盘中的每个写字线着陆焊盘，其中每个写字线着陆焊盘和对应的迹线被布置在所述SRAM位单元的多个边界边缘中的每个边界边缘内。
27.如权利要求26所述的SRAM，其特征在于：
所述多个SRAM位单元中的每个SRAM位单元中的所述多条迹线包括十六条迹线；并且
所述第一金属层包括金属一(M1)层。
28.如权利要求26所述的SRAM，其特征在于，所述第二金属层包括金属二(M2)层。
29.如权利要求26所述的SRAM，其特征在于，所述第三金属层包括金属四(M4)层。
30.如权利要求26所述的SRAM，其特征在于，所述第四金属层包括金属六(M6)层。
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