TWI767801B - 記憶體裝置以及記憶體單元 - Google Patents

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TWI767801B
TWI767801B TW110127320A TW110127320A TWI767801B TW I767801 B TWI767801 B TW I767801B TW 110127320 A TW110127320 A TW 110127320A TW 110127320 A TW110127320 A TW 110127320A TW I767801 B TWI767801 B TW I767801B
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包家豪
主輝 葉
徐國修
建隆 林
林士豪
林祐寬
楊智銓
洪連嶸
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台灣積體電路製造股份有限公司
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Abstract

一種記憶體裝置，包含記憶體陣列，包含複數個記憶體單元，各記憶體記憶體單元包含第一字元線、第二字元線、以及位元線。第一字元線施加第一訊號以選取各記憶體單元，以從各記憶體單元讀取資料或者將資料寫入各記憶體單元。第二字元線施加第二訊號以選取各記憶體單元，以從各記憶體單元讀取資料或者將資料寫入各記憶體單元。位元線在至少第一字元線或者第二字元線的其中之一選取各記憶體單元時，從各記憶體單元讀取資料或者提供寫入各記憶體單元的資料。

Description

記憶體裝置以及記憶體單元
本發明係有關於記憶體裝置，特別是有關於優化的靜態隨機存取記憶體單元。
記憶體裝置被用於各種應用。記憶體裝置由複數個記憶體單元所組成，而該等記憶體單元通常以複數個列與複數個行的陣列作設置。其中一種記憶體單元是靜態隨機存取記憶體(Static Random-Access Memory；SRAM)單元。在一些應用中，基於SRAM單元的記憶體裝置相較其他基於記憶體單元的種類的記憶體裝置，由於基於SRAM單元的記憶體裝置有較快的速率以及較少的能量消耗，因此可能更為合適(preferred)。當應用需要越來越多記憶體，在一個記憶體裝置中的SRAM單元的數量也持續增加。除此之外，隨著對產品多樣化的需求不斷上升，電路設計以及SRAM單元的半導體製造之間的共同合作變得越來越重要。然而，現今的SRAM記憶體單元的配置以及運作方式使得SRAM記憶體單元有所限制。
本揭露實施例涉及一種記憶體裝置，包含記憶體陣列，包含複數 個記憶體單元，各記憶體記憶體單元包含第一字元線、第二字元線、以及位元線。第一字元線施加第一訊號以選取各記憶體單元，以從各記憶體單元讀取資料或者將資料寫入各記憶體單元。第二字元線施加第二訊號以選取各記憶體單元，以從各記憶體單元讀取資料或者將資料寫入各記憶體單元。位元線在至少第一字元線或者第二字元線的其中之一選取各記憶體單元時，從各記憶體單元讀取資料或者提供寫入各記憶體單元的資料。
本揭露實施例涉及一種記憶體單元，包含第一字元線、第二字元線、以及位元線。記憶體單元包含第一字元線在第一方向延伸以及在與第一方向垂直的第二方向具有第一寬度，第二字元線在第一方向延伸以及在第二方向具有第二寬度，以及位元線在第二方向延伸以及在第一方向具有第三寬度。其中第一字元線或者第二字元線的其中之至少一者施加訊號以選取記憶體單元，以從記憶體單元讀取資料或者將資料寫入記憶體單元。第三寬度大於第一寬度以及第二寬度。
本揭露實施例涉及一種記憶體單元，包含基板、第一互連層、第二互連層、第三互連層、以及第四互連層。記憶體單元包含基板，具有正面以及背面，其中記憶體單元的電晶體形成於正面，以及其中背面為正面的反面。記憶體單元亦包含第一互連層在正面上，以提供記憶體單元的位元線，第二互連層在正面上，以提供記憶體單元的字元線，第三互連層在背面上，以提供供應電壓至記憶體單元，以及第四互連層在背面，以提供接地電壓至記憶體單元。
100:SRAM裝置
105:SRAM陣列
107:SRAM單元
110:X方向
115:Y方向
120:高度
130:列解碼器
135:寫入電路
140:感測放大器
145,245A~245O:SRAM單元
150,155:反向器
160,200,Q,Q’:輸出節點
165:輸入節點
170,190,P1,P2:p型上拉電晶體
175,195,N1,N3:n型下拉電晶體
180:供應電壓
185:接地電壓
205,215,BL,BL’,BLB:位元線
210,N2:第一存取電晶體
220,N4:第二存取電晶體
225,230:閘極端
235,WL:字元線
240:部分
250:第一字元線
260,275:寬度
265:第一位元線部分
270:第二位元線部分
280,285,290,295:互連結構
300,305:布局設計
310,315,320,325,365:主動區
330,335,340,345,350,355,360,370:閘極結構
375,380,385,400,415,420,425,440,455,460,475,480,485:互連層
390,395,405,410,430,435,445,450,465,470,490,495,500,505,510,515:互連結構
520:剖面圖
525:半導體基板
530:正面
535:背面
540:互連點
545:計算系統
550:主機裝置
555:記憶體裝置
560:輸入裝置
565:輸出裝置
570A,570B,570C:介面
575A~575N:中央處理單元核心
580:標準單元布局應用程式
585:記憶體控制器
590:記憶體陣列
595:製造工具
本揭露的各項層面在以下的實施方式搭配附帶的圖式一同閱讀 會有最好的理解。需要強調的是，依據產業的標準慣例，許多特徵並沒有按比例描繪。事實上，為了討論的清晰度，許多特徵的尺寸可為任意的增加或縮減。
第1圖根據一些實施例，為具有一SRAM陣列的一記憶體裝置的一範例方塊圖。
第2圖根據一些實施例，為第1圖的SRAM陣列的一個SRAM單元的一範例電路圖。
第3圖以及第4圖根據一些實施例，為展示第2圖的SRAM單元的額外細節的第1圖的SRAM陣列的一部份的範例方塊圖。
第5圖以及第6圖根據一些實施例，為第1圖的SRAM陣列的兩個相鄰位置的SRAM單元的範例標準單元布局設計。
第7圖根據一些實施例，為產生第5圖以及第6圖的標準單元布局設計的一範例計算系統。
以下揭露內容提供了用於實施所提供標的的不同特徵的許多不同實施例或範例。以下描述了部件以及佈置等的特定實例以簡化本揭露內容。當然，該等僅僅是實例，而並不旨在為限制性的。例如，在以下描述中在第二特徵上方或之上形成第一特徵可以包括第一特徵和第二特徵形成為直接接觸的實施例，並且亦可以包括可以在第一特徵與第二特徵之間形成額外特徵，使得第一特徵和第二特徵可以不直接接觸的實施例。另外，本揭露可以在各種實例中重複參考數字及/或字母。該重複是為了簡單和清楚的目的，並且本身並不代表所論述的各種實施例及/或配置之間的關係。
進一步而言，在空間上相對的用語，例如“之下”，“下部”，“下方”，“上部”，“上方”等，如圖式所描繪，可用以使本揭露更容易地描述一個特徵與另一特徵之間的關係。空間相對術語意在除了涵蓋裝置在圖式所描述的取向，亦涵蓋在步驟當中或使用當中的裝置的不同取向。設備可以以其他方式取向(旋轉90度或在其他方向上)，並且可以類似地相應解釋在此使用的空間相對描述詞。
現在參考第1圖，根據本揭露的一些實施例，第1圖展示靜態隨機存取記憶體(SRAM)裝置100。SRAM裝置100包含SRAM陣列105。SRAM陣列105包含複數個SRAM單元107的設置，以一個或多個沿著一X方向110(亦在此稱為一個列方向或者字元線(WL)方向)延伸的列以及一個或多個沿著一Y方向115(亦在此稱為一個行方向或者位元線(BL)方向)延伸的行做設置。在SRAM陣列105中的列數以及行數取決於SRAM陣列的尺寸。一般而言，SRAM陣列105的尺寸越大，則SRAM陣列中的列數及/或行數越多。取決於列的數量，SRAM陣列105在Y方向115可具有一高度120。相似地，取決於行的數量，SRAM陣列105在X方向110可具有一寬度125。SRAM陣列105的每一個SRAM單元亦可具有在Y方向115延伸的一個高度，以及亦可具有在X方向110延伸的一個寬度。
SRAM裝置100亦可包含一個列解碼器130(字元線驅動器)，耦接至SRAM陣列105。SRAM陣列105的每一個SRAM單元亦可連接至在X方向110延伸的一個字元線，以及亦可連接至在Y方向115延伸的一個位元線。例如，在SRAM陣列105的一個特定的列中的每一個SRAM單元亦可連接至相同的字元線，而在SRAM陣列的一個特定的行中的每一個SRAM單元亦可連接至相同的位元線。因此，SRAM陣列105可耦接至複數個字元線以及複數個位元線。一個“字元線”為一導電線，透過此導電線一個合適的電壓位階的電壓訊號可施加至一特 定SRAM單元，且該特定SRAM單元連接至字元線以選取SRAM單元作為從SRAM單元讀取資料或者將資料寫入SRAM單元的其中之一者。一個“位元線”為一導電線，當字元線選取SRAM單元時從SRAM單元讀取資料，或者當字元線選取SRAM單元時提供寫入SRAM單元的資料。因此，字元線用以在資料可以被讀取或者被寫入SRAM單元之前選取SRAM單元，而位元線用以提供從SRAM單元讀取或者寫入SRAM單元的資料。
可利用列解碼器130以選取SRAM陣列105的一個特定字元線。例如，列解碼器130可接收一個位址輸入以及將轉換該位址輸入成一個合適的字元線。在一些實施例中，列解碼器130可相關於促進一個字元線的選取的額外或者其他類型的電路或者元件。
SRAM裝置100亦可包含寫入電路(讀取/寫入方塊)135以及感測放大器140，其可透過一個位元線被用以從SRAM陣列105的一個特定的SRAM單元讀取資料或者提供寫入SRAM陣列105的一個特定的SRAM單元的資料。在一些實施例中，寫入電路135以及感測放大器140可相關於允許從一個特定的SRAM單元讀取資料以及將資料寫入一個特定的SRAM單元的閂鎖(latches)及/或其他電路。例如，在一些實施例中，從SRAM陣列105讀取的資料可由感測放大器140所感測。在一些實施例中，寫入SRAM陣列105的資料可提供至寫入電路135以在SRAM陣列內編程。SRAM裝置100可額外包含一個控制區塊(未展示)，可被配置以控制列解碼器130、寫入電路135、感測放大器140、以及SRAM裝置100的任何其他電路的運作。需要理解的是，在第1圖中只有展示SRAM裝置100的一些元件。儘管如此，SRAM裝置100旨在包含在運作SRAM裝置以及執行在此所述的功能所需的或者認為是期望的其他元件。
第2圖以更詳細的細節描述SRAM陣列105的複數個SRAM單元107中的一個SRAM單元145。在一些實施例中，複數個SRAM單元107之中的一個或多個SRAM單元可以為一個6電晶體單元或者6T SRAM單元，其中一個範例展示於第2圖。一個6T SRAM單元(例如，SRAM單元145)可包含6個電晶體(例如，金屬-氧化物-半導體(metal-oxide-semiconductor；MOS)電晶體)配置以儲存一個位元的資料。具體而言，6T SRAM單元可包含兩個交叉耦接的反向器150以及反向器155，用以形成一個閂鎖電路(latch circuit)。透過交叉耦接的反向器150以及反向器155，反向器150的一個輸出節點160(Q)可連接至反向器155的一個輸入節點165，使得當輸出節點的其中之一者(例如，輸出節點160或者反向器155的輸出節點)被拉至一個低電壓位階時，另一個輸出節點轉換至一個高電壓位階。
反向器150可包含一個p型上拉電晶體170(P1)以及一個n型下拉電晶體175(N1)，連接在供應電壓180(例如VDD)以及接地電壓185(例如VSS)之間。反向器155可相似地包含一個p型上拉電晶體190(P2)以及一個n型下拉電晶體195(N3)，連接在供應電壓180以及接地電壓185之間。反向器150的輸出節點160以及反向器155的一個輸出節點200(Q’)作為儲存節點(例如，儲存在SRAM單元145的資料從此讀取，或者寫至SRAM單元的資料在此寫入)。輸出節點160透過一第一存取電晶體210(N2)耦接至一個位元線205(BL)，以及輸出節點200透過一第二存取電晶體220(N4)耦接至一個位元線215(BL’或者稱為BLB)。位元線205以及位元線215為相同但是互補的線，或者換句話說，相互為反向(inverse)。第一存取電晶體210以及第二存取電晶體220的各別的閘極端225以及閘極端230連接至一個字元線235(WL)。
字元線235上的電壓位階用以將第一存取電晶體210以及第二存 取電晶體220導通(ON)或者截止(OFF)，以允許或者拒絕存取輸出節點160以及輸出節點200。當第一存取電晶體210以及第二存取電晶體220被導通時，SRAM單元145視為被選取。例如，當字元線235生效(asserted)或者切換至一個高電壓位階(例如VDD)時，第一存取電晶體210以及第二存取電晶體220被導通，並允許位元線205以及位元線215存取輸出節點160以及輸出節點200。當第一存取電晶體210以及第二存取電晶體220被導通時，儲存在輸出節點160以及輸出節點200的資料可透過位元線205以及位元線215作讀取。相似地，當第一存取電晶體210以及第二存取電晶體220被導通時，資料可透過位元線205以及位元線215寫入輸出節點160以及輸出節點200。當字元線235失效(de-asserted)或者切換至一個低電壓位階(例如VSS)時，第一存取電晶體210以及第二存取電晶體220被截止，且輸出節點160以及輸出節點200從位元線205以及位元線215斷開連接。因此，透過調整在字元線235的電壓位階，資料可被儲存或者讀取於輸出節點160以及輸出節點200。
雖然SRAM單元145在此描述為一個6T SRAM單元，在其他的實施例中，SRAM單元145可採取其他配置。例如，在一些實施例中，SRAM單元145以及SRAM陣列105的其他SRAM單元可為一個4T SRAM單元、8T SRAM單元、10T SRAM單元、12T SRAM單元、等等。在其他實施例中，SRAM單元145以及SRAM陣列105的其他SRAM單元可採取認為合適的任何其他配置。
現在轉向第3圖，根據本揭露的一些實施例，以更詳細的細節展示SRAM陣列105的一個部分240的一個範例方塊圖。如上所述，SRAM陣列105的部分240包含SRAM單元145以及複數個額外的SRAM單元245A至SRAM單元245O，以多個列以及多個行的一個陣列設置。在一些實施例中，SRAM單元145 可被認定為位於第255列(亦即，離寫入電路135最遠的列)以及第0行(亦即，離列解碼器130最近的行)。因此，SRAM單元245A可被認定為位於第255列、第1行，SRAM單元245B可被認定為位於第255列、第2行，以此類推。SRAM單元245D可被認定為位於第254列、第0行，以此類推。雖然部分240顯示為包含16個SRAM單元，但在部分240以及整個SRAM陣列105中的SRAM單元數量可能有所不同，以包含少於16個SRAM單元或者大於16個SRAM單元。進一步而言，為了便於解釋，以下的敘述為關於SRAM單元145。然而，以下的敘述亦對等適用於SRAM單元245A至SRAM單元245O。
如以上所述，SRAM陣列105包含複數個列以及複數個行，各別定義SRAM陣列的高度120以及寬度125。基於電流(I)流經該等位元線以及字元線，以及基於該等位元線以及字元線所提供的金屬電阻值(R)，連接至一個位元線以及字元線的SRAM陣列105的每一個SRAM單元經歷一個壓降(亦即，電流-電阻下降或者IR壓降(IR drop))。取決於SRAM陣列105中的列數，離寫入電路135較遠SRAM單元，相較於離讀取/寫入方塊較近的SRAM單元經歷較大的IR壓降。例如，位於第255列的SRAM單元145在一些實施例中可能離寫入電路135最遠，基於位元線電阻，可能經歷大於在第100列的SRAM單元(在第100列的SRAM單元離讀取/寫入方塊較近)的一個IR壓降。相似地，SRAM單元145位於第0行的例子在一些實施例中可能離列解碼器130最近，可能經歷小於位在第100行的SRAM單元(在第100行的SRAM單元離讀取/寫入方塊較遠)的一個IR壓降。在一些實施例中，位元線所提供的IR壓降比字元線所提供的IR壓降更為顯著。對於離寫入電路135最遠的SRAM單元而言，位元越長，則IR壓降越大。
此IR壓降不利地影響該等SRAM單元的性能(亦即速度)。為了減 少相關於長位元線的IR壓降，特別是對於離寫入電路135較遠的那些SRAM單元，如SRAM單元145，本揭露提供一個優化的SRAM單元，其中位元線以及字元線的寬度經過調整，以及SRAM單元的布局設計經過調整。由於較寬的線相較於較細的線具有較小的IR壓降，本揭露提供較細的字元線以及較寬的位元線，以減少長位元線的金屬電阻值。較寬的位元線以及較細的字元線的這種配置對於離寫入電路135最遠的那些SRAM單元，如SRAM單元145，可能特別有益於減少IR壓降。因此，在一些實施例中，僅有在離寫入電路135最遠的一些指定的列中的那些SRAM單元可如在此所述的方式作優化。在其他的實施例中，所有的SRAM單元，不論其離寫入電路135的距離，可如在此所述的方式作優化。如以下所提，連離寫入電路135最近的那些SRAM單元(亦即，第0列)，在此所述的方式作優化也可能具有提高的性能。
為了優化SRAM單元145，SRAM單元包含兩個細字元線以及一個較寬的位元線。如第3圖所展示的範例，SRAM單元145包含一個第一字元線250以及一個第二字元線255，各別沿著X方向110延伸，相互隔開，以及各別具有在Y方向115的一個厚度或者寬度260。第一字元線250以及第二字元線255可共享於位於在與SRAM單元145相同列中(亦即，第255列)的SRAM陣列105的所有SRAM單元。進一步而言，在一些實施例中，第一字元線250的寬度260可與第二字元線255的寬度相同或者實質上相似。在其他實施例中，第一字元線250的寬度260可為大於或者小於第二字元線255的寬度。並且，在一些實施例中，第一字元線250的寬度260及/或第二字元線255的寬度260可相同於或者實質上相似於SRAM單元145所位於的列(亦即，第255列)之外的其他列之中其他字元線的寬度。在其他實施例中，第一字元線250的寬度260及/或第二字元線255的寬度260可不同於 SRAM單元145所位於的列(亦即，第255列)之外的其他列之中其他字元線的寬度。
第一字元線250以及第二字元線255可對應於第2圖的字元線235。因此，第一字元線250以及第二字元線255可被連接至第一存取電晶體210以及第二存取電晶體220。然而，如以下所述，在每一個SRAM單元中，第一字元線250或者第二字元線255的其中之一者係連接至第一存取電晶體210以及第二存取電晶體220。藉由使連接至第一存取電晶體210以及第二存取電晶體220的位元線(不論是第一字元線250或者第二字元線255)生效(asserting)，此SRAM單元即可被開啟(turned ON)。
SRAM單元145亦可包含一個位元線，對應於位元線205以及位元線215。該位元線包含一個第一位元線部分265以及一個第二位元線部分270，各別沿著Y方向115延伸，相互隔開，以及各別具有在X方向110的一個寬度275。第一位元線部分265以及一個第二位元線部分270可共享於位於在與SRAM單元145相同行中(亦即，第0行)的SRAM陣列105的所有SRAM單元。進一步而言，在一些實施例中，第一位元線部分265的寬度275可與第二位元線部分270的寬度相同或者實質上相似。在其他實施例中，第一位元線部分265的寬度275可為大於或者小於第二位元線部分270的寬度。並且，在一些實施例中，第一位元線部分265的寬度275及/或第二位元線部分270的寬度275可相同於或者實質上相似於SRAM單元145所位於的行(亦即，第0行)之外的其他行之中其他字元線的寬度。在其他實施例中，第一位元線部分265的寬度275及/或第二位元線部分270的寬度275可不同於SRAM單元145所位於的行(亦即，第0行)之外的其他行之中其他字元線的寬度。
在一些實施例中，第一位元線部分265可對應於位元線205以及第二位元線部分270可對應於位元線215。在其他實施例中，第一位元線部分265可對應於位元線215以及第二位元線部分270可對應於位元線205。當SRAM單元145利用第一字元線250或者第二字元線255之中合適的一個字元線所開啟，第一位元線部分265以及第二位元線部分270可被用以從SRAM單元讀取資料或者將資料寫入SRAM單元。
因此，在一些實施例中，SRAM單元145包含沿著X方向110延伸且在Y方向115具有寬度260的第一字元線250以及第二字元線255。在一些實施例中，SRAM單元145亦包含沿著Y方向115延伸且在X方向110具有寬度275的第一位元線部分265以及第二位元線部分270。進一步而言，在一些實施例中，第一字元線250的寬度260及/或第二字元線255的寬度可小於第一位元線部分265及/或第二位元線部分270的寬度275。例如，在一些實施例中，第一位元線部分265的寬度275可大於各個第一字元線250以及第二字元線255的寬度260。相似地，在一些實施例中，第二位元線部分270的寬度275可大於各個第一字元線250以及第二字元線255的寬度260。例如，在一些實施例中，第一字元線250及/或第二字元線255的寬度260可為一個單元高度的函數(參見第5圖)：(0.2~0.4)*(單元高度)=大約10奈米~50奈米
在一些實施例中，第一位元線部分265及/或第二位元線部分270的寬度275可為一個單元高度的函數(參見第5圖)：(0.4~0.6)*(單元高度)=大約80奈米~180奈米
因此，第一位元線部分265及/或第二位元線部分270比第一字元線250及/或第二字元線255更寬。藉由提供一個更寬的位元線(亦即，第一位元線部 分265以及第二位元線部分270)，以及由於更寬的位元線具有更小的IR壓降，可減少基於長位元線的SRAM單元的IR壓降。一個4乘4的傳統SRAM陣列以及一個4乘4的本揭露的SRAM陣列之間的一個位元線比較可造成4位元的位元線負載(bit line loading)，對比傳統設計的8位元的位元線負載。一個位元線金屬長度(亦即，金屬互連層的長度)可為4Y對比於傳統設計的2X(其中X：Y=2.5：1，如第3圖所示)。對於4位元的一個相同的位元線負載，本揭露提供4Y的一個位元線金屬長度對比傳統設計的X，從而減少大約37%的電容值以及電阻值(而因此IR壓降)。一個傳統的4乘4 SRAM陣列以及一個本揭露的4乘4陣列的字元線負載比較可造成4位元的字元線負載，對比傳統設計的2位元的字元線負載。一個字元線金屬長度(亦即，金屬互連層的長度)可為4X對比於傳統設計的8Y(X：Y=2.5：1)。對於一個相同的字元線負載(亦即，4位元)，本揭露提供4X的一個字元線金屬長度對比16Y，從而增加大約60%的電阻值。
在一些實施例中，SRAM單元145可被配置以包含第一字元線250以及第二字元線255，如上所述，以及第一位元線部分265以及第二位元線部分270，如上所述。在其他實施例中，在SRAM陣列105中的SRAM單元可被配置以包含第一字元線250或者第二字元線255的其中之一者，如上所述，或者第一位元線部分265以及第二位元線部分270，如上所述。例如，在一些實施例中，SRAM單元145可具有傳統的字元線，而位元線則如在此所述可被配置以具有第一位元線部分265以及第二位元線部分270。在其他實施例中，SRAM單元145可具有傳統的位元線，而字元線則如在此所述可被配置以具有第一字元線250以及第二字元線255。此實施例對於離列解碼器130較遠但離寫入電路135較近的SRAM單元可特別具有優勢。在一些實施例中，SRAM陣列105的所有SRAM單元可被相似 地配置，而在其他實施例中，不同的SRAM單元可被配置與上述的配置方式不同。
進一步而言，在一些實施例中，各個第一位元線部分265以及第二位元線部分270可被配置使得每一個位元線部分共享於(亦即，鄰接、相迎、連接)在相同的列之中的一個相鄰的SRAM單元的一個位元線部分。例如，在一些實施例中，SRAM單元145的第一位元線部分265與一個相鄰SRAM單元(亦即，SRAM單元245A)的第二位元線部分270共享，以及SRAM單元245A的第一位元線部分可與SRAM單元245B的第二位元線部分共享。第4圖展示部分240的一個範例，該部分240的字元線被移除了，以保持簡潔，且僅展示SRAM單元的第一位元線部分265以及第二位元線部分270共享的相鄰位元線部分。藉由一個SRAM單元的位元線部分(亦即，第一位元線部分265)共享於在相同列的一個相鄰SRAM單元的位元線部分(亦即，第二位元線部分270)，位元線可被更加寬化，且基於長位元線，SRAM單元的IR壓降可被進一步減少。
然而，藉由一個SRAM單元的一個位元線部分共享於在相同列的一個相鄰SRAM單元的位元線部分，當此列的字元線(亦即，第一字元線250及/或第二字元線255)生效，這兩個SRAM單元皆會開啟，而且位元線會嘗試從這兩個SRAM單元讀取或者寫入這兩個SRAM單元，而造成錯誤的結果。為了防止此錯誤結果，本揭露提供一種機制，使得兩個相鄰SRAM單元當中只有一個SRAM單元會開啟。
特別地且如第2圖所示，第一存取電晶體210的一個終端(亦即，汲極端)係連接至位元線205，而第二存取電晶體220的一個終端(亦即，汲極端)係連接至位元線215。在一些實施例中，為了連接第一存取電晶體210至位元線205，可能需要一個互連結構(例如，一個導孔連接)。例如，在一些實施例中， 可利用一個第零金屬(或者另一個層位)互連層(金屬0互連層)提供位元線205，且利用互連結構，第零金屬互連層可被連接至第一存取電晶體210。相似地，在一些實施例中，可利用一個第零金屬(或者另一個層位)互連層提供位元線215，且利用互連結構，第零金屬互連層可被連接至第二存取電晶體220。SRAM陣列105的部分240展示將SRAM單元145連接至位元線的此互連結構280以及互連結構285分別在第一位元線部分265以及在第二位元線部分270的位置。
互連結構280以及互連結構285利用實心點在第3圖以及第4圖作代表。在一些實施例中，互連結構280可代表位元線205至第一存取電晶體210的一個連接，且互連結構285可代表位元線215至第二存取電晶體220的一個連接。然而，基於第一位元線部分265以及在第二位元線部分270與相鄰SRAM單元的位元線部分的共享，當SRAM單元145以及SRAM單元245A兩者皆開啟時，錯誤結果可能發生，如上所述。
為了防止相鄰的SRAM單元被開啟，可能會交錯(staggered)相關於字元線的互連結構的位置。例如，且如第2圖所示，第一存取電晶體210的閘極端225以及第二存取電晶體220的閘極端230連接至字元線235。在一些實施例中，可利用一個第一金屬1(或者另一個層位)互連層(金屬1互連層)提供字元線235，且利用例如一個導孔連接的一個互連結構，第一金屬互連層可被連接至第一存取電晶體210以及第二存取電晶體220。SRAM陣列105的部分240在SRAM單元245(例如SRAM單元245A)中的第一字元線250上以空心點作代表，展示此互連結構290以及互連結構295。例如，互連結構290可代表至第一個存取電晶體(亦即，第一存取電晶體210)的連結，以及互連結構295可代表至第二個存取電晶體(亦即，第二存取電晶體220)的連結。互連結構290以及互連結構295兩者皆提供 於SRAM陣列245(例如SRAM單元245A)的第一字元線250上。然而，在相鄰的SRAM單元245A上，互連結構290以及互連結構295提供於第二字元線255上。因此，位於相同列的SRAM單元中的互連結構290以及互連結構295的位置會交錯或者交替。藉由交錯或者交替互連結構290以及互連結構295的位置，這些互連結構的提供於兩個相鄰SRAM單元的第一字元線250或者第二字元線255的其中之一者上。換句話說，一個特定的SRAM單元的第一字元線250或者第二字元線255的其中之一者係連接於第一存取電晶體210或者第二存取電晶體220。
除此之外，在一些實施例中，互連結構290以及互連結構295位於共享一個共同行的所有的SRAM單元上的相同字元線上。例如，位於SRAM單元245(例如SRAM單元245A)的第一字元線250上的互連結構290以及互連結構295，亦可以位於與SRAM單元145位於相同行(亦即，第0行)的每一個SRAM單元的第一字元線250上。為了開啟第一個存取電晶體(亦即，第一存取電晶體210)以及第二個存取電晶體(亦即，第二存取電晶體220)，在一些實施例中，可生效第一字元線250以及第二字元線255。然而，由於利用互連結構290以及互連結構295，僅有該等字元線的其中之一者係連接至第一存取電晶體210以及第二存取電晶體220，所以僅有具有互連結構的字元線被啟動(activated)。例如，為了選取SRAM單元145而不是SRAM單元245A，具有互連結構290以及互連結構295的第一字元線250，以及第二字元線255兩者皆可被生效。然而，由於互連結構290以及互連結構295僅提供於SRAM單元145的第一字元線250上，且相鄰的SRAM單元245A在第一字元線上並沒有互連結構，雖然第一字元線以及第二字元線兩者都生效了，但只有SRAM單元145被開啟。在其他實施例中，為了使SRAM單元145生效，只有具有互連結構290以及互連結構295的第一字元線250可被生效。 如此一來，由於第二字元線255並沒有被生效，SRAM單元245A並沒有被啟動。
現在參考第5圖以及第6圖，根據本揭露的一些實施例，展示了SRAM陣列105的一個部份的範例布局設計以及剖面圖。具體而言，第5圖展示兩個相鄰SRAM單元(亦即，SRAM單元145以及SRAM單元245A)的一個正面的布局設計300、兩個相鄰SRAM單元的一個背面的布局設計305、以及展示相鄰的SRAM單元的特定元件(elements)的該等SRAM單元的一個剖面圖。布局設計300以及布局設計305可用以製造實施在上面所述的第3圖以及第4圖中的功能的一個半導體裝置的至少一部份。下面的布局設計300以及布局設計305的說明分別是說明SRAM單元145以及SRAM單元245A。然而，此敘述也可同等施加於SRAM陣列105的其他SRAM單元。
布局設計300以及布局設計305可定義沿著一個主動區的SRAM單元145的主動裝置(亦即，p型上拉電晶體170、n型下拉電晶體175、p型上拉電晶體190、n型下拉電晶體195、第一存取電晶體210、第二存取電晶體220)的特徵。一個“主動區”可為一個或多個三維場效電晶體(亦即，鰭式場效電晶體(FinFETs)、閘極全環(gate-all-around；GAA)電晶體，包含奈米片電晶體以及奈米線電晶體)的一個鰭狀區，或者一個或多個平面金氧半導體場效電晶體(MOSFETs)的一個氧化定義(oxide-definition；OD)區。主動區可定義主動裝置(亦即，上述的電晶體)的源極端或者汲極端。該等電晶體的閘極端亦可由一個或者多個導電性材料(亦即，多矽晶、金屬)所形成的閘極結構所定義，且可覆蓋主動區的相應的部分以定義p型上拉電晶體170、n型下拉電晶體175、p型上拉電晶體190、n型下拉電晶體195、第一存取電晶體210、以及第二存取電晶體220。
例如，布局設計300展示主動區310、主動區315、主動區320、以 及主動區325，其定義出p型上拉電晶體170、n型下拉電晶體175、p型上拉電晶體190、n型下拉電晶體195、第一存取電晶體210、以及第二存取電晶體220的源極區以及汲極區。在一些實施例中，主動區310、主動區315、主動區320、以及主動區325可在一個X方向(亦即，X方向110)延伸。布局設計300亦展示覆蓋於主動區310、主動區315、主動區320、以及主動區325上的閘極結構330、閘極結構335、閘極結構340、以及閘極結構345，且其定義出p型上拉電晶體170、n型下拉電晶體175、p型上拉電晶體190、n型下拉電晶體195、第一存取電晶體210、以及第二存取電晶體220的閘極端。在一些實施例中，閘極結構330、閘極結構335、閘極結構340、以及閘極結構345在一個Y方向(亦即，Y方向115)延伸。設置在一個相應的閘極結構330、閘極結構335、閘極結構340、以及閘極結構345的其中之一者的左手邊以及右手邊的主動區310、主動區315、主動區320、以及主動區325的部份可分別定義出p型上拉電晶體170、n型下拉電晶體175、p型上拉電晶體190、n型下拉電晶體195、第一存取電晶體210、以及第二存取電晶體220的源極端以及汲極端。
具體而言，以及結合第2圖一起參考第5圖以及第6圖，覆蓋主動區310的閘極結構330定義n型下拉電晶體175的閘極端，而該閘極結構330的左手邊以及右手邊的主動區的部分定義n型下拉電晶體175的源極端以及汲極端。相似地，覆蓋主動區310的閘極結構335定義第一存取電晶體210的閘極端，而該閘極結構335的左手邊以及右手邊的主動區的部分定義該第一存取電晶體210的源極端以及汲極端。覆蓋主動區315的閘極結構330定義p型上拉電晶體170的閘極端，而該閘極結構330的左手邊以及右手邊的主動區的部分定義該p型上拉電晶體170的源極端以及汲極端。覆蓋主動區325的閘極結構340定義第二存取電晶體 220的閘極端，而該閘極結構340的左手邊以及右手邊的主動區的部分定義該第二存取電晶體220的源極端以及汲極端。覆蓋主動區325的閘極結構345定義n型下拉電晶體195的閘極端，而該閘極結構345的左手邊以及右手邊的主動區的部分定義該n型下拉電晶體195的源極端以及汲極端。覆蓋主動區320的閘極結構345定義p型上拉電晶體190的閘極端，而該閘極結構345的左手邊以及右手邊的主動區的部分定義該p型上拉電晶體190的源極端以及汲極端。
因此，p型上拉電晶體170、n型下拉電晶體175、p型上拉電晶體190、n型下拉電晶體195、第一存取電晶體210之中的每一個電晶體的閘極端係由閘極結構330、閘極結構335、閘極結構340、以及閘極結構345的其中之一所定義，且該等電晶體的源極端以及汲極端係由在閘極結構的任何一面下方的相應的主動區310、主動區315、主動區320、以及主動區325其中之一者所定義。SRAM單元245A具有一個相似於SRAM單元145的布局設計。例如，覆蓋主動區310的閘極結構350定義第一存取電晶體210的閘極端，而該閘極結構350的左手邊以及右手邊的主動區的部分定義該第一存取電晶體210的源極端以及汲極端。覆蓋主動區310的閘極結構355定義n型下拉電晶體175的閘極端，覆蓋主動區315的閘極結構355定義p型上拉電晶體170的閘極端，以及覆蓋主動區325的一個閘極結構360定義n型下拉電晶體195的閘極端。相似地，覆蓋一個主動區365的閘極結構360定義p型上拉電晶體190的閘極端，而覆蓋主動區325的一個閘極結構370定義第二存取電晶體220的閘極端。相關的閘極結構350、閘極結構360、閘極結構370的左手邊以及右手邊的各別主動區310、主動區325、主動區365的部分定義各別電晶體的源極端以及汲極端。
除此之外，第一存取電晶體210以及第二存取第二存取電晶體220 的個別閘極端225以及閘極端230可連接至字元線235，如第2圖所示。這個連接可由將第一存取電晶體210以及第二存取電晶體220的閘極結構電性連接至代表字元線235的互連層所促成。例如，且如第5圖所示，定義第一存取電晶體210的閘極端的閘極結構335可被電性連接至代表字元線235的互連層375以及互連層380(在第6圖所示)。在一些實施例中，互連層375以及互連層380可各包含一個導電性材料，如一個或者多個金屬材料，且可利用一個第一金屬層(金屬1層/M1層)形成。在一些實施例中，M1層可形成於一個第零金屬層(金屬0層)(或者M0層)之上。在一些實施例中，M0層可能就在閘極結構330、閘極結構335、閘極結構340、以及閘極結構345之上，且M0層可夾在M1層以及該等閘極結構之間。在其他實施例中，互連層375以及互連層380可形成於其他互連層。
進一步而言，在一些實施例中，M1層可在垂直於(或者實質上垂直於)M0層的方向延伸。例如，在一些實施例中，M0層可於X方向110延伸，而M1層可於Y方向115延伸。在其他實施例中，M0層以及M1層可於相同的(或者實質上相似的)方向延伸。進一步而言，在一些實施例中，為了將閘極結構335連接至互連層375以及互連層380，該閘極結構可透過互連結構390連接至互連層385。在一些實施例中，互連層385可為一個M0層。在一些實施例中，互連結構390可為提供閘極結構以及M0層之間的一個電性連接的一個導孔結構。接著互連層385可透過互連結構395(參見第6圖)連接至互連層375，而在一些實施例中，互連結構395可為一個導孔結構。在一些實施例中，互連層375認定為可比擬(analogous)第一字元線250，而互連層380認定為可比擬第二字元線255。互連結構395認定為可比擬互連結構290。因此，定義第一存取電晶體210的閘極端的閘極結構335透過互連結構395(亦即，互連結構290)連接至互連層375(亦即，第一 字元線250)。
相似地，為了將第二存取電晶體220的閘極結構連接至字元線235，定義第二存取電晶體的閘極端的閘極結構340可連接至互連層375以及互連層380，如第6圖所示。相似於閘極結構335的互連，為了將閘極結構340連接至互連層375以及互連層380，閘極結構340可透過一個互連結構405連接至一個互連層400。在一些實施例中，互連層400可為一個M0層且互連結構405可為一個導孔結構。接著互連層400可透過互連結構410(參見第6圖)連接至互連層375，而在一些實施例中，互連結構410可為一個導孔結構。進一步而言，在一些實施例中，互連結構410認定為可比擬互連結構295。因此，互連結構395以及互連結構410兩者皆位於互連層375上，而如上所述，在一些實施例中認定為可比擬第一字元線250。
布局設計300亦展示SRAM單元245A至字元線235的互連。字元線235可包含第一字元線250以及第二字元線255。第一字元線250可由一個互連層415(參見第6圖)所定義，而第二字元線255可由一個互連層420(參見第6圖)所定義。定義第一存取電晶體210的閘極端的閘極結構350可連接至互連層420。在一些實施例中，互連層415以及互連層420可利用M1層作定義。閘極結構350可藉由透過一個互連結構430連接至一個互連層425以連接至連接至互連層420。在一些實施例中，互連層425可為一個M0層，且互連結構430可為一個導孔結構。互連層425可透過一個互連結構435(參見第6圖)連接至互連層420，而在一些實施例中，互連結構435可為一個導孔結構。在一些實施例中，互連結構435認定為可比擬互連結構290。
為了將定義第二存取電晶體220的閘極端的閘極結構370連接至 互連層420，該閘極結構可透過一個互連結構445連接至一個互連層440。在一些實施例中，互連層440可為一個M0層且互連結構445可為一個導孔結構。接著互連層440可透過另一個互連結構450(參見第6圖)連接至互連層420。在一些實施例中，互連結構450亦可為一個導孔結構。因此，互連結構435以及互連結構450兩者皆提供於互連層420上，且對應於第二字元線255。因此，SRAM單元145具有連接至互連層375(對應於第一字元線250)的互連結構395以及互連結構410，而SRAM單元245A(相鄰於SRAM單元145)具有連接至互連層420(對應於第二字元線255)的互連結構435以及互連結構450，因此，如上面的第3圖所述，交替互連結構的位置。
進一步而言，如第2圖所示，第一存取電晶體210以及第二存取電晶體220連接至位元線205以及位元線215。該連接憑藉著互連層455以及互連層460展示於布局設計300。具體而言，在一些實施例中，定義第一存取電晶體210的源極端以及汲極端的主動區310可透過一個互連結構465連接至互連層455，而定義第二存取電晶體220的源極端以及汲極端的主動區325可透過一個互連結構470連接至互連層460。互連層455以及互連層460在一些實施例中可各別為M0層(亦即，3個金屬軌道(亦即，位元線電阻值以及位元線電容值)提供的較大金屬尺寸以及較大金屬空間)，而互連結構465以及互連結構470在一些實施例中可各別為一個導孔結構。互連層455可對應至位元線205(亦即，第一位元線部分265)，而互連層460可對應至位元線215(亦即，第二位元線部分270)。
通過布局設計300，可提供每一個SRAM單元中的兩個較細的字元線(亦即，SRAM單元145的互連層375/互連層380以及SRAM單元245A的互連層415/互連層420)。如上所述，藉由交替兩個細字元線上的互連結構的位置，相鄰 的SRAM單元可單獨開啟，而不會開啟隔壁的SRAM單元。進一步而言，在傳統設計中，主動裝置(亦即，電晶體)、位元線、字元線、供應電壓、以及接地電壓結構皆提供於一個半導體基板的同一面。具體而言，在傳統設計中，主動裝置(亦即，電晶體)、位元線、字元線、供應電壓、以及接地電壓結構皆提供於SRAM單元的半導體基板的正面或者頂部表面。一個半導體基板的一個“正面”或者“頂部表面”為形成主動裝置(亦即，一個積體電路(亦即，SRAM單元145)的電晶體)的位置那一面或者表面。相反於正面或者頂部表面的半導體基板的那一面或者表面為“背面”或者“底部表面”。半導體基板將以更深的細節在以下討論。
藉由將所有的主動裝置、位元線、字元線、供應電壓、以及接地電壓結構都形成於半導體表面的正面，一個SRAM單元的整體面積即增加了，且對於一些結構可能需要更高層位的互連層。例如，在一些傳統設計中，供應電壓伴隨著位元線結構可能定義於M0層，以及接地電壓結構可能定義於M2層。更高的互連層增加IR壓降。因此，為了縮小SRAM單元的整體面積，以及進一步縮小IR壓降，本揭露提供一個機制，其中一些結構可定義於SRAM單元的基板背面。例如，在一些實施例中，如在布局設計300中所示，主動裝置(亦即，電晶體)、位元線結構、以及字元線結構可形成於SRAM單元145以及SRAM單元245O的半導體基板的正面，而供應電壓、以及接地電壓結構可移至半導體基板的背面，如布局設計305所示。
因此，在一些實施例中，布局設計300對應至SRAM單元單元145以及SRAM單元245A的半導體基板的正面的布局設計。布局設計305對應至SRAM單元單元145以及SRAM單元245A的半導體基板的背面的布局設計。布局設計305展示定義(對應於第2圖中的接地電壓185的)接地電壓結構的互連層475 以及互連層480，而互連層485定義(對應於第2圖中的供應電壓180的)供應電壓結構。在一些實施例中，互連層475、互連層480、以及互連層485可各別為一個背面M0層。一個背面M0層可相似於正面M0層(亦即，相對於布局設計300所描述的M0層)。因此，在一些實施例中，背面M0層可在X方向110中延伸。然而，背面M0層在一些實施例中可寬於一個正面M0層。在其他實施例中，互連層475、互連層480、以及互連層485可各別形成於一個不同的背面金屬層。由於互連層475、互連層480、以及互連層485提供於背面，該等互連層需要連接至形成於正面的主動區(亦即，電晶體)，如布局設計300所示。在一些實施例中，互連層475可透過一個互連結構490連接至提供於正面的主動區310。在一些實施例中，互連結構490可為一個導孔結構。互連結構490可利用於SRAM單元145以及SRAM單元245A兩者。展示於布局設計305的許多主動區以及閘極結構分別對應至布局設計300所提供的主動區以及閘極結構，且其展示於布局設計305僅旨於解釋目的。該等主動區以及閘極結構並不延伸至背面。例如，展示於布局設計305的主動區310僅為了方便解釋。如布局設計300所示的主動區在正面，且並不延伸至基板的背面。
相似於互連層475，互連層480可透過一個互連結構495連接至提供於正面的主動區325(其有關於SRAM單元145的n型下拉電晶體195)。在一些實施例中，互連結構495可為一個導孔結構。互連層485可透過一個互連結構500連接至提供於正面的主動區320(其有關於SRAM單元145的p型上拉電晶體190)。互連層485亦可透過一個互連結構505連接至提供於正面的主動區315(其有關於SRAM單元145以及SRAM單元245A的p型上拉電晶體170)。互連結構500以及互連結構505在一些實施例中可各別為一個導孔結構。再次而言，主動區315、主 動區320、以及其相關的閘極結構僅為了方便解釋而展示於布局設計305。該等主動區以及閘極結構如布局設計300所示僅提供於正面。
互連層480亦可透過一個互連結構510連接至提供於正面的主動區325(其有關於SRAM單元245A的n型下拉電晶體195)。在一些實施例中，互連結構510可為一個導孔結構。互連層485亦可透過一個互連結構515連接至提供於正面的主動區320(其有關於SRAM單元245A的p型上拉電晶體190)。互連結構515在一些實施例中亦可為一個導孔結構。藉由在背面提供供應電壓以及接地電壓結構，可縮小SRAM單元的整體面積，且可被用於正面的電源以及接地結構的資源(亦即，互連層)現在可用在其他用途。進一步而言，由於背面互連層可能寬於正面互連層，可達到縮小IR壓降。
繼續參考第5圖，亦展示了SRAM單元145以及SRAM單元245A的一個半導體裝置的一個剖面圖520。剖面圖520展示具有一個正面530以及一個背面535的一個半導體基板525。SRAM單元145以及SRAM單元245A的主動裝置(亦即，電晶體)並沒有展示於剖面圖520。因此，主動區310、主動區315、主動區320、主動區325以及閘極結構330、閘極結構335、閘極結構340、閘極結構345並沒有展示於剖面圖520。剖面圖520展示特定的互連結構，以及半導體基板525的正面530是如何連接至基板的背面535。如上所述，供應電壓以及接地電壓結構可移至半導體基板525的背面535，如接地結構的互連層475/互連層480以及電源結構的互連層485所示。接地電壓結構(亦即，互連層475/互連層480)可透過互連結構490以及互連結構495連接至半導體基板525的正面530上的結構。供應電壓結構(亦即，互連層485)可透過互連結構500以及互連結構505連接至半導體基板525的正面530上的結構。
在半導體基板525的正面530上，互連點540可將互連結構490、互連結構495、互連結構500、以及互連結構505連接至各別的主動區310、主動區315、主動區320、主動區325，且接著可最終被連接至互連層455(位元線互連層)、互連層460(位元線互連層)、以及互連層375(字元線互連層)、互連層380(字元線互連層)、互連層415(字元線互連層)、以及互連層420(字元線互連層)。
轉向第7圖，根據本揭露的一些實施例，展示一個計算系統545的一個範例方塊圖。計算系統545可為一個電路或者布局設計者用於執行一個電路的標準單元布局。在此使用的一個“電路”或者“積體電路”為主動裝置(亦即，電性元件)的一個互連，如電阻器、電晶體、電池、或者配置以實施一個所需的功能的其他類型的半導體裝置。計算系統545包含一個相關於一個記憶體裝置555的主機裝置550。主機裝置550可被配置以從一個或者多個輸入裝置560接收輸入，以及對一個或者多個輸出裝置565提供輸出。主機裝置550可被配置以分別透過合適的介面570A、介面570B、以及介面570C與記憶體裝置555、輸入裝置560、以及輸出裝置565進行溝通。可實施計算系統545於許多計算裝置，如電腦(亦即，桌機、筆記型、伺服器、資料中心、等等)、平板、個人數位助理、移動裝置(手機)、其他手持或者可攜帶裝置、或者其他適用於利用主機裝置550以執行標準單元布局的計算單元。
輸入裝置560可包含任何的許多輸入技術，如一個鍵盤、電筆(stylus)、觸碰螢幕、滑鼠、軌球、小鍵盤、麥克風、聲音辨識、動作辨識、遙控器、輸入埠、一個或者多個按鍵、刻度盤、搖桿、以及任何其他有關於主機裝置550的輸入的週邊設備，且允許一個外部來源、如一個使用者(亦即，一個電路或者布局設計者)，來輸入資訊(亦即、資料)至主機裝置以及傳送指示至主機 裝置。相似地，輸出裝置565可包含各種輸出技術，如外部記憶體、印表機、喇叭、顯示器、麥克風、發光二極體、耳機、影像裝置、以及任何其他被配置以從主機裝置550接收資訊(亦即、資料)的輸出週邊設備。輸入至主機裝置550及/或從主機裝置輸出的“資料”可包含各種任何的文本資料、電路資料、訊號資料、半導體裝置資料、圖像資料、前述的組合、或者適用於利用計算系統545以作處理的其他類型的類比及/或數位資料。
主機裝置550包含或者有關於一個或者多個處理單元/處理器，如中央處理單元(CPU)核心575A至CPU核心575N。可以實施CPU核心575A至CPU核心575N如特定應用積體電路(Application Specific Integrated Circuit；ASIC)、現場可程式化邏輯閘陣列(Field Programmable Gate Array；FPGA)、或者任何其他類型的處理單元。每一個CPU核心575A至CPU核心575N可被配置以執行多個指令，以運行一個或者多個主機裝置550的應用程式。在一些實施例中，運行該一個或者多個應用程式所需的指令以及資料可儲存於記憶體裝置555。主機裝置550亦可被配置以將運行的一個或者多個應用程式的結果儲存於記憶體裝置555。因此，主機裝置550可被配置以要求記憶體裝置555執行各種操作。例如，主機裝置550可要求記憶體裝置555讀取資料、寫入資料、更新或者刪除資料、及/或執行管理或者其他操作。
主機裝置550可被配置以執行的其中一個應用程式可為一個標準單元布局應用程式580。標準單元布局應用程式580可為一個電腦輔助設計或者電子數字自動化軟體套件的一部份，其可由主機裝置550的一個使用者用以產生一個電路的標準單元布局(亦在此稱為“布局”、“布局圖”、“布局設計”以及類似的稱呼)。例如，標準單元布局應用程式580可被用以產生布局設計300以及布局 設計305。一個電路的標準單元布局可展示將被製造的許多元件/連接。例如，標準單元布局可展示代表電路的許多元件的一個或者多個主動區、閘極電極、源極電極以及汲極電極、金屬線、導孔接點、焊墊的開口、一個或者多個金屬層、電源等等，以及在當這些元件在設置在一個半導體基板(如一個矽晶圓)之上/之中時如何互相連接。透過遵循可包含一個或者多個邏輯設計、實體設計、或者擺設以及布線的一個設計流程，可以實施標準單元布局。標準單元布局可表現於一個或者多個資料檔案，如GDSII檔案格式或者DFII檔案格式。在其他實施例中，可使用其他檔案格式。因此，在使用了標準單元布局應用程式580，一個電路設計者可產生一個電路的標準單元布局。在一些實施例中，執行或者運行標準單元布局應用程式580所需要的指令可儲存於記憶體裝置555之中。可利用有關於記憶體裝置555的標準單元布局應用程式由一個或者多個CPU核心575A至CPU核心575N執行標準單元布局應用程式580。
繼續參考第7圖，記憶體裝置555包含一個記憶體控制器585，記憶體控制器585配置以從一個記憶體陣列590讀取資料或者將資料寫入一個記憶體陣列590。在一些實施例中，記憶體陣列590可包含各種揮發性記憶體及/或非揮發性記憶體。例如，在一些實施例中，記憶體陣列590可包含NAND快閃記憶體核心、NOR快閃記憶體核心、靜態隨機存取記憶體(SRAM)核心、動態隨機存取記憶體(DRAM)核心、磁阻式隨機存取記憶體(MRAM)核心、相變化記憶體(Phase Change Memory；PCM)核心、可變電阻式記憶體(Resistive Random Access Memory；ReRAM)核心、3D XPoint記憶體核心、鐵電隨機存取記憶體(FeRAM)核心、以及適用於在記憶體陣列之中的其他記憶體核心類型。一般而言，記憶體陣列590可包含任何一種隨機存取記憶體(RAM)、唯讀記憶體(ROM)、可程式 化唯讀記憶體(PROM)、可擦拭可程式化唯讀記憶體(Erasable PROM；EPROM)、電子抹除式可複寫唯讀記憶體(Electrocally EPROM；EEPROM)、硬碟驅動器、快閃驅動器、記憶帶(memory tapes)、光學驅動器、雲端記憶體、或者合適於執行在此所述的操作的主要及/或次要記憶體的任何組合。
記憶體陣列590中的記憶體可單獨地且獨立地受記憶體控制器585所控制。換句話說，記憶體控制器585可被配置以單獨地且獨立地與記憶體陣列590中的每一個記憶體溝通。藉由與記憶體陣列590溝通，記憶體控制器585可被配置以因應從主機裝置550接收的指令從記憶體陣列讀取資料或者將資料寫入記憶體陣列。雖然展示為記憶體裝置555的一部份，但在一些實施例中，記憶體控制器585可為主機裝置550的一部份，或者為有關於記憶體裝置以及計算系統545的另外一個元件的一部份。可實施記憶體控制器585為軟體、硬體、韌體、或者前述的組合中的一個邏輯電路以執行在此所述的功能。例如，在一些實施例中，記憶體控制器585可被配置以在從主機裝置550接收一個要求時，取回有關於儲存於記憶體裝置555的記憶體陣列590的標準單元布局應用程式580的指令。
在一些實施例中，計算系統545亦可有關於許多製造工具595。除其他事項外，製造工具595可被用以基於標準單元布局應用程式580所產生的標準單元布局，準備以及製造一組遮罩。該組遮罩可定義用於電路的半導體製程當中的光微影步驟的幾何形狀。雖然製造工具595與主機裝置550分開顯示，但在一些實施例中，製造工具的至少一些功能可由主機裝置，如由標準單元布局應用程式580或者有關於標準單元布局應用程式的另外的應用程式所實施。
為了準備一組遮罩，可使用製造工具595以將電路的標準單元布 局翻譯成一個代表性的資料檔案(representative data file；RDF)。接著，可使用代表性的資料檔案以製造一組實體的遮罩，以製造電路。
在一些實施例中，準備該組遮罩可包含利用微影增強技術來執行一個光學近接修正(optical proximity correction；OPC)以補償在電路當中的影像錯誤，如所產生的繞射、干預、其他製程效果、以及其他類似的錯誤。在一些實施例中，製造工具595的一個遮罩規則檢查器(mask rule checker；MRC)可由一組製造遮罩的規則檢查經歷光學近接修正製程的標準單元布局。遮罩製造規則可包含特定的幾何及/或連接的限制，以確保足夠的邊界、以考慮半導體製程中的變異性、以及類似的規則。在一些實施例中，遮罩規則檢查器可更動標準單元布局以補償該組遮罩在製程當中的限制。在一些實施例中，準備該組遮罩亦可包含解析度增強技術(resolution enhancement techniques；RET)，如偏軸照明(off-axis illumination)、次級解析輔助特徵圖案(sub-resolution assist features)、相移遮罩(phase-shifting masks)、以及類似的技術或者前述的組合。
在一些實施例中，準備該組遮罩亦可進一步包含微影製程檢查(lithography process checking；LPC)，其可模擬實施以製造電路的製程。微影製程檢查基於標準單元布局可模擬這些製程以製造一個電路的模擬製造裝置。微影製程檢查可考慮許多因素，如空中影像對比(aerial image contrast)、聚焦深度(depth of focus；DOF)、遮罩誤差放大因子(mask error enhancement factor；MEEF)、其他合適的因素、以及類似的因素或者前術的組合，以模擬電路的製程。在一些實施例中，在微影製程檢查產生了一個模擬製造裝置之後，若是模擬的裝置不滿足特定的設計規則，可重複光學近接修正及/或遮罩規則檢查器以進一步改良標準單元布局。
為了製造該組遮罩，一個遮罩作者可將代表性的資料檔案轉換成一個基板(如一個遮罩(網線)或者一個半導體晶圓)上的影像。在一些實施例中，可以利用一個電子束(e-beam)或者複數個電子束的一個機制以在一個半導體晶圓上形成一個遮罩圖案以形成遮罩。在一些實施例中，遮罩圖案可包含一個或者多個不透明的區域以及一個或者多個透明的區域。一個輻射束，如紫外線(UV)光，用以曝露在半導體晶圓上已塗上的影像敏感材料層(亦即，光阻)，可被不透明區域阻擋以及可穿過透明區域。在一個範例中，遮罩圖案可包含一個透明的基板(亦即，熔融石英(fused quartz))以及一個塗在不透明區域的不透明材料(亦即，鉻(chromium))，以形成遮罩。在其他實施例中，可利用其他或者額外的技術以製造遮罩。
一旦遮罩製作完成，一個製程實體(亦即，一個生產機構或者半導體製造廠)可使用所製造的遮罩以製造電路。在一些實施例中，製造電路可涉及利用遮罩(或者多個遮罩)沉積一個或多個材料在一個半導體晶圓之上/之中。半導體晶圓可包含矽基板或者一個具有在上方所形成的材料層的其他基板。半導體晶圓可進一步包含一個或者更多的各種摻雜區域、介電特徵、多層互連結構、以及利用一個或者多個遮罩形成的類似特徵。
要理解的是，雖然製造工具595被形容為為了準備該組遮罩所執行特定的操作以及接著製造該組遮罩，但在一些實施例中，各種製程可與所述的製程不同。在一些實施例中，可利用額外或者其他的製程或者操作以準備該組遮罩以及製造該組遮罩。亦需要理解的是，只有計算系統545的一些元件在第7圖中展示以及敘述。然而，計算系統545可包含其他元件，如各種電池以及電源、網路介面、路由器、開關、外部記憶體系統、控制器、等等。一般而言， 計算系統545可包含執行在此所述的功能所需要的或者被認定為期望的任何的各種硬體、軟體、及/或韌體。相似地，主機裝置550、輸入裝置560、輸出裝置565、以及包含記憶體控制器585以及記憶體陣列590的記憶體裝置555可包含執行在此所述的功能所需要的或者被認定為企望的任何的各種硬體、軟體、及/或韌體。
因此，本揭露提供一個優化的SRAM單元其具有兩個較細的字元線以及一個較寬的位元線。藉由具有一個較寬的位元線，SRAM單元的IR壓降被縮小了。縮小的IR壓降對於離讀取/寫入方塊位置較遠的SRAM單元特別有益。縮小的IR壓降能增加SRAM單元的效能(亦即，速度)。例如，在一些模擬中，發明者發現相較於一個傳統的SRAM陣列，本案位於一個SRAM陣列的第0列第0行的一個SRAM單元速度增加了102%，而一個位於第255列第0行的SRAM單元的速度增加了大約82%，以及一個位於第255列第127行的SRAM單元的速度增加了大約131%。因此，一個單一寬位元線以及兩個細字元線在一些實施例中可提供顯著的進步效能。SRAM單元的效能增加使得採用該等SRAM單元的SRAM陣列整體的效能增加。進一步而言，藉由將SRAM單元的供應電源以及接地電源結構移至一個基板的背面，藉由對於不同的字元線以及位元線負載提供兩種類型的單元金屬，可優化SRAM單元的整體布局設計，因而進一步縮小SRAM單元的IR壓降以及縮小SRAM單元的整體尺寸(亦即，面積)。雖然本揭露對應於SRAM單元作敘述，但要了解的是，本揭露亦可施加於其他類型的記憶體單元。
根據本揭露的一些樣態，一種記憶體裝置，包含記憶體陣列，包含複數個記憶體單元，各記憶體記憶體單元包含第一字元線、第二字元線、以及位元線。第一字元線施加第一訊號以選取各記憶體單元，以從各記憶體單元 讀取資料或者將資料寫入各記憶體單元。第二字元線施加第二訊號以選取各記憶體單元，以從各記憶體單元讀取資料或者將資料寫入各記憶體單元。位元線在至少第一字元線或者第二字元線的其中之一者選取各記憶體單元時，從各記憶體單元讀取資料或者提供寫入各記憶體單元的資料。
在一些實施例中，各記憶體單元為靜態隨機存取記憶體單元。在一些實施例中，第一字元線在第一方向延伸以及在與第一方向垂直的第二方向具有第一寬度。位元線在第二方向延伸以及在第一方向具有第二寬度。第二寬度大於第一寬度。在一些實施例中，第二字元線在第一方向延伸以及在與第一方向垂直的第二方向具有第一寬度。位元線在第二方向延伸以及在第一方向具有第二寬度。第二寬度大於第一寬度。在一些實施例中，第一字元線在第一方向延伸以及在與第一方向垂直的第二方向具有第一寬度。第二字元線在第一方向延伸以及在第二方向具有第二寬度。位元線在第二方向延伸以及在第一方向具有第三寬度。第三寬度大於第一寬度以及第二寬度。在一些實施例中，第一寬度實質上與第二寬度相同。在一些實施例中，第一字元線與第二字元線相互隔開。在一些實施例中，位元線包含第一位元線部分以及從第一位元線部分隔開的第二位元線部分。在一些實施例中，第一字元線在第一方向延伸以及在與第一方向垂直的第二方向具有第一寬度。第一位元線部分以及第二位元線部分在第二方向延伸以及在第一方向具有第二寬度。第二寬度大於第一寬度。在一些實施例中，記憶體單元的第一記憶體單元的第一位元線部分緊靠著記憶體單元中相鄰於第一記憶體單元的第二記憶體單元的第二位元線部分。在一些實施例中，記憶體單元的第一記憶體單元以及第二記憶體單元各包含第一存取電晶體以及第二存取電晶體。第一記憶體單元相鄰於第二記憶體單元。第一記憶體 單元的第一字元線連接至第一記憶體單元的第一存取電晶體以及第二存取電晶體以選取第一記憶體單元。第二記憶體單元的第二字元線連接至第二記憶體單元的第一存取電晶體以及第二存取電晶體以選取第二記憶體單元。
根據本揭露的一些其他樣態，一種記憶體單元，包含第一字元線、第二字元線、以及位元線。記憶體單元包含第一字元線在第一方向延伸以及在與第一方向垂直的第二方向具有第一寬度，第二字元線在第一方向延伸以及在第二方向具有第二寬度，以及位元線在第二方向延伸以及在第一方向具有第三寬度。其中第一字元線或者第二字元線的其中之至少一者施加訊號以選取記憶體單元，以從記憶體單元讀取資料或者將資料寫入記憶體單元。第三寬度大於第一寬度以及第二寬度。
在一些實施例中，位元線包含第一位元線部分以及第二位元線部分，第一位元線部分以及第二位元線部分各具有第四寬度且相互隔開。第四寬度大於第一寬度以及第二寬度。在一些實施例中，第一位元線部分緊靠著第一相鄰記憶體單元的相鄰的位元線部分，以及第二位元線部分緊靠著第二相鄰記憶體單元的另一相鄰的位元線部分。在一些實施例中，記憶體單元為靜態隨機存取記憶體單元。在一些實施例中，第一字元線及第二字元線的其中之一者連接至記憶體單元的存取電晶體以選取記憶體單元。
根據本揭露的另一些樣態，一種記憶體單元，包含基板、第一互連層、第二互連層、第三互連層、以及第四互連層。記憶體單元包含基板，具有正面以及背面，其中記憶體單元的電晶體形成於正面，以及其中背面為正面的反面。記憶體單元亦包含第一互連層在正面上，以提供記憶體單元的位元線，第二互連層在正面上，以提供記憶體單元的字元線，第三互連層在背面上，以 提供供應電壓至記憶體單元，以及第四互連層在背面，以提供接地電壓至記憶體單元。
在一些實施例中，第一互連層為正面第零金屬層，第二互連層為正面第一金屬層，第三互連層屬於背面第零金屬層，以及第四互連層屬於背面第零金屬層。在一些實施例中，記憶體單元進一步包含第一互連結構，將第三互連層連接至位在正面的第一主動區，以及包含第二互連結構，將第四互連層連接至在正面的第二主動區。在一些實施例中，第二互連層具有寬度小於第一互連層的寬度。
前述內容概述了幾個實施例的特徵使得本領域技術人員可更好地理解本揭露的樣態。本領域技術人員應該理解，他們可以容易地將本揭露用作設計的基礎或修改其他製程和結構以實現與本文介紹的實施例相同的目的和/或實現相同的優點。本領域技術人員還應該認知到，等效的構造不脫離本揭露的精神和範圍，並且在不脫離本揭露的精神和範圍的情況下，它們可以進行各種改變，替換和變更。
145,245A:SRAM單元
375,380,385,400,415,420,425,440:互連層
395,410,435,450:互連結構
BL,BLB:位元線
WL:字元線

Claims (9)

  1. 一種記憶體裝置，包含：一記憶體陣列，包含複數個記憶體單元，各該等記憶體記憶體單元包含：一第一字元線，施加一第一訊號以選取該各該等記憶體單元，以從該各該等記憶體單元讀取資料或者將資料寫入該各該等記憶體單元，其中該第一字元線在一第一方向延伸以及在與該第一方向垂直的一第二方向具有一第一寬度；一第二字元線，施加一第二訊號以選取該各該等記憶體單元，以從該各該等記憶體單元讀取資料或者將資料寫入該各該等記憶體單元；一位元線，在至少該第一字元線或者該第二字元線的其中之一者選取該各該等記憶體單元時，從該各該等記憶體單元讀取資料或者提供寫入該各該等記憶體單元的資料，其中該位元線在該第二方向延伸以及在該第一方向具有一第二寬度，且該第二寬度大於該第一寬度。
  2. 如請求項1的記憶體裝置，其中：該第二字元線在該第一方向延伸以及在與該第一方向垂直的該第二方向具有一第三寬度；以及該第二寬度大於該第三寬度。
  3. 如請求項1的記憶體裝置，其中該位元線包含一第一位元線部分以及從該第一位元線部分隔開的一第二位元線部分該第一位元線部分以及該第二位元線部分在該第二方向延伸以及在該第一方向具有一第四寬度；以及該第四寬度大於該第一寬度。
  4. 如請求項1的記憶體裝置，其中：該等記憶體單元的一第一記憶體單元以及一第二記憶體單元各包含一第一存取電晶體以及一第二存取電晶體；該第一記憶體單元相鄰於該第二記憶體單元；該第一記憶體單元的該第一字元線連接至該第一記憶體單元的該第一存取電晶體以及該第二存取電晶體以選取該第一記憶體單元；以及該第二記憶體單元的該第二字元線連接至該第二記憶體單元的該第一存取電晶體以及該第二存取電晶體以選取該第二記憶體單元。
  5. 一種記憶體單元，包含：一第一字元線，在一第一方向延伸以及在與該第一方向垂直的一第二方向具有一第一寬度；一第二字元線，在該第一方向延伸以及在該第二方向具有一第二寬度；一位元線，在該第二方向延伸以及在該第一方向具有一第三寬度；其中該第一字元線或者該第二字元線的其中之至少一者施加一訊號以選取該記憶體單元，以從該記憶體單元讀取資料或者將資料寫入該記憶體單元；以及該第三寬度大於該第一寬度以及該第二寬度。
  6. 如請求項5的記憶體單元，其中：該位元線包含一第一位元線部分以及一第二位元線部分，該第一位元線部分以及該第二位元線部分各具有一第四寬度且相互隔開；該第四寬度大於該第一寬度以及該第二寬度；該第一位元線部分緊靠著一第一相鄰記憶體單元的一相鄰的位元線部分，以 及該第二位元線部分緊靠著一第二相鄰記憶體單元的另一相鄰的位元線部分。
  7. 如請求項5的記憶體單元，其中該第一字元線及該第二字元線的其中之一者連接至該記憶體單元的一存取電晶體以選取該記憶體單元。
  8. 一種記憶體單元，包含：一基板，具有一正面以及一背面，其中該記憶體單元的一電晶體形成於該正面，以及其中該背面為該正面的反面；一第一互連層，在該正面上，以提供該記憶體單元的一位元線，其中該位元線在一第二方向延伸以及在與該第二方向垂直的一第一方向具有一第三寬度；一第二互連層，在該正面上，以提供該記憶體單元的一第一字元線以及一第二字元線，其中該第一字元線在該第一方向延伸以及在與該第二方向具有一第一寬度，且該第二字元線在該第一方向延伸以及在該第二方向具有一第二寬度；一第三互連層，在該背面上，以提供一供應電壓至該記憶體單元；一第四互連層，在該背面上，以提供一接地電壓至該記憶體單元；其中該第一字元線或者該第二字元線的其中之至少一者施加一訊號以選取該記憶體單元，以從該記憶體單元讀取資料或者將資料寫入該記憶體單元；以及該第三寬度大於該第一寬度以及該第二寬度。
  9. 如請求項8的記憶體單元，進一步包含一第一互連結構，將該第三互連層連接至位在該正面的一第一主動區，以及包含一第二互連結構，將該第四互連層連接至位在該正面的一第二主動區。
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