CN106970775A - 一种可重构定浮点通用加法器 - Google Patents
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Abstract
本发明提供了一种可重构定浮点通用加法器，包括：48位定点加法器，进行定点加法运算，并可重构成单精度浮点加法器；选择器，根据顶层配置信息选择相应的定点或浮点加法运算通路，并进行输出控制；定浮点运算转换器，将48位定点加法器转化为32位单精度浮点加法器。有益效果：所述加法器采用全流水结构，定点加法器基于并行前缀加法器做了相应的优化，在保证定点加法器运算性能的基础上，减少了其运算延时和门电路面积。整体定浮点通用加法器结构在保证精确度和数据吞吐率的情况下，有效的提高了加法器的通用性。
Description
技术领域
本发明公开了一种定浮点通用加法器，属于数字信号处理领域。
背景技术
近些年来，随着电子技术的快速发展，处理器的复杂度和集成度越来越高，加法器无论在微处理器还是在可编程逻辑器件上，都是一个很基础很关键的存在。
在数字信号处理的不同领域，对加法器的要求也不尽相同，以运算所用的数据类型分类，加法器可分为定点加法器和浮点加法器。定点加法器所需的运算资源较少，但精度较低；浮点加法器所需的运算资源多，但精度高，它们各自有其应用的优势和劣势。但现有的加法器一般只支持单一的定点加法或浮点加法运算。
随着可重构技术越来越火，该方法试图通过可重构的方法，在不断优化定点加法器性能的基础上，降低浮点加法器的资源利用。在追求更快的速度，更小的面积的同时，也不忘增强其通用性，以满足各种情况下对于加法器的需求。
发明内容
为了解决上述问题，本发明基于可重构的思想，提供了一种可重构定浮点通用加法器，具体有以下技术方案实现：
所述可重构定浮点通用加法器，包括：
48位定点加法器，进行定点加法运算，并可重构成单精度浮点加法器；
选择器，根据顶层配置信息选择相应的定点或浮点加法运算通路，并进行输出控制；
定浮点运算转换器，将48位定点加法器转化为32位单精度浮点加法器。
所述可重构定浮点通用加法器的进一步设计在于，所述48位定点加法器进一步包括：
数据初步处理模块，对48位初始运算数据进行与门以及异或门处理；
16位的并行前缀加法器，基于树型结构的并行前缀加法器将数据分块进行加法运算；
求和模块，根据初步处理模块得到的每一位的异或信息以及每个并行前缀加法器得到的进位信息，计算出每一位的结果以及最终的进位情况；
级联模块，用于定点加法器的移植及级联处理，可以连接成位数更高的定点加法器。
所述可重构定浮点通用加法器的进一步设计在于，16位的并行前缀加法器为3个。
所述可重构定浮点通用加法器的进一步设计在于，所述定浮点运算转换器由多个运算及控制功能模块组成，所述运算及控制功能模块包括：
符号位判断模块，根据两单精度浮点数的符号位判断加法结果的符号位；
移位判决器，根据两单精度浮点数的指数位判断移位的位数；
对阶移位器，采用桶形移位算法实现对阶左移；
48位定点加法器，用于对尾数进行加法处理；
前导0/1判定单元，通过高速进位逻辑通路实现前导0/1的快速判定，从而确定规格化时移位的位数。
所述可重构定浮点通用加法器的进一步设计在于，48位定点加法器依据并行前缀加法器的树型结构，该48位定点加法器分解为三个16位的并行前缀加法器并行运算，每个16位的并行前缀加法器又划分为两个8位的加法器，每个8位的加法器划分为两个4位的加法器。
所述可重构定浮点通用加法器的进一步设计在于，所述4位加法器依据的是超前进位加法器，对于两个4位的操作数，记两个操作数每个对应位相与的结果为Gi，相异或的结果为Pi，i表示比特位的序号为｛1，2，3，4｝，求得C1=G1+G0P1，C2=G2+G1P2+G0P1P2，G3=G3+G2P3+G1P3P2+G0P3P2P1，C1, C2, C3分别表示第一位，第二位，第三位的进位情况，“0”对应无进位，“1”对应有进位。
所述可重构定浮点通用加法器的进一步设计在于，所述4位加法器通过并行前缀加法器的树型结构获取加法器上层的进位信息与求和信息，如果第i比特试图得到一个进位，则选取的第j位到第i位的原数据相加之和必然产生一个进位，抑或是第j-1位到第0位的原数据相加产生了一个进位，并且第i位到第j位传播了所述进位，传播该进位的充分必要条件为第i位到第j位的进位传播信号P均为1。
本发明的优点
本发明基于可重构的思想实现的加法器既可进行48位定点加法运算，也可以进行单精度浮点加法运算。在对运算资源和运算精度有不同需求的应用场景下可采用不同的运算模式，相比于现有的加法器，本加法器具有更好的通用性。
本发明所用运算单元采用全流水设计，具有较高数据吞吐率。
本发明所用的定点加法器基于Sklansky树型结构，在底层采用超前进位加法器的思想，以达到面积和速度的均衡；
本发明所用的单精度浮点加法器充分利用高速进位逻辑通路优化前导0/1判决算法，并采用改进的桶形移位算法来实现对阶移位，减少了浮点加法运算中的延时，节省了一部分的资源；
本发明可容易的移植到一个可重构算法链（例如FFT算法）中，实现更大规模的资源复用。
附图说明
图1是可重构定浮点通用加法器整体架构图。
图2是48位定点加法器内部结构示意图。
图3是4位定点加法器门级结构示意图。
图4是定浮点运算转换器内部结构示意图。
具体实施方式
下面结合附图对本发明方案进行详细说明。
如图1所示，实施例的定浮点通用加法器主要由48位定点加法器、选择器、定浮点运算转换器组成。配置信息和数据由外部控制模块输入，由配置信息确定数据运算通路（选择48位定点加法运算还是32位单精度浮点加法运算）。最后，输入数据经过相应的运算通路完成对应的加法运算。
如图2所示，48位定点加法器依据并行前缀加法器的树型结构，并在此基础上利用超前进位的思想做了优化，48位定点加法器可以分解为三个16位的并行前缀加法器并行运算，每个16位的并行前缀加法器又可以划分为两个8位的加法器，每个8位的加法器划分为两个4位的加法器，底层的4位加法器采用的是超前进位的思想。
如图3所示，底层的4位加法器依据的是超前进位加法器，对于两个4位的操作数，记它们每个对应位相与的结果为Gi，相异或的结果为Pi，可以求得C1=G1+G0P1，C2=G2+G1P2+G0P1P2，G3=G3+G2P3+G1P3P2+G0P3P2P1，其中，C1, C2, C3分别表示第一位，第二位，第三位的进位情况，“0”对应无进位，“1”对应有进位。对其进行门级优化以后，具体电路图如图所示，共需要5个与门和4个或门。
而对于加法器上层的进位信息以及求和信息的获取，采用的是并行前缀加法器的树型结构，根据树型结构，可以得到，如果第i比特试图得到一个进位，必须要有选取的第j位到第i位的原数据相加之和产生一个进位（即j小于等于i），抑或是第j-1位到第0位的原数据相加产生了一个进位，并且第i位到第j位传播了这个进位，传播这个进位的充分必要条件就是第i位到第j位的进位传播信号P均为1，用更加简明一点的公式来表示就是第i比特的进位情况为Ci=Gi：0=Gi：j+Gj-1:0Pi：j，其中，Pi：j=PiPi-1…Pj，更一般地，有：Gi：t=Gi：j+Gj-1： tPi：j，i≥j≥t≥0这样第i比特的求和结果可以用Ci-1和Pi相异或的结果来表示。
如图4所示，定浮点运算转换器由符号位判决器、移位判决器、对阶移位器、48位定点加法器、前导0/1判定模块以及溢出判断和结果规格化处理模块组成。其中48位定点加法器为资源共享模块，由配置信息确定该共享资源是进行48位定点数的加法运算还是进行32位单精度浮点数的加法运算。
基本的原理是判断A、B两数指数位的差值，根据差值对尾数位进行移位，再相加。被移位的数为A、B两数中指数位较大的一个，移位的位数为两数指数位的差值，这样可以保证两数的尾数位进行运算的时候结果均为正数，也就不用进行补码原码转换。A、B的符号位决定A、B的尾数位是做加法还是减法运算。
例如A= -1.25×225 ，B= 1.032×215，A指数大于B，差值为10，所以对1.25左移10位；A、B符号位相反，所以对两数尾数位做减法，即1.25×210 – 1.032。
尾数位的运算完成后，将尾数位计算结果截位成23位，并根据截位信息调整最终结果的指数位，最后将符号位、指数位、尾数位规格化成浮点数形式输出。
本实施例基于可重构的思想实现的加法器既可进行48位定点加法运算，也可以进行单精度浮点加法运算。在对运算资源和运算精度有不同需求的应用场景下可采用不同的运算模式，相比于现有的加法器，本加法器具有更好的通用性。本实施例的运算单元采用全流水设计，具有较高数据吞吐率。定点加法器基于Sklansky树型结构，在底层采用超前进位加法器的思想，以达到面积和速度的均衡。单精度浮点加法器充分利用高速进位逻辑通路优化前导0/1判决算法，并采用改进的桶形移位算法来实现对阶移位，减少了浮点加法运算中的延时，节省了一部分的资源。本实施例可容易的移植到一个可重构算法链（例如FFT算法）中，实现更大规模的资源复用。
以上对本发明提供的一种可重构定浮点通用加法器进行了详细介绍，以便于理解本发明和其核心思想。对于本领域的一般技术人员，在具体实施时，可根据本发明的核心思想进行多种修改和演绎。综上所述，本说明书不应视为对本发明的限制。
Claims (7)
1.一种可重构定浮点通用加法器，其特征在于，包括：
48位定点加法器，进行定点加法运算，并可重构成单精度浮点加法器；
选择器，根据顶层配置信息选择相应的定点或浮点加法运算通路，并进行输出控制；
定浮点运算转换器，将48位定点加法器转化为32位单精度浮点加法器。
2.根据权利要求1所述的可重构定浮点通用加法器，其特征在于，所述48位定点加法器进一步包括：
数据初步处理模块，对48位初始运算数据进行与门以及异或门处理；
16位的并行前缀加法器，基于树型结构的并行前缀加法器将数据分块进行加法运算；
求和模块，根据初步处理模块得到的每一位的异或信息以及每个并行前缀加法器得到的进位信息，计算出每一位的结果以及最终的进位情况；
级联模块，用于定点加法器的移植及级联处理，可以连接成位数更高的定点加法器。
3.根据权利要求1所述的可重构定浮点通用加法器，其特征在于，16位的并行前缀加法器为3个。
4.根据权利要求1所述的可重构定浮点通用加法器，其特征在于，所述定浮点运算转换器由多个运算及控制功能模块组成，所述运算及控制功能模块包括：
符号位判断模块，根据两单精度浮点数的符号位判断加法结果的符号位；
移位判决器，根据两单精度浮点数的指数位判断移位的位数；
对阶移位器，采用桶形移位算法实现对阶左移；
48位定点加法器，用于对尾数进行加法处理；
前导0/1判定单元，通过高速进位逻辑通路实现前导0/1的快速判定，从而确定规格化时移位的位数。
5.根据权利要求1所述的可重构定浮点通用加法器，其特征在于，48位定点加法器依据并行前缀加法器的树型结构，该48位定点加法器分解为三个16位的并行前缀加法器并行运算，每个16位的并行前缀加法器又划分为两个8位的加法器，每个8位的加法器划分为两个4位的加法器。
6.根据权利要求5所述的可重构定浮点通用加法器，其特征在于，所述4位加法器依据的是超前进位加法器，对于两个4位的操作数，记两个操作数每个对应位相与的结果为Gi，相异或的结果为Pi，i表示比特位的序号为｛1，2，3，4｝，求得C1=G1+G0P1，C2=G2+G1P2+G0P1P2，G3=G3+G2P3+G1P3P2+G0P3P2P1，C1, C2, C3分别表示第一位，第二位，第三位的进位情况，“0”对应无进位，“1”对应有进位。
7.根据权利要求6所述的可重构定浮点通用加法器，其特征在于，所述4位加法器通过并行前缀加法器的树型结构获取加法器上层的进位信息与求和信息，如果第i比特试图得到一个进位，则选取的第j位到第i位的原数据相加之和必然产生一个进位，抑或是第j-1位到第0位的原数据相加产生了一个进位，并且第i位到第j位传播了所述进位，传播该进位的充分必要条件为第i位到第j位的进位传播信号P均为1。
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| PB01 | Publication | ||
| SE01 | Entry into force of request for substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| RJ01 | Rejection of invention patent application after publication |
Application publication date: 20170721 |
|
| RJ01 | Rejection of invention patent application after publication |