CN111857651A - 用多比特加法器并行进行多个少比特加法的方法及应用 - Google Patents

用多比特加法器并行进行多个少比特加法的方法及应用 Download PDF

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Abstract

本发明公开了用多比特加法器并行进行多个少比特加法的方法及应用，涉及数据处理技术领域。一种用多比特加法器并行进行多个少比特加法的方法，包括步骤：对一个N输入的多比特加法器，将每一个输入的指定比特设置为0以将所述多比特加法器分割成多个少比特加法器，利用分割形成的多个少比特加法器并行进行少比特加法，所述N为大于2的自然数。本发明可以利用多比特加法器并行进行多个少比特加法以减少计算周期，其不仅无需增加额外的硬件，而且能够有效地提高芯片硬件利用率和算力。

Description

用多比特加法器并行进行多个少比特加法的方法及应用
技术领域
本发明涉及数据处理技术领域。
背景技术
计算机的运行速度变得越来越快，需要有更高速的运算电路进行支持，而加法器作为计算机的主要部件，提高其运行速度非常重要。
在芯片设计中，通常会涉及图像处理、视频编解码、人工智能、中央处理器设计等不同应用场景，不同应用场景峰值对应的数据量和数据位宽动态范围很大，硬件设计时必须要支持最大数据位宽并能实时处理峰值数据。作为举例而非限制，比如在某种应用下的硬件中设置有1个16比特加法器，现有技术中，16比特加法器在一个周期只能进行一组数相加，其可以是一组2个16比特的数相加，也可以是一组2个低于16比特的数相加。当计算场景中包括两组以上低于16比特的数相加时，需要至少2个周期才能完成计算，如果需要在一个周期内得出结果，传统的解决方案是额外增加少比特加法器来实现并行进行，需要增加额外的硬件。以16比特二进制加法器为例，假设一种应用的硬件中有128个16比特二进制加法器，其主要处理两个应用场景：场景一需要计算128个16比特二进制数的加法，场景二需要计算128个7比特二进制数的加法、64个4比特二进制数的加法和64个3比特二进制数的加法。利用当前的128个16比特二进制加法器，完成场景一的计算需要1个周期，完成场景二的计算需要2个周期。如果场景二需要在1个周期内得出结果，需要额外增加64个4比特的加法器和64个3比特加法器的硬件。同时，我们可以发现，当前的128个16比特二进制加法器在进行场景二的计算时，其算力并未被充分利用。
发明内容
本发明的目的在于：克服现有技术的不足，提供了一种用多比特加法器并行进行多个少比特加法的方法及应用。利用本发明提出的方法，可以利用多比特加法器并行进行多个少比特加法以减少计算周期，其不仅无需增加额外的硬件，而且能够有效地提高芯片硬件利用率和算力。
为实现上述目标，本发明提供了如下技术方案：
一种用多比特加法器并行进行多个少比特加法的方法，包括步骤：对一个N输入的多比特加法器，将每一个输入的指定比特设置为0以将所述多比特加法器分割成多个少比特加法器，利用分割形成的多个少比特加法器并行进行少比特加法，所述N为大于2的自然数。
进一步，将N输入的M比特加法器分割成j个少比特加法器的步骤包括，
根据N值获得需要插入0的个数z，其中，z＝ceil(log2N)；
根据计算得到的z值，从每个加数的第Qi比特位开始，插入z个0；其中，第i个加法器的位宽为Ki，i＝0，1，……，j-1，第0个加法器的结果存放在0至(Q0+z)比特位，其它第i个加法器的结果存放在(Qi-1+i*z)至(Qi+(i+1)*z)比特位，Ki的值由系统设置或者由用户设置；所述j为分割的加法器个数，j的值由系统设置或者由用户设置；所述Qi的计算公式为：
Figure BDA0002542491210000021
其中，e为小于i的整数，e＝0，1，……，i；Qj的值通过公式Qi≤M进行约束，所述M为大于2的自然数。
进一步，输入数据为二进制、八进制、十进制或者十六进制数。
进一步，所述多比特加法器为2T比特加法器，其中T为大于等于3的整数。
本发明还提供了一种高速加法器，包括：转换器，用于将多比特加法器转换成多个少比特加法器以并行进行多个少比特加法；所述转换器被配置为，
对一个N输入的多比特加法器，将每一个输入的指定比特设置为0以将所述多比特加法器分割成多个少比特加法器，所述N为大于2的自然数。
进一步，所述转换器包括，
预处理计算单元，用于根据N值获得需要插入0的个数z，其中，z＝ceil(log2N)；
分割处理单元，用于根据计算得到的z值，从每个加数的第Qi比特位开始，插入z个0；其中，第i个加法器的位宽为Ki，i＝0，1，……，j-1，第0个加法器的结果存放在0至(Q0+z)比特位，其它第i个加法器的结果存放在(Qi-1+i*z)至(Qi+(i+1)*z)比特位，Ki的值由系统设置或者由用户设置；所述j为分割的加法器个数，j的值由系统设置或者由用户设置；所述Qi的计算公式为：
Figure BDA0002542491210000031
其中，e为小于i的整数，e＝0，1，……，i；Qj的值通过公式Qi≤M进行约束，所述M为大于2的自然数。
进一步，输入数据为二进制、八进制、十进制或者十六进制数。
进一步，所述多比特加法器为2T比特加法器，其中T为大于等于3的整数。
本发明由于采用以上技术方案，与现有技术相比，作为举例，具有以下的优点和积极效果：通过将多比特加法器分割成多个少比特加法器，利用多个少比特加法器并行进行多个少比特加法以减少计算周期，其不仅无需增加额外的硬件，而且能够有效地提高芯片硬件利用率和算力，减小芯片面积。
附图说明
图1为本发明实施例提供的对多比特加法器进行分割的示例图。
图2为本发明实施例提供的插入分隔位进行加法器分隔的示例图。
具体实施方式
以下结合附图和具体实施例对本发明公开的用多比特加法器并行进行多个少比特加法的方法及应用作进一步详细说明。应当注意的是，下述实施例中描述的技术特征或者技术特征的组合不应当被认为是孤立的，它们可以被相互组合从而达到更好的技术效果。在下述实施例的附图中，各附图所出现的相同标号代表相同的特征或者部件，可应用于不同实施例中。因此，一旦某一项在一个附图中被定义，则在随后的附图中不需要对其进行进一步讨论。
需说明的是，本说明书所附图中所绘示的结构、比例、大小等，均仅用以配合说明书所揭示的内容，以供熟悉此技术的人士了解与阅读，并非用以限定发明可实施的限定条件，任何结构的修饰、比例关系的改变或大小的调整，在不影响发明所能产生的功效及所能达成的目的下，均应落在发明所揭示的技术内容所能涵盖的范围内。本发明的优选实施方式的范围包括另外的实现，其中可以不按所述的或讨论的顺序，包括根据所涉及的功能按基本同时的方式或按相反的顺序，来执行功能，这应被本发明的实施例所属技术领域的技术人员所理解。
对于相关领域普通技术人员已知的技术、方法和设备可能不作详细讨论，但在适当情况下，所述技术、方法和设备应当被视为授权说明书的一部分。在这里示出和讨论的所有示例中，任何具体值应被解释为仅仅是示例性的，而不是作为限制。因此，示例性实施例的其它示例可以具有不同的值。
本发明中，所述多比特加法器和少比特加法器时相对于而言的，比如对于16比特加法器，低于16比特的8比特加法器、7比特加法器、4比特加法器都属于少比特加法器，而对于32比特加法器而言，所述16比特加法器属于少比特加法器。
实施例
一种用多比特加法器并行进行多个少比特加法的方法，包括如下步骤:
对一个N输入的多比特加法器，其中N为大于2的自然数，可以将每一个输入的指定比特设置为0以将所述多比特加法器分割成多个少比特加法器。
然后，可以利用分割形成的多个少比特加法器并行进行少比特加法。
参见图1所示，对于多比特加法器，通过分割后，形成了n个少比特加法器，分别为少比特加法器1、少比特加法器2、少比特加法器3、……、少比特加法器n，分割后的n个少比特加法器可以并行进行多个少比特加法运算，比如并行进行a1比特加法运算、a2比特加法运算和an比特加法运算。
如此，通过将多比特加法器分割成多个少比特加法器实现多个少比特加法的并行进行，可以减少计算周期，相比于现有技术，其无需增加额外的硬件，能够有效地提高芯片硬件利用率和算力，减小芯片面积。
本实施例中，优选的，将M比特加法器分割成j个少比特加法器的步骤包括：
步骤1，根据N值获得需要插入0的个数z。
z表示插入0的个数，所述z通过计算公式z＝ceil(log2N)计算得到，ceil函数表示向上取整。
步骤2，根据步骤1计算得到的z值，从每个加数的第Qj比特位开始，插入z个0。
其中，第i个加法器的位宽为Ki，所述i＝0，1，……，j-1；第0个加法器(为便于理解，也可称为编号为0的加法器)的结果存放在0至(Q0+z)比特位，其它第i个加法器(i＝1，……，j-1)的结果存放在(Qi-1+i*z)至(Qi+(i+1)*z)比特位；Ki的值由系统设置或者由用户设置。
所述j为分割的加法器个数，j的值由系统设置或者由用户设置。
所述Qi为整数，表示每个加数的比特位中的指定比特位，所述指定比特位的比特数值从0开始。
指定比特位Qj的具体值通过如下公式计算得到：
Figure BDA0002542491210000051
其中，e为小于i的整数，e＝0，1，……，i；Qi的值通过公式Qi≤M进行约束，所述M为大于2的自然数。
本实施例中，输入数据可以为二进制、八进制、十进制或者十六进制数。
优选的，所述多比特加法器为2T比特加法器，其中T为大于等于3的整数。
下面以T＝4为例，结合图2详细描述本实施例。
在某个应用的硬件中有128个16比特二进制加法器(多比特加法器)，主要有两个应用场景：场景一需要计算128个16比特二进制数的加法，场景二需要计算128个7比特二进制数的加法，64个4比特二进制数的加法，64个3比特二进制数的加法。
对于场景一，可以直接利用当前的128个16比特二进制加法器，完成计算，需要1个周期。
对于场景二，可以对16比特加法器进行分割后进行并行计算以减少计算周期。
具体的，参见图2所示，16比特加法器的比特位从第0比特位开始，至第15比特位。
根据场景2的计算需要，可以将一个16比特的加法器分割成3个加法器，分别为7比特加法器、4比特加法器和3比特加法器。即，M＝16，j＝3，i＝0，1，2；指定比特位为第3比特位和第8比特位，第0个加法器的位宽K0＝3，结果存放在第0-3位，第3比特位为进位，第1个加法器的位宽K1＝4，结果存放在第4-8位，第8比特位为进位，第2个加法器的位宽K2＝7，结果存放在第9-16位，第16比特为进位。
然后，对于当前的128个16比特二进制加法器，利用其中的64个16比特加法器在1个周期内同时进行64个7比特二进制数的加法、64个4比特二进制数的加法和64个3比特二进制数的加法，剩下的64个16比特加法器1个周期内进行64个7比特的加法。采用上述并行计算模式后，场景二可以在1个周期内完成，且不需要增加额外的硬件。
本发明的另一实施例，还提供了一种高速加法器。
所述高速加法器包括转换器，所述转换器用于将多比特加法器转换成多个少比特加法器以并行进行多个少比特加法。
本实施例中，所述转换器被配置为：对一个N输入的多比特加法器，将每一个输入的指定比特设置为0以将所述多比特加法器分割成多个少比特加法器，所述N为大于2的自然数。
具体的，所述转换器可以包括预处理计算单元和分割处理单元。
所述预处理计算单元，用于根据N值获得需要插入0的个数z。z表示插入0的个数，所述z通过计算公式z＝ceil(log2N)计算得到，ceil函数表示向上取整。
所述分割处理单元，用于根据计算得到的z值，从每个加数的第Qj比特位开始，插入z个0。
其中，第i个加法器的位宽为Ki，所述i＝0，1，……，j-1；第0个加法器的结果存放在0至(Q0+z)比特位，其它第i个加法器的结果存放在(Qi-1+i*z)至(Qi+(i+1)*z)比特位；Ki的值由系统设置或者由用户设置。
所述j为分割的加法器个数，j的值由系统设置或者由用户设置。
所述Qi为整数，表示每个加数的比特位中的指定比特位，所述指定比特位的比特数值从0开始。
指定比特位Qj的具体值通过如下公式计算得到：
Figure BDA0002542491210000071
其中，e为小于i的整数，e＝0，1，……，i；Qi的值通过公式Qi≤M进行约束，所述M为大于2的自然数。
输入数据可以为二进制、八进制、十进制或者十六进制数。
本实施例中，所述多比特加法器为2T比特加法器，其中T为大于等于3的整数。
下面以T＝4为例详细描述本实施例。
在某个应用的硬件中有128个16比特二进制加法器(多比特加法器)，主要有两个应用场景：场景一需要计算128个16比特二进制数的加法，场景二需要计算128个7比特二进制数的加法，64个4比特二进制数的加法，64个3比特二进制数的加法。
对于场景一，可以直接利用当前的128个16比特二进制加法器，完成计算，需要1个周期。
对于场景二，可以对16比特加法器进行分割后进行并行计算以减少计算周期。
具体的，16比特加法器的比特位从第0比特位开始，至第15比特位。
根据场景2的计算需要，可以将一个16比特的加法器分割成3个加法器，分别为7比特加法器、4比特加法器和3比特加法器。即，M＝16，j＝3，i＝0，1，2；指定比特位为第3比特位和第8比特位，第0个加法器的位宽K0＝3，结果存放在第0-3位，第3比特位为进位，第1个加法器的位宽K1＝4，结果存放在第4-8位，第8比特位为进位，第2个加法器的位宽K2＝7，结果存放在第9-16位，第16比特位为进位。
然后，对于当前的128个16比特二进制加法器，利用其中的64个16比特加法器在1个周期内同时进行64个7比特二进制数的加法、64个4比特二进制数的加法和64个3比特二进制数的加法，剩下的64个16比特加法器1个周期内进行64个7比特的加法。采用上述并行计算模式后，场景二可以在1个周期内完成，且不需要增加额外的硬件。
其它技术特征参考在前实施例，在此不再赘述。
本发明由于采用以上技术方案，与现有技术相比，作为举例，具有以下的优点和积极效果；通过插入分割位将多比特加法器分割成多个少比特加法器，利用多个少比特加法器并行进行多个少比特加法以减少计算周期，其不仅无需增加额外的硬件，而且能够有效地提高芯片硬件利用率和算力，减小芯片面积。
在上面的描述中，本发明的公开内容并不旨在将其自身限于这些方面。而是，在本公开内容的目标保护范围内，各组件可以以任意数目选择性地且操作性地进行合并。另外，像“包括”、“囊括”以及“具有”的术语应当默认被解释为包括性的或开放性的，而不是排他性的或封闭性，除非其被明确限定为相反的含义。所有技术、科技或其他方面的术语都符合本领域技术人员所理解的含义，除非其被限定为相反的含义。在词典里找到的公共术语应当在相关技术文档的背景下不被太理想化或太不实际地解释，除非本公开内容明确将其限定成那样。本发明领域的普通技术人员根据上述揭示内容做的任何变更、修饰，均属于权利要求书的保护范围。

Claims (8)

1.一种用多比特加法器并行进行多个少比特加法的方法，其特征在于包括步骤：对一个N输入的多比特加法器，将每一个输入的指定比特设置为0以将所述多比特加法器分割成多个少比特加法器，利用分割形成的多个少比特加法器并行进行少比特加法，所述N为大于2的自然数。
2.根据权利要求1所述的方法，其特征在于：将N输入的M比特加法器分割成j个少比特加法器的步骤包括，
根据N值获得需要插入0的个数z，其中，z＝ceil(log2N)；
根据计算得到的z值，从每个加数的第Qi比特位开始，插入z个0；其中，第i个加法器的位宽为Ki，i＝0，1，……，j-1，第0个加法器的结果存放在0至(Q0+z)比特位，其它第i个加法器的结果存放在(Qi-1+i*z)至(Qi+(i+1)*z)比特位，Ki的值由系统设置或者由用户设置；所述j为分割的加法器个数，j的值由系统设置或者由用户设置；所述Qi的计算公式为：
Figure FDA0002542491200000011
其中，e为小于i的整数，e＝0，1，……，i；Qi的值通过公式Qi≤M进行约束，所述M为大于2的自然数。
3.根据权利要求1或2所述的方法，其特征在于：输入数据为二进制、八进制、十进制或者十六进制数。
4.根据权利要求1所述的方法，其特征在于：所述多比特加法器为2T比特加法器，其中T为大于等于3的整数。
5.一种高速加法器，其特征在于包括：转换器，用于将多比特加法器转换成多个少比特加法器以并行进行多个少比特加法；所述转换器被配置为，
对一个N输入的多比特加法器，将每一个输入的指定比特设置为0以将所述多比特加法器分割成多个少比特加法器，所述N为大于2的自然数。
6.根据权利要求5所述的高速加法器，其特征在于：所述转换器包括，预处理计算单元，用于根据N值获得需要插入0的个数z，其中，z＝ceil(log2N)；
分割处理单元，用于根据计算得到的z值，从每个加数的第Qi比特位开始，插入z个0；其中，第i个加法器的位宽为Ki，i＝0，1，……，j-1，第0个加法器的结果存放在0至(Q0+z)比特位，其它第i个加法器的结果存放在(Qi-1+i*z)至(Qi+(i+1)*z)比特位，Ki的值由系统设置或者由用户设置；所述j为分割的加法器个数，j的值由系统设置或者由用户设置；所述Qi的计算公式为：
Figure FDA0002542491200000021
其中，e为小于i的整数，e＝0，1，……，i；Qi的值通过公式Qi≤M进行约束，所述M为大于2的自然数。
7.根据权利要求5或6所述的高速加法器，其特征在于：输入数据为二进制、八进制、十进制或者十六进制数。
8.根据权利要求6所述的高速加法器，其特征在于：所述多比特加法器为2T比特加法器，其中T为大于等于3的整数。
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