CN106920509B - 移位寄存单元、电路，显示面板、装置及其驱动方法 - Google Patents

Abstract

本申请公开了移位寄存单元、电路，显示面板、装置以及驱动方法。移位寄存单元包括第一反相器、第一与非门、第二与非门、第三与非门、第四与非门以及第五与非门、第一信号输入端、第二信号输入端、第三信号输入端、第一输出端、第二输出端；移位寄存单元将第一信号输入端、第二信号输入端以及第三信号输入端接收到的信号经第一与非门、第二与非门以及第三与非门、第四与非门以及第五与非门作用后分别提供至第一输出端以及第二输出端。通过本发明，可以将用于提供第一脉冲信号的移位寄存电路以及提供第二脉冲信号的移位寄存电路设置于同一个移位寄存电路中，减低了移位寄存电路所占用的显示面板的面积。

Description

移位寄存单元、电路，显示面板、装置及其驱动方法

技术领域

本申请涉及显示技术领域，尤其涉及移位寄存单元、移位寄存电路、显示面板、应用于显示面板的驱动方法以及显示装置。

背景技术

随着显示技术的发展，显示器件的尺寸规格日新月异。例如，为了满足电子设备的便携性，尺寸规格较小的显示屏幕的需求量不断增长。

此外，随着显示技术的发展，用户更倾向于喜欢高分辨率的显示屏，以提高显示的精确性和连贯性。OLED(Organic Light-Emitting Diode，有机发光二极管)显示器，因为具备轻薄、省电等特性，越来越广泛地被应用在各种便携式电子设备中。

现有的OLED显示器中，通常包括有机发光二极管阵列(即像素阵列)，以及向阵列中的各有机发光二极管提供驱动电流的像素驱动电路。OLED显示器中通常还设置有用于向像素驱动电路提供多个移位寄存电路，该移位寄存电路所占电路版图较大，不能适应OLED显示器朝着较小尺寸的方向发展。

发明内容

有鉴于此，期望能够提供一种改进的移位寄存单元、包含上述移位寄存单元的移位寄存电路、包含上述移位寄存电路的显示面板、应用于上述显示面板的驱动方法以及包含上述显示面板的显示装置，来解决以上背景技术部分提到的技术问题。

第一方面，本申请提供了一种移位寄存单元，移位寄存单元包括多个反相器、多个与非门、第一信号输入端、第二信号输入端、第三信号输入端、第一输出端、第二输出端；其中，反相器包括第一反相器，与非门包括第一与非门，第一反相器将第一信号输入端的信号反相后传输至第一与非门的第一输入端；与非门还包括第二与非门、第三与非门、第四与非门以及第五与非门；第一与非门在第二信号输入端输入的信号以及第一反相器反相后的信号的作用下，向第二与非门的第一输入端传输第一信号；第二与非门在第一信号以及第五与非门输出端提供的信号的作用下，分别向第三与非门的第二输入端以及第五与非门的第一输入端传输第二信号；第三与非门在第二信号以及第三信号输入端输入的信号的作用下，向第一输出端提供第一脉冲信号；第四与非门在第一信号输入端输入的信号以及第二信号输入端输入的信号的作用下，向第五与非门提供第三信号；第五与非门在第二信号以及第三信号的作用下，向第二输出端提供第二脉冲信号。

第二方面，本申请提供了一种移位寄存电路，移位寄存电路包括N个级联的如上所述的移位寄存单元；其中，第二级至第N极移位寄存单元的第三信号输入端分别连接至其上一级移位寄存单元的第五与非门的输出端。

第三方面，本申请提供了一种显示面板，显示面板包括多条扫描信号线、多条发光控制信号线以及如上所述的移位寄存电路；其中；各移位寄存单元的第一输出端与扫描信号线一一对应连接，各移位寄存单元的第二输出端与发光控制信号线一一对应连接；显示面板还包括呈阵列排布的多个像素单元，每一行像素单元与其中一条扫描信号线以及其中一条发光控制信号线电连接。

第四方面，本申请提供了一种应用于上述显示面板的驱动方法，该方法包括：在第奇数个时钟周期，向第一时钟信号线提供第一电平信号，向第二时钟信号线提供第二电平信号；在第偶数个时钟周期，向第一时钟信号线提供第二电平信号，向第二时钟信号线提供第一电平信号；在第一个时钟周期，向起始信号线提供第一电平信号；在其它时钟周期，向起始信号线提供第二电平信号。

第五方面，本申请提供了一种显示装置，显示装置包括如上所述的显示面板。

本申请提供的移位寄存单元、电路，显示面板、装置以及驱动方法，可以同时将用于提供第一脉冲信号的移位寄存电路以及用于提供第二脉冲信号的移位寄存电路设置于同一个移位寄存电路中，降低了移位寄存电路所占用的显示面板的面积，有利于实现窄边框的设计。

附图说明

通过阅读参照以下附图所作的对非限制性实施例详细描述，本申请的其它特征、目的和优点将会变得更明显：

图1是本申请提供的移位寄存单元的实施例的整体结构示意图；

图2是本申请提供的移位寄存单元又一个实施例的结构示意图；

图3是本申请提供的移位寄存单元又一个实施例的结构示意图；

图4是本申请提供的反相器的一个实施例的结构示意图；

图5是本申请提供的与非门的一个实施例的结构示意图；

图6是本申请提供的移位寄存单元的又一个实施例的结构示意图；

图7是本申请提供的一个移位寄存电路的实施例的结构示意图；

图8是本申请提供的显示面板的一个实施例的结构示意图；

图9是本申请提供的用于驱动如图8所示的显示面板的时序图；

图10是申请提供的应用于如图8所示的显示面板的驱动方法的流程图；

图11是本申请提供的显示装置的一个实施例的结构示意图。

具体实施方式

下面结合附图和实施例对本申请作进一步的详细说明。可以理解的是，此处所描述的具体实施例仅仅用于解释相关发明，而非对该发明的限定。另外还需要说明的是，为了便于描述，附图中仅示出了与有关发明相关的部分。

需要说明的是，在不冲突的情况下，本申请中的实施例及实施例中的特征可以相互组合。下面将参考附图并结合实施例来详细说明本申请。

本申请的移位寄存单元，应用于显示面板，显示面板包括多个有机发光像素驱动电路，每一个有机发光像素驱动电路包括薄膜晶体管，移位寄存单元用于向显示面板的有机发光像素驱动电路提供驱动第二脉冲信号以及向有机发光像素驱动电路中的各薄膜晶体管的栅极提供扫描电压信号。图1示出了本申请提供的移位寄存单元的实施例的整体结构示意图。

如图1所示，移位寄存单元100包括多个反相器，多个与非门，第一信号输入端IN1，第二信号输入端IN2，第三信号输入端IN3，第一输出端Gout、第二输出端Emit以及移位信号输出端Next。

本实施例中，上述反相器包括第一反相器R1，上述与非门包括第一与非门Q1。第一反向器R1将第一信号输入端IN1的信号反相后传输至第一与非门Q1的第一输入端。

上述与非门还包括第二与非门Q2、第三与非门Q3、第四与非门Q4以及第五与非门Q5。第一与非门Q1在第二信号输入端IN2输入的信号以及第一反相器R1反相后的信号的作用下，向第二与非门Q2的第一输入端传输第一信号。

第二与非门Q2在上述第一信号以及第五与非门Q5的输出端提供的信号的作用下，分别向第三与非门Q3的第二输入端以及第五与非门Q5的第一输入端传输第二信号。

第三与非门Q3在上述第二信号以及第三信号输入端IN3输入的信号的作用下，向移位寄存单元100的第一输出端Gout提供第一脉冲信号。在这里，第一脉冲信号可以为用于驱动扫描信号线的扫描驱动信号。

第四与非门Q4在第一信号输入端IN1输入的信号以及第二信号输入端IN2输入的信号的作用下，向第五与非门Q5的第二输入端提供第三信号。

第五与非门Q5在上述第二信号以及上述第三信号的作用下，向移位寄存单元100的第二输出端Emit提供第二脉冲信号，同时向移位信号输出端Next输出移位信号。在这里，第二脉冲喜好可以为用于驱动发光控制信号线的发光控制信号。

本实施例中，上述第一输出端Gout用于向显示面板上有机发光像素驱动电路中的薄膜晶体管的栅极提供用于控制薄膜晶体管导通或关断的第一脉冲信号；上述第二输出端Emit用于向有机发光像素驱动电路中的发光控制端提供用于进行发光控制的的第二脉冲信号

上述实施例通过在一个移位寄存单元中设置第一反相器R1，第一与非门Q1、第二与非门Q2、第三与非门Q3、第四与非门Q4以及第五与非门Q5，同时在同一个移位寄存单元中设置用于向驱动电路中的薄膜晶体管提供第一脉冲信号的第一输出端Gout以及用于向驱动电路中的发光控制端提供第二脉冲信号的第二输出端Emit。这样一来，可以将向像素驱动电路提供第一脉冲信号的移位寄存单元与向像素驱动电路提供第二脉冲信号的移位寄存单元设置于同一个移位寄存单元中，减少了显示面板上移位寄存电路的个数，从而降低了移位寄存电路所占用的显示面板的版图面积，有利于实现窄边框的设计。

请继续参考图1，在一些可选的实现方式中，本实施例的移位寄存单元100还包括第二反相器组，其中第二反相器组包括至少一个串联的第二反相器R2。其中，第一反相器R1的输入端连接至第一信号输入端IN1，第一反相器R1的输出端连接至第一与非门Q1的第一输入端。

第一与非门Q1的第二输入端连接至第二信号输入端IN2，第一与非门Q1的输出端连接至第二与非门Q2的第一输入端。

第二与非门Q2的第二输入端连接至第五与非门Q5的输出端，第二与非门Q2的输出端连接至节点M，也即第三与非门Q3的第二输入端。

第三与非门Q3的第一输入端连接至第三信号输入端IN3，第三与非门Q3输出端连接至移位寄存单元100的第一输出端Gout。

第四与非门Q4的第一输入端连接至第二信号输入端IN2，第四与非门Q4的第二输入端连接至第一信号输入端IN1，第四与非门Q4的输出端连接至第五与非门Q5的第二输入端。

第五与非门Q5的第一输入端连接至第二与非门Q2的输出端，第五与非门Q5的输出端连接至节点K，也即移位信号输出端Next，以及第二反相器组11的输入端，第二反相器组11的输出端连接至移位寄存单元100的第二输出端Emit。

本实施例通过在第五与非门Q5与移位寄存单元100的第二输出端Emit之间增加第二反相器组，可以提高第二输出端Emit输出的第二脉冲信号的稳定性。

在这里值得注意的是，上述第二反相器组11中可以包含奇数个串联的第二反相器R2。这里不对第二反相器R2的个数进行具体的限定，可以根据应用场景的需要来确定第二反相器R2的个数。

请继续参考图2，其示出了本申请提供的移位寄存单元又一个实施例的结构示意图。

如图2所示，移位寄存单元200包括第一反相器R1、第一与非门Q1、第二与非门Q2、第三与非门Q3、第四与非门Q4、第五与非门Q5、第一信号输入端IN1、第二输入端IN2、第三输入端IN3、第一输出端Gout、第二输出端Emit以及移位信号输出端Next。

本实施例中，第一反相器R1的输入端连接至第一信号输入端IN1，第一反相器的输出端连接至第一与非门Q1的第一输入端。第一与非门Q1的第二输入端连接至第二信号输入端IN2，第一与非门Q1的输出端连接至第二与非门Q2的第一输入端。第二与非门Q2的第二输入端连接至节点K，也即第五与非门Q5的输出端，第二与非门Q2的输出端连接至节点M，也即第三与非门Q3的第二输入端。第四与非门Q4的第一输入端连接至第二信号输入端IN2，第四与非门Q4的第二输入端连接至第一信号输入端IN1，第四与非门Q4的输出端连接至第五与非门Q5的第二输入端，第五与非门Q5的第一输入端连接至节点M，第五与非门Q5的输出端连接至节点K，也即移位信号输出端Next，同时第五与非门Q5的输出端还连接至第二输出端Emit。

与图1所示的实施例不同的是，在本实施例中，移位寄存单元200还包括第三反相器组22，第三反相器组22包括至少一个串联的第三反相器R3。其中，第三反相器组22连接在第三与非门Q3与第一输出端Gout之间。本实施例通过增加第三反相器组22，通过在第三与非门Q3与第一输出端Gout之间增加第三反相器组22，可以提高第一输出端Gout输出的第一脉冲信号的稳定性，提高驱动能力。

在这里值得注意的是，上述第三反相器组22中可以包含奇数个串联的第三反相器R3。这里不对第三反相器R3的个数进行具体的限定，根据应用场景的需要来确定第三反相器R3的个数。

在本实施例的一些可选的实现方式中，移位寄存单元200还包括第二反相器组21，第二反相器组21包括多个第二反相器R2。如图3所示，图3为本申请提供的移位寄存单元的又一个实施例的结构示意图。本可选的实现方式中，由于PMOS晶体管在低电平时导通，NMOS晶体管在高电平时导通，因此，当驱动电路中的薄膜晶体管为PMOS晶体管时，第二反相器组21可以包括偶数个第二反相器R2，第三反相器组22可以包括奇数个第三反相器R3。当驱动电路中的薄膜晶体管为NMOS晶体管时，第二反相器组21可以包括奇数个第二反相器R2，第三反相器组22可以包括偶数个第三反相器R3。这样一来，可以根据像素驱动电路中薄膜晶体管的沟道类型确定移位寄存单元中第二反相器21、第三反相器22需要的反相器的个数，提高移位寄存单元的灵活性。

在本实施例的一些可选的实现方式中，上述第一反向器R1、第二反相器R2、第三反相器R3可以具有相同的结构，即可以均为CMOS反相器。以第一反向器R1为例，来介绍各反相器的具体构造。如图4所示，图4为本申请提供的反相器的一个实施例的结构示意图。移位寄存单元还包括第一电平信号输入端VGL以及第二电平信号输入端VGH。第一反向器R1还包括第二晶体管M2以及第三晶体管M3。其中，第二晶体管M2的第一极连接至第二电平信号输入端VGH，第二晶体管M2的第二极连接至第一反相器R1的输出端out1，第二晶体管M2的栅极连接至第一反相器R1的输入端IN4。第二晶体管M2在第一反相器的输入端IN4接收到的信号的控制下导通或关断，当第二晶体管M2导通时，向输出端out1提供第二电平信号。。。。。。第三晶体管M3的第一极连接至第一电平信号输入端VGL，第三晶体管M3的第二极连接至第一反相器R1的输出端，第三晶体管M3的栅极连接至第一反相器R1的输入端。第三晶体管M3在第一反相器的输入端IN4接收到的信号的控制下导通或关断，当第三晶体管M3导通时，向输出端out1提供第一电平信号。第二晶体管M2与第三晶体管M3具有不同类型的导电沟道。例如，第二晶体管M2可以为PMOS晶体管，第三晶体管M3可以为NMOS晶体管。上述第一信号输入端VGL接收低电平信号，第二信号输入端VGH接收高电平信号。

在本实施例的一些可选的实现方式中，上述第一与非门Q1、第二与非门Q2、第三与非门Q3、第四与非门Q4以及第五与非门Q5可以具有相同的结构，即可以均为CMOS与非门。

下面将以第一与非门Q1为例，来介绍各与非门的具体构造。如图5所示，移位寄存单元还包括第一电平信号输入端VGL以及第二电平信号输入端VGH。第一与非门Q1还包括第四晶体管M4、第五晶体管M5、第六晶体管M6以及第七晶体管M7。其中，所述第四晶体管M4的第一极连接至第二电平信号输入端VGH，第四晶体管M4的第二极连接至第一与非门Q1的输出端out2，第四晶体管M4的栅极连接至第一与非门Q1的第一输入端IN5。第四晶体管M4第五晶体管M5的第一极连接至第四晶体管M4的第二极，第五晶体管M5的第二极连接至第六晶体管M6的第二极，第五晶体管M5的栅极连接至第一与非门Q1的第一输入端IN5。第六晶体管M6的第一极连接至第一电平信号输入端VGL，第六晶体管M6的栅极连接至第一与非门Q1的第二输入端IN6。第七晶体管M7的第一极连接至第二电平信号输入端VGH，第七晶体管M7的第二极连接至第一与非门Q1的输出端out2，第七晶体管M7的栅极连接至第一与非门Q1的第二输入端IN6。第四晶体管M4与第六晶体管M6具有相同类型的导电沟道，第五晶体管M5与第七晶体管M7具有相同类型的导电沟道，第四晶体管M4与第五晶体管M5具有不同类型的导电沟道。

作为示例，第四晶体管M4与第七晶体管M7可以为PMOS晶体管，第五晶体管M5与第六晶体管M6可以为NMOS晶体管。第一电平信号输入端VGL接收低电平信号，第二电平信号输入端VGH接收高电平信号。第一与非门Q1的第一输入端IN5接收高电平信号、第一与非门Q1的第二输入端IN6接收高电平信号时，第五晶体管M5与第六晶体管M6导通，此时第一电平信号输入端VGL接收到的低电平信号经过第五晶体管M5以及第六晶体管M6传输至第一与非门Q1的输出端out2。第一与非门Q1的第一输入端IN5接收高电平信号、第一与非门Q1的第二输入端IN5接收低电平信号时，第五晶体管M5与第七晶体管M7导通，此时第二电平信号输入端VGH接收到高电平信号经过第七晶体管M7提供至第一与非门Q1的输出端out2。第一与非门Q1的第一输入端IN5接收低电平信号、第一与非门Q1的第二输入端IN6接收高电平信号时，第四晶体管M4与第六晶体管M6导通，此时第二电平信号输入端VGH接收到高电平信号经过第四晶体管M4提供至第一与非门Q1的输出端out2。第一与非门Q1的第一输入端IN5接收低电平信号、第一与非门Q1的第二输入端IN6接收低电平信号时，第四晶体管M4与第七晶体管M7导通，此时第二电平信号输入端VGH接收到高电平信号经过第四晶体管M4以及第七晶体管M7提供至第一与非门Q1的输出端out2。

请继续参考图6，其示出了本申请提供的移位寄存单元的又一个实施例的结构示意图。

如图6所示，移位寄存单元600包括第一反相器R1、第一与非门Q1、第二与非门Q2、第三与非门Q3、第四与非门Q4、第五与非门Q5、第一信号输入端IN1、第二信号输入端IN2、第三信号输入端IN3、第一输出端Gout、第二输出端Emit、移位信号输出端Next、第二反相器组R2以及第三反相器组R3、第一电平信号输入端VGL、第二电平信号输入端VGH。其具体的连接方式请参考图2，在此不再赘述。

与上述各实施例不同的是，本实施例中，移位寄存单元600还包括复位信号输入端RESET以及复位模块61，其中复位模块61包括第一晶体管M1。

第一晶体管M1的栅极连接至复位信号输入端RESET，第一晶体管M1的第一极连接至第一电平信号输入端VGL，第一晶体管M1的第二极连接至第二与非门Q2的输出端。本实施例中，第一晶体管M1的第一极为漏极，第二极为源极。或者，第一极为源极，第二极为漏极。

优选地，第一晶体管M1为PMOS晶体管，第一晶体管M1的第一极为漏极，第二极为源极，上述第一电平信号输入端VGL用于接收低电平信号。

本实施例中，通过在移位寄存单元600中设置复位信号输入端Rest以及复位模块61，使得各移位寄存单元组成的移位寄存电路工作启动前进行复位动作，从而防止移位寄存电路在开启时抖动，提高移位寄存电路的稳定性。

请继续参考图7，其示出了本申请提供的一个移位寄存电路的结构示意图。

如图7所示的移位寄存电路700包括n个移位寄存单元71，其中n为大于2的正整数。其中，该移位寄存单元71可以为上述任意一实施例所描述的移位寄存单元。

本实施例中，第2级至第n级移位寄存单元的移位信号输入端分别连接至上一级移位寄存单元移位信号输出端Next，即节点K，也即第五与非门Q5的输出端。

请继续参考图8，其示出了本申请提供的一个显示面板的结构示意图。

如图8所示，显示面板800包括多条扫描信号线81、多条发光控制信号线82以及移位寄存电路83。其中，该移位寄存电路83可以为图7所示的移位寄存电路。移位寄存电路83包括n个移位寄存单元831、832、833、834、…83n，其中n为正整数。各移位寄存单元831、832、833、834、…83n的第一输出端Gout与扫描信号线81一一对应连接，各移位寄存单元831、832、833、834、…83n的第二输出端Emit与发光控制信号线82一一对应连接。

显示面板800还包括呈阵列排布的像素单元84，每一行像素单元84与其中一条扫描信号线81以及其中一条发光控制信号线82电连接。

本实施例中，显示面板800还包括第一时钟信号线85、第二时钟信号线86、起始信号线87、第一电平信号线88以及第二电平信号线89。

本实施例中，上述移位寄存电路83还包括第一移位寄存单元831、833…以及第二移位寄存单元832、834…，其中，第一移位寄存单元831、833…为移位寄存电路83中第奇数级移位寄存单元，第二移位寄存单元832、834…为移位寄存电路中第偶数级移位寄存单元。

上述第一移位寄存单元831、833…的第二信号输入端IN2均连接至第一时钟信号线85，第一移位寄存单元831、833…的第三信号输入端IN3均连接至第二时钟信号线86，第一移位寄存单元831、833…的第一电平信号输入端VGL均连接至第一电平信号线88，第一移位寄存单元831、833…的第二电平信号输入端VGH均连接至第二电平信号线89。

上述第二移位寄存单元832、834…的第二信号输入端IN2均连接至第二时钟信号线86，第二移位寄存单元832、834…的第三信号输入端IN3均连接至第一时钟信号线85，第二移位寄存单元832、834…的第一电平信号输入端VGL均连接至第一电平信号线88，第二移位寄存单元832、834…的第二电平信号输入端VGH均连接至第二电平信号线89。

本实施例中，移位寄存电路83中第一级移位寄存单元831的第一信号输入端IN1连接至起始信号线87，第2级至第n级移位寄存单元831的第一信号输入端IN1均连接至上一级移位寄存单元831的输出端NEXT。

值得注意的是，如图8所示的显示面板中第n级移位寄存单元83n为上述第一移位寄存单元，第n级移位寄存单元831也可以为上述第二移位寄存单元，在此不做限定。

请继续参考图9，其示出了用于驱动如图8所示的移位寄存电路的时序图。下面，将结合图1、图8和图9，并以显示面板上每个驱动像素电路中的薄膜晶体管为PMOS晶体管为例，对如图8所示的驱动电路的工作原理进行进一步的阐述。

如图9所示的时序，CK表示第奇数个移位寄存单元的第二输入端IN2接收到的信号，第偶数个移位寄存单元的第三输入端IN3接收到的信号，CKB表示第奇数个移位寄存单元的第三输入端IN3接收到的信号，第偶数个移位寄存单元的第二输入端IN2接收到的信号，STV表示移位寄存电路的第一级移位寄存单元831接收到的信号，E1表示第一级移位寄存单的第二输出端Emit的信号，E2表示第二级移位寄存单元832的第二输出端Emit的信号，En表示第n级移位寄存单元的第二输出端Emit的信号。M1表示第一级移位寄存单元831的M节点的信号，M2表示第二级移位寄存单元832的M节点的信号，Mn表示第n级移位寄存单元的M节点的信号。K1表示第一级移位寄存单元831的移位信号输出端Next的信号，该信号提供至第二级移位寄存单元832的第一信号输入端IN1，也即第二移位寄存单元的启动信号。K2表示第二级移位寄存单元832的移位信号输出端Next的信号，Kn表示第n级移位寄存单元的移位信号输出端Next的信号。G1表示第一级移位寄存单元831的第一输出端Gout的信号，G2表示第二级移位寄存单元832的第一输出端Gout的信号，Gn表示第n级移位寄存单元的第一输出端Gout的信号。

在第一时间段t1，向第一级移位寄存单元831的第二信号输入端IN2提供高电平信号，向第一级移位寄存单元831的第三信号输入端IN3提供低电平信号，向第一级移位寄存单元831的第一信号输入端IN1提供低电平信号。第一级移位寄存单元831的第一信号输入端的信号经过反相器R1反相后提供至第一与非门Q1的第一输入端，第一与非门Q1在反相器反相后提供的信号以及第二输入端IN2提供的信号的作用下，向第一与非门Q1的输出端传输低电平信号。第二与非门Q2在第一与非门Q1提供的低电平信号以及K节点提供的低电平信号的作用下，向第三与非门Q3的第二输入端提供高电平信号。第三与非门Q3在第二与非门Q2提供的高电平信号以及第三输入端IN3提供的低电平信号的作用下，向第一级移位寄存单元831的第一输出端Gout提供高电平信号。此时，与第一级移位寄存单元831电连接的薄膜晶体管截止。第四与非门Q4在第一信号输入端IN1提供的低电平信号以及第二输入端IN2提供的高电平信号的作用下，向第五与非门Q5的第二输入端提供高电平信号，第五与非门Q5在第四与非门Q4提供的高电平信号以及节点M提供的高电平信号的作用下，向第二反相器组提供低电平信号，该低电平信号经第二反相器组反相后提供至第二输出端Emit。

此时，向第二级移位寄存单元832的第二信号输入端IN2提供低电平信号，向第二级移位寄存单元832的第三信号输入端IN3提供高电平信号，第二级移寄存单元的第一信号输入端IN1接收到第一级移位寄存单元831的移位信号输出端NEXT也即K节点的低电平信号。由于此时第二级移位寄存单元832的第三反相器Q3的输出端，也即第三节点M3为低电平信号，第二级移位寄存单元832的第一输出端Gout输出高电平信号。此时，与第二级移位寄存单元832电连接的薄膜晶体管截止。第二级移位寄存单元832的第四与非门Q4在第一信号输入端IN1接收到的低电平信号以及第二信号输入单IN2接收到的低电平信号的作用下，将高电平信号提供至第五与非门Q5的第二输入端，第五与非门Q5在第二信号输入端接收到的高电平信号以及第一输入端接收到的M节点的低电平信号的作用下，向第二反相器组的输入端提供高电平信号，该高电平信号经第二反相器组反相后转换为低电平信号提供至第二级移位寄存单元832的第二输出端Emit。

在第二时间段t2，向第一级移位寄存单元831的第二信号输入端IN2提供低电平信号，向第一级移位寄存单元831的第三信号输入端IN3提供高电平信号，向第一级移位寄存单元831的第一信号输入端IN1提供高电平信号。第一级移位寄存单元831的第一信号输入端的信号经过反相器R1反相后提供至第一与非门Q1的第一输入端，第一与非门Q1在反相器反相后提供的低电平信号以及第二输入端IN2提供的低电平信号的作用下，向第一与非门Q1的输出端传输高电平信号。第二与非门Q2在第一与非门Q1提供的高电平信号以及K节点提供的低电平信号的作用下，向第三与非门Q3的第二输入端提供高电平信号。第三与非门Q3在第二与非门Q2提供的高电平信号以及第三输入端IN3提供的高电平信号的作用下，向第一级移位寄存单元831的第一输出端Gout提供低电平信号，此时与第一级移位寄存单元831电连接的薄膜晶体管导通。第四与非门Q4在第一信号输入端IN1提供的高电平信号以及第二输入端IN2提供的低电平信号的作用下，向第五与非门Q5的第二输入端提供高电平信号，第五与非门Q5在第四与非门Q4提供的高电平信号以及节点M提供的高电平信号的作用下，向第二反相器组提供低电平信号，该低电平信号经第二反相器组反相后提供至第二输出端Emit。

向第二级移位寄存单元832的第二信号输入端IN2提供高电平信号，向第二级移位寄存单元832的第三信号输入端IN3提供低电平信号，此时第二级移位寄存单元832的第一信号输入端IN1接收到第一级移位寄存单元831的移位信号输出端Next传输的低电平信号。第二级移位寄存单元832的第一信号输入端IN1的低电平信号经过反相器R1反相后提供至第一与非门Q1的第一输入端，第一与非门Q1在反相器反相后提供的高电平信号以及第二输入端IN2提供的高电平信号的作用下，向第一与非门Q1的输出端传输低电平信号。第二与非门Q2在第一与非门Q1提供的低电平信号以及K节点提供的低电平信号的作用下，向第三与非门Q3的第二输入端提供高电平信号。第三与非门Q3在第二与非门Q2提供的高电平信号以及第三输入端IN3提供的低电平信号的作用下，向第二级移位寄存单元832的第一输出端Gout提供高电平信号，此时与第二级移位寄存单元832电连接的薄膜晶体管截止。第四与非门Q4在第一信号输入端IN1提供的高电平信号以及第二输入端IN2提供的低电平信号的作用下，向第五与非门Q5的第二输入端提供高电平信号，第五与非门Q5在第四与非门Q4提供的高电平信号以及节点M提供的高电平信号的作用下，向第二反相器组提供低电平信号，该低电平信号经第二反相器组反相后提供至第二输出端Emit。

在第三阶t3，向第一级移位寄存单元831的第二信号输入端IN2提供高电平信号，向第一级移位寄存单元831的第三信号输入端IN3提供低电平信号，向第一级移位寄存单元831的第一信号输入端IN1提供高电平信号。在此阶段，第一级移位寄存单元831向第一信号输入端Gout提供高电平信号，此时，与第一级移位寄存单元831电连接的薄膜晶体管截止。第一级移位寄存单元831的第二信号输入端Emit提供低电平信号。其具体工作方式参考第一阶段t1或第二阶段t2，在此不再描述。

在该阶段，向第二级移位寄存单元832的第二信号输入端IN2提供低电平信号，向第二级移位寄存单元832的第三信号输入端IN3提供高电平信号，第二级移位寄存单元832的第一信号输入端IN1接收第一级移位寄存单元831的移位信号输出端Next提供的高电平信号。第二级移位寄存单元832的第一信号输入端IN1的高电平信号经过反相器R1反相后提供至第一与非门Q1的第一输入端，第一与非门Q1在反相器反相后提供的低电平信号以及第二输入端IN2提供的低电平信号的作用下，向第一与非门Q1的输出端传输高电平信号。第二与非门Q2在第一与非门Q1提供的高电平信号以及K节点提供的低电平信号的作用下，向第三与非门Q3的第二输入端提供高电平信号。第三与非门Q3在第二与非门Q2提供的高电平信号以及第三输入端IN3提供的高电平信号的作用下，向第二级移位寄存单元832的第一输出端Gout提供低电平信号，此时与第二级移位寄存单元832电连接的薄膜晶体管导通。第四与非门Q4在第一信号输入端IN1提供的高电平信号以及第二输入端IN2提供的低电平信号的作用下，向第五与非门Q5的第二输入端提供高电平信号，第五与非门Q5在第四与非门Q4提供的高电平信号以及节点M提供的高电平信号的作用下，向第二反相器组提供低电平信号，该低电平信号经第二反相器组反相后转换为高电平信号提供至第二输出端Emit。

在第四阶段t4，向第一级移位寄存单元831的第二信号输入端IN2提供第电平信号，向第一级移位寄存单元831的第三信号输入端IN3提供高电平信号，向第一级移位寄存单元831的第一信号输入端IN1提供高电平信号，向第二级移位寄存单元832的第二信号输入端IN2提供低电平信号，向第二级移位寄存单元832的第三信号输入端IN3提供高电平信号。此时，第一级移位寄存单元831与第二级移位寄存单元832的第一输出端Gout均输出高电平信号，第一级移位寄存单元831与第二级移位寄存单元832的第二输出端Emit均输出低电平信号，与第一级移位寄存单元831电连接的薄膜晶体管以及与第二级移位寄存单元832电连接的薄膜晶体管均截止。

第3级至第n级移位寄存单元中第奇数个移位寄存单元833…的的工作原理与第1级移位寄存单元831的工作原理相同，第3级至第n级移位寄存单元中第偶数个移位寄存单元834…的的工作原理与第2级移位寄存单元832的工作原理相同，具体工作方式见第一级移位寄存单元831、第二级移位寄存单元832的工作方式，在此不再赘述。

本实施例中，在同一个时间段内，上述低电平信号持续的时间覆盖高电平信号持续的时间。

在这里值得注意的时，如图9所示的工作时序中，每一个移位寄存单元的输出端Emit为高电平信号时，与该输出端电连接的像素驱动电路使能。

请继续参考图10，其示出了本申请提供的应用于如图8所示的显示面板的驱动方法的流程图1000。

在本实施例中，设置于显示面板上的移位寄存电路工作在多个时钟周期，其中：

步骤S11，在第奇数个时钟周期，向第一时钟信号线提供第一电平信号，向第二时钟信号线提供第二电平信号。

步骤S12，在第偶数个时钟周期，向第一时钟信号线提供第二电平信号，向第二时钟信号线提供第一电平信号。

步骤S13，在第一个时钟周期，向起始信号线提供第一电平信号；在其它时钟周期，向起始信号线提供第二电平信号。

在这里，第一电平信号可以为高电平信号，第二电平信号可以为低电平信号。第一电平信号也可以为低电平信号，第二电平信号也可以为高电平信号，在此不做限定。

本实施例所示的驱动显示面板中移位寄存电路的驱动方法的具体实现方式请参考图9所示的时序，在此不再赘述。

在本实施例的一些可选的实现方式中，在同一个时钟周期内，第二电平信号持续的时间覆盖第一电平信号持续的时间。

请继续参考图11，其示出了本实施例提供的一种显示装置1100。本实施方式涉及的显示装置能用于例如智能电话、平板终端、便携电话终端、笔记本类型的个人计算机、游戏设备等各种装置。具体的，控显示装置包括前述实施例中提到的显示面板。

以上描述仅为本申请的较佳实施例以及对所运用技术原理的说明。本领域技术人员应当理解，本申请中所涉及的发明范围，并不限于上述技术特征的特定组合而成的技术方案，同时也应涵盖在不脱离发明构思的情况下，由上述技术特征或其等同特征进行任意组合而形成的其它技术方案。例如上述特征与本申请中公开的(但不限于)具有类似功能的技术特征进行互相替换而形成的技术方案。

Claims (13)

1.一种移位寄存单元，其特征在于，所述移位寄存单元包括多个反相器、多个与非门、第一信号输入端、第二信号输入端、第三信号输入端、第一输出端、第二输出端；其中，

所述反相器包括第一反相器，所述与非门包括第一与非门，所述第一反相器将所述第一信号输入端的信号反相后传输至所述第一与非门的第一输入端；

所述与非门还包括第二与非门、第三与非门、第四与非门以及第五与非门；所述第一与非门在所述第二信号输入端输入的信号以及所述第一反相器反相后的信号的作用下，向所述第二与非门的第一输入端传输第一信号；

所述第二与非门在所述第一信号以及所述第五与非门的输出端提供的信号的作用下，分别向所述第三与非门的第二输入端以及所述第五与非门的第一输入端传输第二信号；

所述第三与非门在所述第二信号以及所述第三信号输入端输入的信号的作用下，向所述第一输出端提供第一脉冲信号；

所述第四与非门在所述第一信号输入端输入的信号以及所述第二信号输入端输入的信号的作用下，向所述第五与非门的第二输入端提供第三信号；

所述第五与非门在所述第二信号以及所述第三信号的作用下，向所述第二输出端提供第二脉冲信号。

2.根据权利要求1所述的移位寄存单元，其特征在于，所述反相器还包括多个第二反相器，第二反相器组包括至少一个串联的第二反相器；其中，

所述第一反相器的输入端连接至所述第一信号输入端，所述第一反相器的输出端连接至所述第一与非门的第一输入端；

所述第一与非门的第二输入端连接至所述第二信号输入端，所述第一与非门的输出端连接至所述第二与非门的第一输入端；

所述第二与非门的第二输入端连接至所述第五与非门的输出端，所述第二与非门的输出端连接至所述第三与非门的第二输入端；

所述第三与非门的第一输入端连接至所述第三信号输入端，所述第三与非门的输出端连接至所述第一输出端；

所述第四与非门的第一输入端连接至所述第二信号输入端，所述第四与非门的第二输入端连接至所述第一信号输入端，所述第四与非门的输出端连接至所述第五与非门的第二输入端；

所述第五与非门的第一输入端连接至所述第二与非门的输出端，所述第五与非门的输出端连接至所述第二反相器组的输入端；

所述第二反相器组的输出端连接至所述第二输出端。

3.根据权利要求1所述的移位寄存单元，其特征在于，所述反相器还包括多个第三反相器，第三反相器组包括至少一个串联的第三反相器；其中，

所述第一反相器的输入端连接至所述第一信号输入端，所述第一反相器的输出端连接至所述第一与非门的第一输入端；

所述第一与非门的第二输入端连接至所述第二信号输入端，所述第一与非门的输出端连接至所述第二与非门的第一输入端；

所述第二与非门的第二输入端连接至所述第五与非门的输出端，所述第二与非门的输出端连接至所述第三与非门的第二输入端；

所述第三与非门的第一输入端连接至所述第三信号输入端，所述第三与非门的输出端连接至所述第三反相器组的输入端；

所述第三反相器组的输出端连接至所述第一输出端；

所述第四与非门的第一输入端连接至所述第一信号输入端，所述第四与非门的第二输入端连接至所述第二信号输入端，所述第四与非门的输出端连接至所述第五与非门的第一输入端；

所示第五与非门的第二输入端连接至所述第二与非门的输出端，所述第五与非门的输出端连接至所述第二输出端。

4.根据权利要求2或3所述的移位寄存单元，其特征在于，所述移位寄存单元还包括复位信号输入端、第一电平信号输入端以及复位模块；其中，

所述复位模块包括第一晶体管，所述第一晶体管的栅极连接至所述复位信号输入端，所述第一晶体管的第一极连接至所述第一电平信号输入端，所述第一晶体管的第二极连接至所述第二与非门的输出端，所述第一极为漏极，所述第二极为源极，或者，所述第一极为源极，所述第二极为漏极。

5.根据权利要求4所述的移位寄存单元，其特征在于，所述第一晶体管为PMOS晶体管，所述第一极为漏极，所述第二极为源极，所述第一电平信号输入端用于接收低电平信号。

6.根据权利要求2或3所述的移位寄存单元，其特征在于，所述移位寄存单元还包括第一电平信号输入端和第二电平信号输入端，所述反相器中的至少一个包括第二晶体管以及第三晶体管；其中，

所述第二晶体管的第一极连接至所述第二电平信号输入端，所述第二晶体管的第二极连接至所述反相器的输出端，所述第二晶体管的栅极连接至所述反相器的输入端；

所述第三晶体管的第一极连接至所述第一电平信号输入端，所述第三晶体管的第二极连接至所述反相器的输出端，所述第三晶体管的栅极连接至所述反相器的输入端；

所述第二晶体管与所述第三晶体管具有不同类型的导电沟道。

7.根据权利要求6所述的移位寄存单元，其特征在于，所述与非门中至少一个包括第四晶体管、第五晶体管、第六晶体管以及第七晶体管；其中，

所述第四晶体管的第一极连接至所述第二电平信号输入端，所述第四晶体管的第二极连接至所述与非门的输出端，所述第四晶体管的栅极连接至所述与非门的第一输入端；

所述第五晶体管的第一极连接至所述第四晶体管的第二极，所述第五晶体管的第二极连接至所述第六晶体管的第二极，所述第五晶体管的栅极连接至所述与非门的第一输入端；

所述第六晶体管的第一极连接至所述第一电平信号输入端，所述第六晶体管的栅极连接至所述与非门的第二输入端；

所述第七晶体管的第一极连接至所述第二电平信号输入端，所述第七晶体管的第二极连接至所述与非门的输出端，所述第七晶体管的栅极连接至所述与非门的第二输入端；

所述第四晶体管与所述第七晶体管具有相同类型的导电沟道，所述第五晶体管与所述第六晶体管具有相同类型的导电沟道，所述第四晶体管与所述第五晶体管具有不同类型的导电沟道。

8.一种移位寄存电路，其特征在于，所述移位寄存电路包括N个级联的如权利要求1-7之一所述的移位寄存单元，N为大于2的正整数；其中，

第二级至第N极移位寄存单元的第一信号输入端分别连接至其上一级移位寄存单元的第五与非门的输出端。

9.一种显示面板，其特征在于，所述显示面板包括多条扫描信号线、多条发光控制信号线以及如权利要求8所述的移位寄存电路；其中；各所述移位寄存单元的第一输出端与所述扫描信号线一一对应连接，各所述移位寄存单元的第二输出端与发光控制信号线一一对应连接；

所述显示面板还包括呈阵列排布的多个像素单元，每一行像素单元与其中一条所述扫描信号线以及其中一条所述发光控制信号线电连接。

10.根据权利要求9所述的显示面板，其特征在于，所述显示面板还包括第一时钟信号线、第二时钟信号线、起始信号线、第一电平信号线以及第二电平信号线；

所述移位寄存电路包括多个第一移位寄存单元以及多个第二移位寄存单元，所述第一移位寄存单元为所述移位寄存电路中第奇数级移位寄存单元，所述第二移位寄存单元为所述移位寄存电路中第偶数级移位寄存单元；其中：

各所述第一移位寄存单元的第二信号输入端连接至所述第一时钟信号线；

各所述第一移位寄存单元的第三信号输入端连接至所述第二时钟信号线；

各所述第一移位寄存单元的第一电平信号输入端连接至所述第一电平信号线；

各所述第一移位寄存单元的第二电平信号输入端连接至所述第二电平信号线；

各所述第二移位寄存单元的第二信号输入端连接至所述第二时钟信号线；

各所述第二移位寄存单元的第三信号输入端连接至所述第一时钟信号线；

各所述第二移位寄存单元的第一电平信号输入端连接至所述第一电平信号线；

各所述第二移位寄存单元的第二电平信号输入端连接至所述第二电平信号线；

所述移位寄存电路中的第一级移位寄存单元的第一信号输入端连接至所述起始信号线。

11.一种驱动如权利要求10所述的显示面板的方法，其特征在于，驱动所述显示面板的驱动时序包括多个时钟周期，所述方法包括：

在第奇数个时钟周期，向所述第一时钟信号线提供第一电平信号，向所述第二时钟信号线提供第二电平信号；

在第偶数个时钟周期，向所述第一时钟信号线提供所述第二电平信号，向所述第二时钟信号线提供所述第一电平信号；

在第一个时钟周期，向所述起始信号线提供第一电平信号；在其它时钟周期，向所述起始信号线提供第二电平信号。

12.根据权利要求11所述的方法，其特征在于，在同一个时钟周期内，所述第二电平信号持续的时间覆盖所述第一电平信号持续的时间。

13.一种显示装置，其特征在于，所述显示装置包括如权利要求9-10之一所述的显示面板。