CN106910710A - 一种介电层及互连结构的制作方法、半导体器件 - Google Patents
一种介电层及互连结构的制作方法、半导体器件 Download PDFInfo
- Publication number
- CN106910710A CN106910710A CN201510976482.9A CN201510976482A CN106910710A CN 106910710 A CN106910710 A CN 106910710A CN 201510976482 A CN201510976482 A CN 201510976482A CN 106910710 A CN106910710 A CN 106910710A
- Authority
- CN
- China
- Prior art keywords
- dielectric layer
- layer
- preparation
- low
- main body
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
- H01L21/7682—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing the dielectric comprising air gaps
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
- H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
- H01L23/532—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body characterised by the materials
- H01L23/5329—Insulating materials
- H01L23/53295—Stacked insulating layers
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2221/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof covered by H01L21/00
- H01L2221/10—Applying interconnections to be used for carrying current between separate components within a device
- H01L2221/1005—Formation and after-treatment of dielectrics
- H01L2221/1042—Formation and after-treatment of dielectrics the dielectric comprising air gaps
- H01L2221/1047—Formation and after-treatment of dielectrics the dielectric comprising air gaps the air gaps being formed by pores in the dielectric
Landscapes
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Manufacturing & Machinery (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
本发明提供一种介电层及互连结构的制作方法、半导体器件,包括:提供基底,在所述基底上依次沉积形成初始层、过渡层和第一主体超低k介电层;在所述第一主体超低k介电层上沉积形成终止层,包括步骤:采用有机硅烷和氧化剂作为前驱体,通过等离子体化学气相沉积工艺进行所述中间终止层的沉积,且在沉积过程中将有机硅烷的流量逐渐减小到零,当有机硅烷的流量减小到零后,继续通入预定时间的所述氧化剂,以进行等离子体处理;在所述中间终止层上沉积形成第二主体超低k介电层。根据本发明的制作方法,形成的介电层具有非常低的介电常数为超低k介电层,其使得超低k介电层和扩散阻挡层之间的界面具有良好的粗糙度,且容易控制沟槽的刻蚀深度。
Description
技术领域
本发明涉及半导体技术领域,具体而言涉及一种介电层及互连结构的制作方法、半导体器件。
背景技术
随着半导体器件尺寸的不断缩小,以及为了提高器件的性能在半导体衬底上形成了更多的晶体管,采用互连结构来连接晶体管是必然的选择。然而相对于元器件的微型化和集成度的增加,电路中导体连线数目不断的增多,使得导体连线架构中的电阻及电容产生寄生效应,造成了严重的传输延迟(RC Delay),为了减少RC延迟,采用低k或超低k介电材料作为介电层。
然而在后端工艺制程(BEOL)中铜互连线的制作时,超低k介电层和扩散阻挡层之间的界面很差,且具有非常高的粗糙度,这些问题的产生主要是由于超低k介电层的多孔特性使得金属原子极易渗入到超低k介电层中,尤其是超低k介电层损伤后。另外,差的粗糙度还可能降低器件的电学性能和可靠性,例如击穿电压(VBD)、与时间相关电介质击穿(TDDB)。
因此,有必要提出一种新的介电层的制作方法,以解决上述存在的问题。
发明内容
在发明内容部分中引入了一系列简化形式的概念,这将在具体实施方式部分中进一步详细说明。本发明的发明内容部分并不意味着要试图限定出所要求保护的技术方案的关键特征和必要技术特征,更不意味着试图确定所要求保护的技术方案的保护范围。
为了克服目前存在的问题,本发明一方面提供一种介电层的制作方法,包括下述步骤:
步骤S1:提供基底,在所述基底上依次沉积形成初始层、过渡层和第一主体超低k介电层;
步骤S2:在所述第一主体超低k介电层上沉积形成终止层,包括步骤:采用有机硅烷和氧化剂作为前驱体,通过等离子体化学气相沉积工艺进行所述中间终止层的沉积,且在沉积过程中将有机硅烷的流量逐渐减小到零,当有机硅烷的流量减小到零后,继续通入预定时间的所述氧化剂,以进行等离子体处理;
步骤S3:在所述中间终止层上沉积形成第二主体超低k介电层。
进一步,采用有机硅烷和氧化剂作为前驱体,通过等离子体化学气相沉积工艺沉积形成所述初始层。
进一步,采用有机硅烷和氧化剂作为前驱体,并通入致孔剂,通过等离子体化学气相沉积工艺沉积形成所述过渡层,其中,所述有机硅烷和所述致孔剂的流量逐渐增加到设定值。
进一步,所述预定时间为3~7s。
进一步,采用有机硅烷和氧化剂作为前驱体,并通入致孔剂,通过等离子体化学气相沉积工艺沉积形成所述第一主体超低k介电层和第二主体超低k介电层。
进一步,所述初始层、所述过渡层和所述第一主体超低k介电层的总厚度范围为600~800埃。
进一步,所述中间终止层的厚度范围为100~300埃。
进一步,有机硅烷包括甲基二乙氧基硅烷,所述氧化剂包括氧气。
进一步,所述致孔剂包括α-松油烯。
本发明的另一方面还提供一种互连结构的制作方法,包括:
提供基底,在所述基底上采用前述的方法制作形成介电层;
在所述介电层中形成所述互连结构。
进一步,在形成所述介电层之前还包括在所述基底上形成刻蚀停止层的步骤。
本发明还提供一种半导体器件,其包括采用前述的制作方法形成的介电层。
根据本发明的制作方法,形成的介电层具有非常低的介电常数为超低k介电层,其使得超低k介电层和扩散阻挡层之间的界面具有良好的粗糙度,且容易控制沟槽的刻蚀深度,因此形成的互连结构具有良好的性能和可靠性。
附图说明
本发明的下列附图在此作为本发明的一部分用于理解本发明。附图中示出了本发明的实施例及其描述,用来解释本发明的原理。
附图中:
图1示出了根据本发明一实施方式的制作方法形成的介电层的剖面示意图;
图2示出了根据本发明一实施方式形成介电层的工艺流程图。
具体实施方式
在下文的描述中,给出了大量具体的细节以便提供对本发明更为彻底的理解。然而,对于本领域技术人员而言显而易见的是,本发明可以无需一个或多个这些细节而得以实施。在其他的例子中,为了避免与本发明发生混淆,对于本领域公知的一些技术特征未进行描述。
应当理解的是,本发明能够以不同形式实施,而不应当解释为局限于这里提出的实施例。相反地,提供这些实施例将使公开彻底和完全,并且将本发明的范围完全地传递给本领域技术人员。在附图中,为了清楚,层和区的尺寸以及相对尺寸可能被夸大。自始至终相同附图标记表示相同的元件。
应当明白,当元件或层被称为“在…上”、“与…相邻”、“连接到”或“耦合到”其它元件或层时,其可以直接地在其它元件或层上、与之相邻、连接或耦合到其它元件或层,或者可以存在居间的元件或层。相反,当元件被称为“直接在…上”、“与…直接相邻”、“直接连接到”或“直接耦合到”其它元件或层时,则不存在居间的元件或层。应当明白,尽管可使用术语第一、第二、第三等描述各种元件、部件、区、层和/或部分,这些元件、部件、区、层和/或部分不应当被这些术语限制。这些术语仅仅用来区分一个元件、部件、区、层或部分与另一个元件、部件、区、层或部分。因此,在不脱离本发明教导之下,下面讨论的第一元件、部件、区、层或部分可表示为第二元件、部件、区、层或部分。
空间关系术语例如“在…下”、“在…下面”、“下面的”、“在…之下”、“在…之上”、“上面的”等,在这里可为了方便描述而被使用从而描述图中所示的一个元件或特征与其它元件或特征的关系。应当明白,除了图中所示的取向以外,空间关系术语意图还包括使用和操作中的器件的不同取向。例如,如果附图中的器件翻转,然后,描述为“在其它元件下面”或“在其之下”或“在其下”元件或特征将取向为在其它元件或特征“上”。因此,示例性术语“在…下面”和“在…下”可包括上和下两个取向。器件可以另外地取向(旋转90度或其它取向)并且在此使用的空间描述语相应地被解释。
在此使用的术语的目的仅在于描述具体实施例并且不作为本发明的限制。在此使用时,单数形式的“一”、“一个”和“所述/该”也意图包括复数形式,除非上下文清楚指出另外的方式。还应明白术语“组成”和/或“包括”,当在该说明书中使用时,确定所述特征、整数、步骤、操作、元件和/或部件的存在,但不排除一个或更多其它的特征、整数、步骤、操作、元件、部件和/或组的存在或添加。在此使用时,术语“和/或”包括相关所列项目的任何及所有组合。
为了彻底理解本发明,将在下列的描述中提出详细的结构及步骤,以便阐释本发明提出的技术方案。本发明的较佳实施例详细描述如下,然而除了这些详细描述外,本发明还可以具有其他实施方式。
实施例一
下面结合图1和图2对本发明的介电层及互连结构的制作方法做详细描述。
本实施例的介电层及互连结构的制作方法包括:
如图1所示,本实施例中的互连结构的制作方法包括:提供基底100,在所述基底100上形成介电层102。
其中,所述介电层102的制作方法包括以下步骤:
步骤S201,在所述基底上依次沉积形成初始层、过渡层和第一主体超低k介电层。
具体地,基底可以是以下所提到的材料中的至少一种:硅、绝缘体上硅(SOI)、绝缘体上层叠硅(SSOI)、绝缘体上层叠锗化硅(S-SiGeOI)、绝缘体上锗化硅(SiGeOI)以及绝缘体上锗(GeOI)等。此外,基底上可以形成有其它器件,例如PMOS和NMOS晶体管。在基底中可以形成有隔离结构,所述隔离结构为浅沟槽隔离(STI)结构或者局部氧化硅(LOCOS)隔离结构。基底中还可以形成有CMOS器件,CMOS器件例如是晶体管(例如,NMOS和/或PMOS)等。同样,基底中还可以形成有导电构件,导电构件可以是晶体管的栅极、源极或漏极,也可以是与晶体管电连接的金属互连结构,等等。
如图1所示,在所述基底(未示出)上依次沉积形成初始层(未示出)、过渡层(未示出)和第一主体超低k介电层1021。
作为示例,本实施例中,采用有机硅烷和氧化剂作为前驱体,通过等离子体化学气相沉积工艺沉积形成所述初始层。其中,形成的初始层包含SCOH。
作为示例,本实施例中,采用有机硅烷和氧化剂作为前驱体,并通入致孔剂,通过等离子体化学气相沉积工艺沉积形成所述过渡层,其中,所述有机硅烷和所述致孔剂的流量逐渐增加到设定值,因此,采用此方法形成的过渡层中孔的含量从底层到顶层逐渐增多。致孔剂用于使过渡层形成为多孔材质。该过渡层的材料也包含SCOH。
作为示例,本实施例中,采用有机硅烷和氧化剂作为前驱体,并通入致孔剂,通过等离子体化学气相沉积工艺沉积形成所述第一主体超低k介电层1021,如图1所示。其中,形成的第一主体超低k介电层1021为多孔含SiCOH的超低k介电层。值得注意的是,其它形成第一主体超低k介电层的方法也可以适用于本发明,例如化学气相旋涂工艺(SOG)或甩胶技术等。
有机硅烷包括链结构源、环结构源两大类。所述有机硅烷可选自:四甲基硅烷(TMS)、三甲基硅烷(3MS)、双三甲基硅甲烷(BTMSM)、甲基二乙氧基硅烷(DEMS)、四甲基环四硅氧烷(TMCTS)、四乙烯基四甲基环四硅氧烷(TVTMCTS)、三甲基三乙烯基环三硅氧烷(V3D3)、十甲基环五硅氧烷(D5)中的一种或几种。致孔剂可以是任何合适产生孔的材料,致孔剂可以包括降冰片烯;5-二甲基-1,4-环辛乙烯;十氢化萘;乙苯;或柠檬烯;或者上述各项中两项或多项的组合。例如,致孔剂可以包括α-松油烯(ATRP)。氧化剂可选自O2、N2O或CO2中的一种或几种。
在本实施例中,较佳地,有机硅烷选用甲基二乙氧基硅烷(DEMS),致孔剂选用α-松油烯(ATRP),氧化剂选用O2。
在一个示例中,沉积所述第一主体超低k介电层1011的过程中,DEMS的流量范围可以为500-10000sccm,ATRP的流量范围可以为200-5000sccm,氧气的流量范围可以为500-10000sccm,压力为1mTorr-100Torr,温度范围可以为200-450℃。
作为示例,在本实施例中,所述初始层、所述过渡层和所述第一主体超低k介电层1021的总厚度可以近似的与之后预定形成的金属互连结构中的通孔的高度相对应,其范围可以为600~800埃。
接着,执行步骤S202,在所述第一主体超低k介电层1011上沉积形成终止层1022,包括步骤:采用有机硅烷和氧化剂作为前驱体,通过等离子体化学气相沉积工艺进行所述中间终止层1022的沉积,且在沉积过程中将有机硅烷的流量逐渐减小到零,当有机硅烷的流量减小到零后,继续通入预定时间的所述氧化剂,以进行等离子体处理,如图1所示。
具体地,所述有机硅烷和氧化剂可以选自前述内容中提到的相关物质的任意一种,在本步骤中,较佳地,所述有机硅烷使用DEMS,所述氧化剂使用氧气。
在沉积过程中将有机硅烷的流量逐渐减小到零,当有机硅烷的流量减小到零后,继续通入预定时间的所述氧化剂,例如氧气,形成的氧的等离子体会对中间终止层进行等离子体处理。可选地,该步骤中,继续通入氧化剂的预定时间可以设置为3~7s。
可选地,所述中间终止层的厚度范围为100~300埃。上述厚度范围仅是示例性地,其他合适的厚度也可适用。
接着,进行步骤S203,在所述中间终止层1022上沉积形成第二主体超低k介电层1023,如图1所示。
示例性地,采用有机硅烷、致孔剂和氧化剂作为前驱体,通过等离子体化学气相沉积工艺沉积形成所述第二主体超低k介电层1023,如图1所示。其中,形成的第二主体超低k介电层1023为多孔含SiCOH的超低k介电层。值得注意的是,其它形成第二主体超低k介电层1023的方法也可以适用于本发明,例如化学气相旋涂工艺(SOG)或甩胶技术等。
作为示例,在本实施中,以甲基二乙氧基硅烷和氧气为前驱体,以氦气为载气,以a-松油烯为致孔剂,在沉积过程中,DEMS的流量范围可以为500-10000sccm,ATRP的流量范围可以为200-5000sccm,氧气的流量范围可以为500-10000sccm,压力为1mTorr-100Torr,温度范围可以为200-450℃,沉积形成第二主体超低k介电层。该步骤中,沉积的第二主体超低k介电层直到达到预定形成的介电层的总厚度。
也即本发明的制作方法形成的介电层102由前述的初始层、过渡层、第一主体超低k介电层1021、中间终止层1022和第二主体超低k介电层1023组成。
在一个示例中,如图1所示,本发明的互连结构的制作方法还包括:在形成所述介电层102之前在所述基底100上形成刻蚀停止层101的步骤。刻蚀停止层101的材料可选自SiCN、SiC或SiN,其作为后续刻蚀介电层102以在其中形成用于填充金属互连层的金属互连结构的刻蚀停止层的同时,可以防止金属互连层中的金属扩散到前端器件所在的介电层中。
进一步地,在形成介电层102之后,还包括在所述介电层102中形成所述互连结构(未示出)的步骤。例如可采用常用的大马士革工艺在介电层中形成与前端器件相连的铜金属互连结构。在一个示例中,依次刻蚀介电层和刻蚀停止层形成沟槽和通孔,在沟槽和通孔中依次形成有扩散阻挡层(未示出)和铜金属层,其中扩散阻挡层材料为金属或金属化合物层的材质例如钽、氮化钽、钛、氮化钛、氮化锆、氮化钛锆、钨、氮化钨、其合金或其组成物。此外,扩散阻挡层亦可能包括多个膜层。
综上所述,根据本发明的制作方法,形成的介电层具有非常低的介电常数为超低k介电层,其使得超低k介电层和扩散阻挡层之间的界面具有良好的粗糙度,且容易控制沟槽的刻蚀深度,因此形成的互连结构具有良好的性能和可靠性。
实施例二
本发明还提供一种包括采用实施例一中所述的方法制作介电层的半导体器件,也可以包括采用实施例一种所述的方法制作获得的互连结构,其采用上述方法制作互连结构,因而本发明的半导体器件也具有良好的性能和可靠性。
本发明已经通过上述实施例进行了说明,但应当理解的是,上述实施例只是用于举例和说明的目的,而非意在将本发明限制于所描述的实施例范围内。此外本领域技术人员可以理解的是,本发明并不局限于上述实施例,根据本发明的教导还可以做出更多种的变型和修改,这些变型和修改均落在本发明所要求保护的范围以内。本发明的保护范围由附属的权利要求书及其等效范围所界定。
Claims (12)
1.一种介电层的制作方法,其特征在于,包括下述步骤:
步骤S1:提供基底,在所述基底上依次沉积形成初始层、过渡层和第一主体超低k介电层;
步骤S2:在所述第一主体超低k介电层上沉积形成终止层,包括步骤:采用有机硅烷和氧化剂作为前驱体,通过等离子体化学气相沉积工艺进行所述中间终止层的沉积,且在沉积过程中将有机硅烷的流量逐渐减小到零,当有机硅烷的流量减小到零后,继续通入预定时间的所述氧化剂,以进行等离子体处理;
步骤S3:在所述中间终止层上沉积形成第二主体超低k介电层。
2.根据权利要求1所述的制作方法,其特征在于,采用有机硅烷和氧化剂作为前驱体,通过等离子体化学气相沉积工艺沉积形成所述初始层。
3.根据权利要求1所述的制作方法,其特征在于,采用有机硅烷和氧化剂作为前驱体,并通入致孔剂,通过等离子体化学气相沉积工艺沉积形成所述过渡层,其中,所述有机硅烷和所述致孔剂的流量逐渐增加到设定值。
4.根据权利要求1所述的制作方法,其特征在于,所述预定时间为3~7s。
5.根据权利要求1所述的制作方法,其特征在于,采用有机硅烷和氧化剂作为前驱体,并通入致孔剂,通过等离子体化学气相沉积工艺沉积形成所述第一主体超低k介电层和第二主体超低k介电层。
6.根据权利要求1所述的制作方法,其特征在于,所述初始层、所述过渡层和所述第一主体超低k介电层的总厚度范围为600~800埃。
7.根据权利要求1所述的制作方法,其特征在于,所述中间终止层的厚度范围为100~300埃。
8.根据权利要求1、2、3和5中任一项所述的制作方法,其特征在于,有机硅烷包括甲基二乙氧基硅烷,所述氧化剂包括氧气。
9.根据权利要求3和5中任一项所述的制作方法,其特征在于,所述致孔剂包括α-松油烯。
10.一种互连结构的制作方法,包括:
提供基底,在所述基底上采用如权利要求1至9中任一项所述的方法制作形成介电层;
在所述介电层中形成所述互连结构。
11.根据权利要求10所述的制作方法,其特征在于,在形成所述介电层之前还包括在所述基底上形成刻蚀停止层的步骤。
12.一种半导体器件,其特征在于,包括采用如权利要求1-9中任一项所述的制作方法形成的介电层。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
CN201510976482.9A CN106910710B (zh) | 2015-12-23 | 2015-12-23 | 一种介电层及互连结构的制作方法、半导体器件 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
CN201510976482.9A CN106910710B (zh) | 2015-12-23 | 2015-12-23 | 一种介电层及互连结构的制作方法、半导体器件 |
Publications (2)
Publication Number | Publication Date |
---|---|
CN106910710A true CN106910710A (zh) | 2017-06-30 |
CN106910710B CN106910710B (zh) | 2019-10-25 |
Family
ID=59199884
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
CN201510976482.9A Active CN106910710B (zh) | 2015-12-23 | 2015-12-23 | 一种介电层及互连结构的制作方法、半导体器件 |
Country Status (1)
Country | Link |
---|---|
CN (1) | CN106910710B (zh) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN110085512A (zh) * | 2019-05-08 | 2019-08-02 | 上海华力集成电路制造有限公司 | 一种超低k介质层及其制备方法 |
Citations (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US20050101125A1 (en) * | 2003-11-06 | 2005-05-12 | Smith Patricia B. | Damage-free resist removal process for ultra-low-k processing |
CN101316945A (zh) * | 2005-12-13 | 2008-12-03 | 应用材料股份有限公司 | 低介电常数薄膜的灰化/蚀刻损伤的抵抗性以及整体稳定性的改进方法 |
CN104658967A (zh) * | 2013-11-21 | 2015-05-27 | 中芯国际集成电路制造(上海)有限公司 | 一种半导体器件及其制造方法 |
-
2015
- 2015-12-23 CN CN201510976482.9A patent/CN106910710B/zh active Active
Patent Citations (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US20050101125A1 (en) * | 2003-11-06 | 2005-05-12 | Smith Patricia B. | Damage-free resist removal process for ultra-low-k processing |
CN101316945A (zh) * | 2005-12-13 | 2008-12-03 | 应用材料股份有限公司 | 低介电常数薄膜的灰化/蚀刻损伤的抵抗性以及整体稳定性的改进方法 |
CN104658967A (zh) * | 2013-11-21 | 2015-05-27 | 中芯国际集成电路制造(上海)有限公司 | 一种半导体器件及其制造方法 |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN110085512A (zh) * | 2019-05-08 | 2019-08-02 | 上海华力集成电路制造有限公司 | 一种超低k介质层及其制备方法 |
CN110085512B (zh) * | 2019-05-08 | 2021-08-03 | 上海华力集成电路制造有限公司 | 一种超低k介质层及其制备方法 |
Also Published As
Publication number | Publication date |
---|---|
CN106910710B (zh) | 2019-10-25 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
TWI748140B (zh) | 半導體結構及其形成方法 | |
US10475703B2 (en) | Structure and formation method of damascene structure | |
JP2022140451A (ja) | 半導体デバイスの空隙スペーサを形成する方法および半導体デバイス | |
US9589892B2 (en) | Interconnect structure and method of forming the same | |
CN104576518B (zh) | 用于后段制程金属化的混合型锰和氮化锰阻障物及其制法 | |
US11043373B2 (en) | Interconnect system with improved low-k dielectrics | |
US7224068B2 (en) | Stable metal structure with tungsten plug | |
US10181421B1 (en) | Liner recess for fully aligned via | |
US9607882B2 (en) | Semiconductor device and manufacturing method thereof | |
JP7510950B2 (ja) | 無機ガルバニック絶縁バリアを介する超高速高電圧過渡現象に対する高耐性を達成するためのプロセス及び方法 | |
CN105336680B (zh) | 一种半导体器件及其制作方法和电子装置 | |
CN107195550B (zh) | 一种半导体器件结构及其制备方法 | |
US8994178B2 (en) | Interconnect structure and method for forming the same | |
CN106876325A (zh) | 互连结构及其形成方法 | |
JP4738349B2 (ja) | 低kのcvd材料の勾配堆積 | |
CN105206562B (zh) | 一种半导体器件及其制作方法、电子装置 | |
CN104347482B (zh) | 一种半导体器件及其制造方法 | |
CN106910710A (zh) | 一种介电层及互连结构的制作方法、半导体器件 | |
CN103367310B (zh) | 互连结构及其形成方法 | |
CN107978515A (zh) | 一种半导体器件及其制造方法 | |
Nguyen et al. | Pinch off plasma CVD deposition process and material technology for nano-device air gap/spacer formation | |
US20160005598A1 (en) | Inhibiting diffusion of elements between material layers of a layered circuit structure | |
US8092861B2 (en) | Method of fabricating an ultra dielectric constant (K) dielectric layer | |
CN109755176A (zh) | 半导体装置结构的形成方法 | |
CN108155145A (zh) | 一种半导体器件及其制造方法 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
PB01 | Publication | ||
PB01 | Publication | ||
SE01 | Entry into force of request for substantive examination | ||
SE01 | Entry into force of request for substantive examination | ||
GR01 | Patent grant | ||
GR01 | Patent grant |