CN106910523A - 包括非易失性存储器单元的用于生成电压基准的设备 - Google Patents

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Abstract

提供了包括非易失性存储器单元的用于生成电压基准的设备。一种用于生成基准电压的设备包括第一非易失性存储器单元，设置有控制栅极晶体管和读取晶体管。控制栅极晶体管包括栅极端子、主体、第一导电端子和第二导电端子。第一导电端子和第二导电端子被连接在一起以形成控制栅极端子。读取晶体管包括被连接到控制栅极晶体管的栅极端子以形成浮置栅极端子的栅极端子、主体、第三导电端子和第四导电端子。该设备还包括第二等效存储器单元。第一非易失性存储器单元的源极端子和第二等效存储器单元的源极端子被连接在一起。

Description

包括非易失性存储器单元的用于生成电压基准的设备
相关申请的交叉引用
本申请要求2015年12月22日提交的意大利申请No.102015000086807的优先权，该申请通过引用合并于此。
技术领域
本发明的实施例提供了一种包括非易失性存储器单元的用于生成电压基准的设备。
背景技术
电压调节器(VREG)在现代电子装置起着非常重要的作用。几乎所有的系统，不论其类型(模拟、数字或混合)是否所需要电源。
复杂系统的电源电压的规范关于诸如电压的精度水平、电流生成能力、动态响应等的许多因素变得非常严格。这些规范必须由适当的VREG设备来满足。
稳定电压的绝对值主要取决于电压生成器(VREF)的内部基准。目前开发和销售的大多数器件是基于带隙基准(BGR)原理。这种方法目前在大范围的电压调节器中使用。
带隙实现相对简单，实际上可以应用于任何技术，并且电气参数都能够满足大多数的电流要求。
另一方面，如果几个电气参数被推到了极点，则带隙实现可能对于具有特别严格要求的一些应用不再应用令人满意，并且因此不再能够使用。
如今，为了正确操作，所有电子产品都需要至少一个基准电压。基准电压的值可以是标准值或自定义值，并且通常在后一种情况下，这些值可以在生产阶段被定义或以其他方式在产品的使用期间被“编程”和现场选择。
因此，基准电压生成器是存在于所有电路中的基本块，包括完全模拟电路和具有混合信号的电路，如模拟到数字转换器和数字到模拟转换器、DC-DC转换器、调节器、线性低压差(LDO)电压调节器以及电压比较器中的电流基准和比较电压。
新的应用，诸如可穿戴应用，例如智能手表或其他设备，通常需要非常低的功率供应。
如上所述的，最广泛使用和有效的基准生成器之一是所谓的带隙基准。其命名来自下述事实：在输出处供应的电压与所使用的半导体的零度开尔文(通常使用硅，其在室温下具有1.12eV伏特的带隙)的值成正比。
带隙电路所基于的原理，特别是对于液晶振荡器(LCO)，可能没有满足超低功率系统的要求。
具体地，基准电压的值取决于用于获得设备的半导体，而这根据温度显著变化。
在已知解决方案的各种实施例中，基准电压通过将两个电压相加、用相对于彼此的温度系数适当加权来获得。例如，在带隙生成器中，具有负温度系数(CTAT——与绝对温度成互补)的电压通过正向偏置的二极管来获得，而具有正温度系数(PTAT-与绝对温度成比例)的电压从具有不同区域比率的两个二极管之间的电压差获得。
此外，缓冲操作通常有必要用于增加驱动能力或用于获得不同的电压(例如，高于带隙值Vbg的值)，并且高的电阻值(千兆欧数量级)是必要的，以便于获得精确的微调电压(超低电流比例)。
然而，使用超低电流产生了许多缺点，诸如泄漏、难以启动状态、带隙的动态性。
因此，在越来越多的应用中，使用基于(嵌入式或低压差)带隙原理的电压基准无法考虑能耗和面积占用的限制。
用于获得刚刚已经描述的经典方式在图1中示出，图1示出了利用带隙原理的基准生成器的典型架构。
在本实施例中，代替上述二极管，使用两个二极管连接的双极晶体管Q1和Q2。基准电压在运算放大器的输出上被获取。双极晶体管Q1和Q2经由电阻R1、R2和R3被分别连接到反相引脚和正引脚。
这些是被广泛采用并且可以根据垂直或横向双极晶体管是否存在并且根据具体的设计/技术限制在“具体”解决方案中被变换或定制的解决方案。
这些解决方案保证了在2％的区域中的精度水平和高于几微安的电流消耗(如在多伦多大学电气与计算机工程的K.Phang教授的论文“Low Voltage,Low Power CMOSBandgap References”中的描述的)。
在一些情况下，为了抵消过程分布，这也从电阻器的使用中得到，为了获得精确的基准电压，校准操作也可能是必要的，那么其必须在SoC(片上系统)的启动期间被存储和上传，以面积和额外的架构复杂化为代价。
此外，当电流驱动的电容是必要的时，经典带隙实现可以需要下游缓冲器的添加，或者以其他方式添加在反相配置中的运算放大器以用于实现高于可由这样的实现产生的带隙电压的电压。
克服这些问题的解决方案因此引起显著的额外面积占用，并且这成为用于诸如可穿戴设备的小尺寸设备的问题。
此外，再次相对于经典实现中，在这些解决方案中存在与使用诸如电阻器的无源组件相关联的问题，并且需要在布局阶段的特别注意。
使用电阻器的需要引起了显著的面积占用，这通常取决于设计技术中存在的设备。
必须在布局阶段产生以用于实现用于补偿过程分布的匹配规则的特别注意产生了进一步的面积占用，同时增加了设备的存储。
此外，对于电阻器，运算放大器的布局还注意对于差分对并且对于电流镜的匹配的定位和实现。需要该注意以便于减少系统偏移和过程分布。
例如，在0.1mm2的区域中的面积通常用于BCD(双极-CMOS-DMOS)技术中的这些应用。
非常严格的参数的是静态电流(IQ)，这表示调节器静止时的消耗。市场上存在在无负载状况下将静态电流(IQ)的电平向下推至约500nA的各种产品。
这以下述方式表示电压调节器的整个电流消耗：该方式使得可以认为调节器以大约100nA工作。
能够在该电平处提供基于带隙原理的设备，满足硅的合理面积和电气参数。
如果需要电压调节器以仅20nA的总电流IQ工作，则问题出现。尽管在理论上，利用带隙原理的设备可以以几纳安的偏置电流工作，但是其需要具有千兆欧姆数量级的值的电阻的事实使得该解决方案不可使用。而且，对寄生效应的考虑(漏电流、寄生电容)使得基于带隙原理的这些设备是禁止的，并且必须考虑其他原理。
在市场上目前存在用于克服上述限制的多种解决方案。
在消耗减少方面，最有趣的是基于包含在非易失性存储器单元中的电压基准。
启示可以从用于将数字信息存储在电可编程/可擦除非易失性存储器单元(EEPROM)的现有原理得到。
数字信息可以以电荷的形式被存储在存储单元中。因此，模拟信息也可以以类似的方式被存储。
上述想法已经被采纳。例如，公司Intersil在其的产品中使用生成基准电压的存储器单元(参见例如，在URLhttp://www.intersil.com/en/products/data-converters/voltage-references.html处标题为电压基准的文档提供)。
本身中的存储器单元已经由Xicor公司在2003生产和制造，并且在浮置-栅极-模拟(FGA)单元的名称下是已知的，并且描述于http://www.businesswire.com/news/home/20030422005199/en/Xicor-Announces-Precision-Voltage-Reference-Technology-Breakthrough。
图2示出了模拟非易失性存储单元，即，由公司Xicor销售的FGA单元的原理图。
单元使用在两个电容器之间产生的浮置端子，即，外部电容器CE和MOSFET的栅极到源极电容器。存储在单元中的电压可以经由利用用于供应或移除电荷的隧穿效应的两个设备进行编程。
模拟单元的一个关键因素是其用于保持电荷(电压)的容量，其必须在最坏情况的条件下持续贯穿设备的整个寿命。为此，在浮置栅极端子周围的所有组件的泄漏必须被最小化。
例如，在图3中图示了替代带隙的实现的可能的实施例。
图3示出了基于非易失性存储器(NVM)单元的电压基准的原理图。
例如，在Harrison等人的以本申请的名称提交的美国专利号7,859,911B2中、IEEE电路与系统汇刊II：模拟和数字信号处理第48卷2001年1月第1号第4-11页的A CMOSProgrammable Analog Memory-Cell Array Using Floating-Gate Circuits、以及在Microchip,MCP1701演示板用户指南,2012,20页中描述了以上其他解决方案。
发明内容
本公开涉及一种新的解决方案，用于提供用于生成基准电压的电子设备，这还发现了在复杂系统中的各种应用。在各种实施例中，本公开关于用于生成用于具有减少的面积的超低功率系统的电压基准的应用。该解决方案可以用于例如嵌入式电压基准并且用于获得用于高性能低压差(LDO)设备的差分输入的主要级。
本发明的实施使得能够获得能够生成精确的电压基准的设备，克服面积的占用和对温度的显著依赖性的问题。
在具体实施例中，解决方案涉及一种用于生成基准电压的设备，包括第一非易失性存储器单元，其包括控制栅极晶体管和读取晶体管。
控制栅极晶体管包括栅极端子、主体以及第一导电端子和第二导电端子，其中第一和第二导电端子被耦合在一起以形成控制栅极端子。
此外，读取晶体管包括被连接到所述控制栅极晶体管的栅极端子以形成浮置栅极端子的栅极端子(Gcg)、主体、第三导电端子和第四导电端子。
该设备还包括第二等效存储器单元。
优选地，第一非易失性存储器单元的源极端子和第二等效存储器单元的源极端子被连接在一起。
最后，基准电压在浮置栅极端子上被获取，并且通过存储器单元的导电端子的供电状况来确定。
模拟NVM单元使得能够产生呈现良好电气性能的电子设备。具体地，通过传统解决方案(带隙基准)无法被推到特定限制以下的电流消耗可以通过NVM单元的应用而被显著减少。
已经使用上述单元获得了具有20nA的最小电流消耗的电压调节器。该设备的总效率可与传统设备相比，但是在不存在施加负载的状况下，仅实现20nA的电流消耗。单元有其他优点，即能够将存储的电压编程为期望的值并且还能够擦除单元。
权利要求形成如本文提供的一个或多个实施例的说明书的组成部分。
附图说明
现在参考附图仅通过非限制性示例的方式来描述一个或多个实施例，在附图中：
图1示出了带隙电压生成电路；
图2示出了模拟的非易失性存储器单元，由Xicor公司制造的FGA单元；
图3示出了基于存储器单元的电压生成设备；
图4示出了在双多晶硅技术中的浮置栅极MOSFET；
图5示出了在单多晶硅技术中的低成本EEPROM存储器单元；
图6示出了低压差(LDO)设备的框图；
图7示出了单多晶硅非易失性存储器单元的实现；
图8A和8B示出了本文提出的解决方案的实施例；以及
图9和图10示出了LDO设备的两个实现。
具体实施方式
在随后的描述中，图示了一个或多个具体细节，其目的在于使得能够深入理解通过示例的方式提供的各种实施例。可以在没有一个或多个上述特定细节的情况下、或者以其他方法、组件、材料等获得实施例。在其他情况下，已知的结构、材料或操作没有具体呈现或描述，使得实施例的一些方面将不被混淆。
在本说明书的框架中对“实施例”或“一个实施例”的引用意在指示关于实施例描述的具体配置、结构或特征被包括在至少一个实施例中。因此，可能在本说明书中的一处或多处出现的诸如“在实施例中”或“在一个实施例中”的短语不必指一个和相同的实施例。此外，在一个或多个实施例中，具体配置、结构或特征可以以任何适当的方式被组合。
本文使用的附图标记仅出于方便被提供，并且因此没有限定保护范围或实施例的范围。
模拟非易失性存储器(NVM)单元的不同实现已经被开发。单元已经被开发具体用于在LDO电压调节器中的应用。
当然，该事实没有将其应用限制为其他类型的集成电路(IC)。
此外，上述单元包含关于电压基准的提供的巨大潜力，并且在许多情况下，该解决方案可以替代传统带隙基准(BGR)解决方案。
本文描述的解决方案主要对其本身设置两个主要目标，即，LDO电压调节器内的单元集成以及使用单多晶硅层技术。
后一目的暗示了使用低成本EEPROM解决方案，其中，代替如图4所示的双多晶硅技术，使用如图5所示的单多晶硅技术。
图5中的浮置端子通过横向结构来产生，横向结构包含两个相邻的MOSFET，具有表示浮置栅极端子的短路栅极端子。
两个MOSFET的有源区域以非均匀的方式被共享。这产生了在串联连接的两个电容器上的电压的不均匀分布。通过跨结构施加高电压，具有较小面积的电容器经历更高的电压并且接近击穿电压，这产生福勒-诺德海姆隧穿效应。
这使得电荷通过浮置栅极的通道。在移除编程电压之后，电荷仍截留了很长时间。通过以相反极性施加电压，所存储的电荷可以经由相同的物理效应(福勒-诺德海姆)被移除。
影响电荷的保持的关键因素是氧化物隧道的厚度，如以下表1中提供的示例所示。
表1-根据氧化物厚度的电荷保持的时间的示例
氧化物厚度[nm] 电荷20％损耗的时间
4.5 4分钟
5 1天
6 0.5至6年
除了上述目标，还存在对于LDO设备必须被满足的其他电气规范。
因此，各种实施例设想在LDO误差放大器的差分级中的非易失性存储器单元的集成。
主要示图在图6中呈现。因此，所存储的电压表现为差分级的偏移。两种方法是可行的。偏移电压被包含在单个MOSFET或不同级的两个MOSFET中。
因此，各种实施例是可能的，其中的一些基于单端实现，并且其中一些基于差分实现(参见图9和图10)。
每个实施例提供了一些优点，但是也产生缺点。具体地，单端版本在编程方面更易于管理，但是精度可能更差。另一方面，差分版本更难以编程，但是精度可能更高。
因此，如已经看到的，一个或多个实施例可以被设计为使用模拟NVM单元的创新集成作为具有类似于通过带隙电路获得的电压基准的特征的电压基准来生成基准电压Vref。
与作为数字存储器的单元的典型用途相比，新的使用范围利用对电气性质的不同考虑。
各种实施例提出了用于提供用于生成稳定并且独立于温度的参考电压的电子设备的解决方案。
更具体地，下面的描述基于在NVM单元中存在的浮置栅极(FG)的原理。“浮置栅极”指在编程/擦除期间定义的电势并且在时间上实际保持不变(独立于温度的方式)的节点或端子。
在各种实施例中，存储器单元成为反馈操作放大器的差分对的基本元件，在输出处生成直接取决于FG端子上存在的电势(即，与存储在存储器中的电压成正比)的基准电压。
因此，能够将关于常规“数字”功能的新的“模拟”含义与存储器元件相关联。
各种实施例基于单多晶硅FG类型的创新存储器单元的使用，其可以使用标准CMOS工艺并且在不需要使用附加掩模的情况下被实现。因此，在单多晶硅技术中获得上述存储器单元。
本文描述和使用的存储器单元已经形成了在2013年1月出版的No.IT0001397228(和对应的美国专利No.8,693,256)标题为“Memory device with single selectiontransistor”的以本申请人的名义提交的发明的主题。
上述存储器单元已经发现在EEPROM(电可擦可编程只读存储器)应用中广泛使用，因为如后者，该存储器单元使得能够以非常低的电流消耗水平来修改包含在其中的信息，使得能够经由福勒-诺德海姆隧穿现象使并行度高。
隧穿是通过绝缘层导电的机制，并且基于该现象，电子的波动函数由此可以穿过势垒。该机制具有所施加的电压的显著依赖性，但是基本上也取决于温度。
众所周知，隧穿机制可以是直接或福勒-诺德海姆(FN)类型。福勒-诺德海姆现象包括通过三角形的势垒的从半导体的金属到导电带的隧穿。
各种实施例有利地使得能够获得精确的电压基准(例如，在±3％的区域中的精度，具有更高水平的精度的可能性)，用面积和消耗的节省(≤1μA)来补偿过程分布。
在各种实施例中，能够通过使用非易失性存储器单元作为运算放大器结构的差分对来使得能够利用产生浮置端子中的电势，如图8所示。
提出了用于实现该新功能的两个替代实施例，如下文更全面说明的。
在两个实施例中，参见图7，通过经由其各自的栅极端子将两个NMOS晶体管，即NMOS1和NMOS2，连接在一起来获得浮置栅极端子FG。
因此，在两个晶体管NMOS1和NMOS2的公共栅极节点上获得浮置栅极端子FG。具体地，第一晶体管NMOS1是控制栅极晶体管MCG，而第二晶体管NMOS2是读取晶体管Mread。因此，各个栅极由Gcg和Gread来指定。
具体地，在第一晶体管MCG中，漏极端子Dcg和源极端子Scg被连接在一起并且限定控制栅极端子CG。
第二晶体管Mread替代地具有三个导电端子，即，Dread、Sread和PWread。
在晶体管MCG上施加用于修改在中间浮置栅极端子FG上的电压的编程电压。
在各种实施例中，根据施加到中间浮置端子NW的电压，并且基于存储器单元的其他导电端子Dread、Sread和PWread的状况，福勒-诺德海姆现象用于编程和擦除模拟非易失性存储器单元NVMCE，能够编程或擦除存储器单元。
如已经先前所述，两种不同的实施例是可能的。
在第一实施例中，单元具有尺寸大于读取晶体管Mread的控制栅极晶体管MCG(其用作用于电容地驱动浮置栅极端子FG的电容器)。该实施例可以被定义为“大的控制栅极”，只要在该情况下，控制栅极晶体管MCG的面积Acg是读取晶体管Mread的面积Aread的六倍，即Acg＝Aread·6。
在第二实施例中，单元具有尺寸小于读取晶体管Mread的控制栅极晶体管MCG。该实施例可以被定义为“小的控制栅极”，并且在该情况下，控制栅极晶体管的面积是读取晶体管Mread的面积Aread的六分之一，即Acg＝Aread/6。
在文献US 8693256中描述了存储器单元。
该集成的几何灵活性使应用甚至更普遍，使得解决方案能够适用于运算放大器的尺寸调整的不同要求。
编程和擦除功能在下文中被描述并且表2中总结。
表2突出了要被执行用于使用创新存储器单元的三种基本操作。表2-各种操作中的模拟非易失性存储器单元NVMCE的驱动电势的示
例；以NMOS技术获得的单元
单元类型 操作 FG CGcg NW PWread Sread Dread
大的控制栅极 编程 V↓ 正的高V 正的高V 0 0 0
擦除 V↑ 0 正的高V 正的高V 正的高V 正的高V
操作 保持 0 电源 0 源极电压 漏极电压
小的控制栅极 编程 V↓ 0 正的高V 正的高V 正的高V 正的高V
擦除 V↑ 正的高V 正的高V 0 正的高V 0
操作 保持 0 正的高V 0 源极电压 漏极电压
所提出的两个实施例使得能够用几百纳安的数量级的电流来偏置差分对，使得能够以低于1毫安的消耗水平来产生基准生成器。
在表2中呈现了用于两个实施例的(即用于大的控制栅极和用于小的控制栅极)模拟非易失性存储器单元NVMCE的驱动电势的示例。
对于所考虑的每个操作，即，在表中指示的编程、擦除和操作是要施加到单个控制和导电端子的电势，即CGcg、NW、PWread、Sread和Dread，也是浮置栅极端子FG上获得反应(V↓：电压下降；V↑：电压上升；保持：电压保持不变)。
具体地，可以如先所述经由对端子CG和NW的外部接入或者通过集成高电压生成器电路(电荷泵)来修改浮置栅极端子的电位。
如前所述，图7中所示的单元可以被集成并插入作为运算放大器的差分对，如图8所示。
图8A示出了单端实施例，而图8B示出了差分实施例。
图8示出了集成非易失性存储器单元的两种可能的实现。
一个或多个实施例可以基于单端配置(图8A)，其考虑使用一个非易失性存储单元，或者基于差分配置(图8B)，其考虑使用两个非易失性存储单元，如下文更全面解释。
在下文中，将不具体描述运算放大器关于偏置和补偿部分的结构，因为在本文提出的解决方案的初步分析中对这些特征不感兴趣。
所提出的存储器单元是得到许多优点的不同的物理和架构集成。
不同于文献US 8693256中描述的“数字”单元，本文使用的存储单元获取新的“模拟”含义。
与已知解决方案相比，选择器已经被移除，假定其不再需要该具体应用，并且来自浮栅的电子的注入和提取(福勒-诺德海姆现象)的机制被有利地使用，从而在没有任何附加掩模的情况下从已经可以FG技术提供的可靠性的所有考虑得到优点。
大小调整可以被呈现为可变的，以便于保持要在差分结构的设计中采用的灵活度。
在一个实施例中，如图8A所示，解决方案考虑单个模拟单元NVMCE(单端方式)。
该配置减少了所使用的面积，并且需要用于支持存储器单元的编程/擦除的单个控制栅端子(CGcg)的可接入性。
该解决方案可以通过镜像差分对来实现，因此具有在反相分支上连接的成本有效的模拟单元NVMCE和在非反相分支上连接的等效单元EQ。
在该情况下，等效单元EQ具有连接到等效单元的读取晶体管Mread的浮置栅极的控制栅极端子CGread，并且因此无法储存电荷(参见图8A)。
因此，用于生成基准电压Vref的设备包括运算放大器AO、第一非易失性存储单元NVMCE，其包括控制栅极晶体管MCG和读取晶体管MREAD。
控制栅极晶体管MCG包括栅极端子Gcg、主体以及第一导电端子Dcg和第二导电端子Scg，被连接在一起以形成控制栅极端子CGcg。
替代地，读取晶体管Mread包括连接到控制栅极晶体管的栅极端子Gcg以形成浮置栅极端子FG的栅极端子Gread、主体以及第三导电端子Dread和第四导电端子Sread。
该设备还包括第二存储器单元。
在各种实施例(图8A)中，第二单元是等效存储器单元EQ，而在替代实施例(图8B)中，第二小区也是非易失性存储器单元NVMCE。
在本文描述的设备中，第一非易失性存储器单元NVMCE的源极端子SreadNVM和第二存储单元的源极端子Sreadeq被连接在一起。
此外，在运算放大器AO的反相分支上连接第一非易失性存储器单元NVMCE的控制栅极端子CGcg，并且在非反相分支上连接第二等效存储器单元EQ的控制栅极端子CGeq。
最后，基准电压Vref在浮置栅极端子FG上被获取并且通过两个存储单元NVMCE、EQ的导电端子CGcg、Sread和Dread的供电状况来确定。
在替代实施例中，如图8B所示，该解决方案考虑使用两个单元NVMCE(差分法)。
在该实施例中，存在两个操作和接入控制栅极端子CGcg和CGeq。
该配置使得能够在所配置的电势的保持方面实现更好的性能，或以其他方式在给定的保持属性的情况下使得能够达到更高的输出电压。
然而，该实施例需要在编程/擦除期间对两个端子(两个单元的控制栅极端子二者)的可接入性。在该实施例中，需要特别注意在反馈路径上的单元的控制栅极端子CG的形成。
在各种实施例中，能够通过适当地配置存储器单元的浮置栅极端子FG的电势，使半导体独立于带隙电压被使用，来定义输出电压Vref或VOUT。
因此，所提出的实施例呈现出优于正常实现的结构优点，这将在下文总结。
作为第一优点，浮置栅极端子上生成的电压独立于所使用的半导体的类型。
此外，可以获得消耗水平方面的减少以实现类似的性能。
由于所用的结构，获得输出电压与温度的良好独立性。
另一优点通过减少无源和有源组件来表示，这因此伴随了结构中所固有的过程分布。
通过减少所需组件的数目，还能够减少用于类似性能的结构的面积占用，该特征在穿戴设备中是非常积极的。
此外，不需要特别注意用于消除要在模拟存储器单元的编程/擦除期间固定补偿的系统偏移的布局水平。
与公知解决方案相比，用于驱动电流的下游缓冲器的引入因为是没有必要的，因为运算放大器可以通过用于生成所需要的电流的适当驱动能力来调整大小。
通过本文描述的实施例，能够在不需要用于实现增益结构的级联运算放大器和关联电阻器的情况下，调整高于用已知带隙解决方案调整的那些的电压。因此，存在面积中的固有增益以及精度的增加。
另外的优点可以在结构的固有可配置性中被识别，其不需要数字校准而仅需要端子FG的电势的配置，并且因此使得能够获得在设计阶段被固定的输出电压VOUT，但是根据通过适当编程算法的需要而针对每个芯片在现场定义。
此外，根据设计约束和任务简档或其他设计选择/要求，两个不同的实施例是可能的。
为了改善在浮置栅极上存在浮置模拟电势的保持的方面，提出了将单元并联划分成各种元件，以便于减少由于现场缺陷的作用而导致来自复制栅极的电荷损耗的影响。事实上，如果这种现象是本地的，则通过该解决方案将仅具有对元件的影响，其中，已经检测到电荷的损耗，具有对所存储的总电荷的较低影响。
成本有效的模拟单元NVMCE还可以以PMOS版本实现，以用于生成相对于供电VIN(图9和图10)的双重基准。
通过PMOS实现和通过NMOS实现二者，可以实现0V(表3)电压。该解决方案在一些特定应用/使用中引入目标优点，同时保留NMOS版本的以上列出的所有方面。
所有前述考虑也适用于该实现。
表3-以PMOS技术中获得的单元的各种操作中的模拟非易失性存储
器单元NVMCE的驱动电势；
如前所述，本文描述的电压调节器设备的主要应用是在具有超低静态电流的LDO调节器中。
LDO调节器的开发的主要目的是为了实现20nA的静态电流IQ。这是不能使得能够使用复杂结构的超低电流。
该架构必须还反映环路的稳定性要求。基于这些要求，已经决定将级的数目设置为在两个差分级加一个功率MOSFET。
调节器的主视图在图4中图示。包含模拟NVM单元的差分对基于具有浮置栅极的N沟道MOSFET。晶体管的极性已经被选择用于保证可以达到电源电压(VIN)的电平的差分级的公共输入电压。
由于20nA的电流IQ不能使得能够使用任何电阻分压器，所以存储在内部的电压Vref的电平必须等于标称电平VOUT。为此，运算放大器AO以单位增益配置工作。
已经开发了LDO电路电压调节器的两个不同实现。首先，使用先前已经描述的模拟NVM单元的单端配置。
该图在图9中示出。存储器单元由差分对(M9，M8)来表示。在该配置中，两个MOSFET中的仅一个(左侧的一个M9)保持编程的电荷/电压。
第二(右侧的一个M8)具有以下述方式用控制栅极短路的浮置栅极端子：该方式使得无法存储任何电荷/电压；替代地，其以有源模式起作用，从输出接收反馈信号。
电气地，该对用作标准差分对，但是具有特定编程偏移。
该对被耦合到一组电流镜(M1，M2，M3，M4，M12，M14，M15，M16)，其形成完全差分级。为了改善LDO的一些电气特性，特别是压差电压(VDROP)，有必要最大化该级的输出电压的振荡。为此，该结构包含保证轨到轨输出的四个分支。
尾电流(ITail)的生成表示由于电平仅仅是9nA而导致的问题。
该问题由生成器VGS/R基于自偏置技术来解决。该自偏置周期被包含在差分级的左侧中。
使用低侧部的共源共栅电势(M10，M11的栅极)并且通过M13的辅助，恒定电势通过后续恒定偏置电流在电阻R3上被限定。
电阻R3的值是几十兆欧的。因为生成器ITail被自偏置，所以其具有两个稳定的操作点。在零电流处的操作点通过启动电路X1来避免，其在启动时段期间注入小的dc漏电流和较高的脉冲电流。
因为放大器包含重要电荷存储元件，但偏压电流超低，所以启动电路非常重要。实际上，连接在栅极和功率MOSFET M7的漏极之间的补偿网络X4形成有源积分器。
为了保证在几毫秒的间隔中的合理启动时间，有必要在启动时段中增加差分级的电流。
在20nA的IQ的电平必须仅保证处于零负载(零负载电流ILOAD)。在增加负载的条件下，能够增加电流消耗。
这产生了两个主要优点：更好的动态性能和更容易的频率补偿。
这是通过复制MOSFET M5和电流镜M14，M12的自适应偏置路径来获得的。
复制的MOSFET反映当前ILOAD。随着电流ILOAD增加，总电流ITAIL增加。该电流间隔ITAIL的范围从20nA至30μA。压差状况表示其中电流ILOAD可以是例如零但是功率MOSFETM7的电压VGS可能最大的特定情况。从IQ的电平的观点来看，这是关键的条件，因为在自适应偏置路径中的电流可能非常高。为了保持当前IQ在控制之下，使用在偏置路径中实现的电路X2。这使得能够减少电流ICopy1的最大电平并且因此减少总电流IQ。
保护调节器免受保护电路X3的过电流的影响。电流ILOAD的电平由MOSFET M6和电阻R2形成的副本分支来检测。
电流ICopy2是电流ILOAD的小的复制品(假设在R2上存在小的压差)。对应于电平ILOAD的R2上的压差由过电流保护块X3来处理，其中，将其与所包含的电压偏移作比较。一旦已经达到阈值，块X 3的输出就开始限制功率MOSFET M7的电压VGS，并且因此限制电流ILOAD的最大水平。
如前所述，调节器以两个增益级构建。此外，其在高电容负载的条件下起作用。为了稳定操作，必须与足够的补偿网络集成。
在图中，补偿网络通过块X4来表示。其基于米勒自适应补偿的原理。其在功率MOSFET M7的栅极和源极之间进行工作。输出极点的移动通过使由电流ILOAD引导的零点的位移来补偿。
考虑到差分对中使用的自适应偏置技术中，功率MOSFET的栅极上的非主导极点也移动。所有这些事实有助于产生良好补偿的响应系统。
对于编程程序，使输入VP在封装级可接入。通常情况下，在使用中引脚将被连接到地。在封装后编程中，将向引脚供应高电压编程脉冲。其必须能够接收两个极性的高电压，使得能够进行编程/擦除的操作。
该设备被设计为原理上以闭环(调节)条件进行工作，但是可能发生的是，电源电压VIN可能下降，迫使回路进入压差模式。在该情况下，静态电流可以在考虑自适应偏置电流的情况下增加若干数量级的幅度。在该情况下，电流IQ的增加通过块“压差IQ ctrl”X2来被保持在控制下。
第二实施例(图10)使用模拟NVM单元的差分版本。在该情况下，差分MOSFET的两个浮置端子存储某种编程电荷。
为了支持浮置栅极MOSFET M9、M8的编程，其栅极端子被连接到设备的外部。
引脚必须接受两个极性中的高的编程电压。在正常操作中，输入VP在地面处，并且输入VP/VFB用作用于电压VOUT的检测的反馈节点。
差分对与电流镜M3、M4耦合，这实现差分级。在该实现中，差分级比前一个更简单。仅使用两个分支。该级的输出是具有在低分支中的小的限制的准轨到轨。该行为通过编程变压的特定组来获得。
MOSFET M9、M8内编程的电压是用于设备的适当操作的基本。其不仅定义了电平VOUT，还有助于生成偏置电流ITail并且定义输出电压的振荡。显而易见的是，电流ITail仅由电阻器R3来定义。
为了生成恒定偏置电流，有必要定义电阻器上的恒定电压。
这是通过对在左侧设备M9中的大约1.2V的固定电压电平的编程来获得的。该电压确保电阻器R3上的电压将是(1.2V-VGS)，并且恒定电流将在差分级中流动。根据期望电平VOUT来编程右侧MOSFET M8，如下：
V_M8＝V_M9-VOUT
其中，V_M9＝1.2V
这导致了，为了获得电压VOUT>1.2V，晶体管M8必须以负电压来被编程。
该方法还使得能够获得在该级的输出上的高振荡。因为在差分级的公共源极中的电压等于(1.2V-VGS)，所以功率MOSFET M7的栅极可以被降低到该电平。
启动电路X1更简单。其仅用于在启动时段期间注入较高的偏置电流。实际上，偏置生成结构不是自偏压的，使得不存在零操作点。在稳态条件下，电流IStart为零。调节器的所有其他部件与先前的情况相同。
在模拟NVM单元的差分实施例中存在各种优点。具体地，因为差分对的两个设备以相同的方式被使用，所以能够获得更大的精度。
因此，共模效应可以被消除。此外，包含两个分支的差分级更简单。
另一方面，该结构存在一些缺点。其更难以从编程的角度管理结构。浮置栅极MOSFET的两个栅极必须可从外部接入，并且必须接受处于两个极性的高电压。而且，反馈信号通过MOSFET M8(电容分压器)的浮置栅极的事实产生特定复杂性。
当然，在不影响本发明的原理的情况下，结构和实施例的细节可以例如相对于本文已经描述和图示的广泛变化，而不因此偏离入所附权利要求限定的本发明的范围。

Claims (20)

1.一种用于生成基准电压的设备，所述设备包括：
第一非易失性存储器单元，包括控制栅极晶体管和读取晶体管；以及
第二等效存储器单元；
其中，所述控制栅极晶体管包括栅极端子、主体、第一导电端子和第二导电端子，所述第一导电端子和所述第二导电端子被连接在一起以形成控制栅极端子；并且
其中，所述读取晶体管包括被连接到所述控制栅极晶体管的所述栅极端子以形成浮置栅极端子的栅极端子、主体、第三导电端子和第四导电端子；
其中，所述第一非易失性存储器单元的源极端子和所述第二等效存储器单元的源极端子被连接在一起；并且
其中，所述设备被配置为使得所述基准电压在所述浮置栅极端子上被获取，并且通过所述第一非易失性存储器单元和所述第二等效存储器单元的导电端子的供电状况来确定。
2.根据权利要求1所述的设备，其中，所述第二等效存储器单元包括读取晶体管，所述读取晶体管具有连接到浮置栅极端子的控制栅极端子。
3.根据权利要求1所述的设备，其中，所述第二等效存储器单元包括非易失性存储器单元，所述非易失性存储器单元包括控制栅极晶体管和读取晶体管，并且限定第二浮置栅极端子。
4.根据权利要求1所述的设备，其中，在所述第一非易失性存储器单元中，所述控制栅极晶体管的面积大于所述读取晶体管的面积。
5.根据权利要求4所述的设备，其中，所述控制栅极晶体管的面积与所述读取晶体管的面积是比率6:1。
6.根据权利要求1所述的设备，其中，在所述第一非易失性存储器单元中，所述控制栅极晶体管的面积小于所述读取晶体管的面积。
7.根据权利要求6所述的设备，其中，所述控制栅极晶体管的面积与所述读取晶体管的面积是比率1:6。
8.根据权利要求1所述的设备，其中，所述控制栅极晶体管和所述读取晶体管包括NMOS晶体管。
9.根据权利要求1所述的设备，其中，所述控制栅极晶体管和所述读取晶体管包括PMOS晶体管。
10.一种系统，包括运算放大器和根据权利要求1所述的用于生成基准电压的设备，其中，用于生成基准电压的所述设备作为差分对被插入所述运算放大器中，其中，所述第一非易失性存储器单元的控制栅极端子被连接在所述运算放大器的反相分支上，并且所述第二等效存储器单元的控制栅极端子被连接在所述运算放大器的非反相分支上。
11.一种设备，包括：
第一控制栅极晶体管，包括栅极端子、主体、第一导电端子和第二导电端子，所述第一导电端子和所述第二导电端子被连接在一起以形成第一控制栅极端子；
第一读取晶体管，包括被连接到所述第一控制栅极晶体管的栅极端子以形成浮置栅极端子的栅极端子、主体、第三导电端子和第四导电端子，所述第一读取晶体管的栅极端子被连接到所述第一控制栅极晶体管的栅极端子以形成第一浮置栅极端子；
第二控制栅极晶体管，包括栅极端子、主体、第五导电端子和第六导电端子(Scg)，所述第五导电端子和所述第六导电端子被连接在一起以形成第二控制栅极端子；以及
第二读取晶体管，包括栅极端子、主体、第七导电端子和第八导电端子，所述第二读取晶体管的栅极端子被连接到所述第二控制栅极晶体管的栅极端子以形成浮置栅极端子，其中，所述第四导电端子和所述第八导电端子被连接在一起。
12.根据权利要求11所述的设备，其中，所述设备被配置为使得所述基准电压在所述第一浮置栅极端子上被获取，并且通过所述第一控制栅极端子、所述第二控制栅极端子、所述第三导电端子、所述第四导电端子、所述第七导电端子和所述第八导电端子的供电状况来确定。
13.根据权利要求11所述的设备，其中，所述设备包括运算放大器中的差分对。
14.根据权利要求13所述的设备，其中，所述第一控制栅极端子被连接在所述运算放大器的反相分支上，并且所述第二控制栅极端子被连接在所述运算放大器的非反相分支上。
15.根据权利要求11所述的设备，其中，所述第一控制栅极晶体管具有大于所述第一读取晶体管的面积的面积。
16.根据权利要求11所述的设备，其中，所述第一控制栅极晶体管具有小于所述第一读取晶体管的面积的面积。
17.一种用于生成基准电压的设备，所述设备包括：
第一非易失性存储器单元，包括第一控制栅极晶体管和第一读取晶体管；以及
第二非易失性存储器单元，包括第二控制栅极晶体管和第二读取晶体管；
其中，所述第一控制栅极晶体管包括栅极端子、主体、漏极端子和源极端子，所述漏极端子和所述源极端子被连接在一起以形成第一控制栅极端子；
其中，所述第一读取晶体管包括栅极端子、主体、漏极端子和源极端子，所述第一读取晶体管的栅极端子被连接到所述第一控制栅极晶体管的栅极端子以形成第一浮置栅极端子；
其中，所述第二控制栅极晶体管包括栅极端子、主体、漏极端子和源极端子，所述漏极端子和所述源极端子被连接在一起以形成第二控制栅极端子；
其中，所述第二读取晶体管包括栅极端子、主体、漏极端子和源极端子，所述第二读取晶体管的栅极端子被连接到所述第二控制栅极晶体管的栅极端子以形成第二浮置栅极端子；并且
其中，所述第一读取晶体管的源极端子和所述第二读取晶体管的源极端子被连接在一起。
18.根据权利要求17所述的设备，其中，所述设备被配置为使得基准电压在所述第一浮置栅极端子上被获取，并且通过所述第一非易失性存储器单元和所述第二非易失性存储器单元的导电端子的供电状况来确定。
19.根据权利要求17所述的设备，其中，所述第一控制栅极晶体管的面积至少是所述第一读取晶体管的面积的六倍。
20.根据权利要求17所述的设备，其中，所述第一控制栅极晶体管的面积至少比所述第一读取晶体管的面积小六倍。
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